KR20020091581A - 진행성 결함 특성을 갖는 메모리 셀을 검사할 수 있는플래시 메모리 장치 - Google Patents

진행성 결함 특성을 갖는 메모리 셀을 검사할 수 있는플래시 메모리 장치 Download PDF

Info

Publication number
KR20020091581A
KR20020091581A KR1020010030384A KR20010030384A KR20020091581A KR 20020091581 A KR20020091581 A KR 20020091581A KR 1020010030384 A KR1020010030384 A KR 1020010030384A KR 20010030384 A KR20010030384 A KR 20010030384A KR 20020091581 A KR20020091581 A KR 20020091581A
Authority
KR
South Korea
Prior art keywords
test
word line
voltage
signal
response
Prior art date
Application number
KR1020010030384A
Other languages
English (en)
Inventor
정휘택
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020010030384A priority Critical patent/KR20020091581A/ko
Priority to US10/091,048 priority patent/US6580644B1/en
Publication of KR20020091581A publication Critical patent/KR20020091581A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

여기에 개시되는 불 휘발성 반도체 메모리 장치는 소거 검증 동작 모드 및 테스트 검증 동작 모드를 지원한다. 소거 검증 동작 모드에서는 소거된 메모리 셀이 최대 문턱 전압(예를 들면, 3V)보다 낮은 지의 여부가 판별된다. 테스트 검증 동작 모드에서는 소거된 메모리 셀이 진행성 결함 특성을 갖는 지의 여부가 판별된다. 일단 메모리 장치가 테스트 검증 동작 모드에 진입하면, 메모리 셀에 인가될 워드 라인 전압과 기준 셀에 인가될 기준 워드 라인 전압이 생성된다. 테스트 검증 동작 모드에서 생성되는 워드 라인 전압 및 기준 워드 라인 전압은 소거 검증 동작 모드에서 생성되는 워드 라인 전압 및 기준 워드 라인 전압보다 높게 설정된다. 이는 메모리 셀 및 기준 셀을 통해 흐르는 전류가 증가되게 하며, 진행성(또는 잠재적인) 결함 특성을 갖는 메모리 셀을 찾아낼 수 있다.

Description

진행성 결함 특성을 갖는 메모리 셀을 검사할 수 있는 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF CHECKING MEMORY CELLS WITH PROGRESSIVE FAIL CHARACTERISTIC}
본 발명은 불 휘발성 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 진행성 결함 특성을 갖는 메모리 셀을 검사할 수 있는 플래시 메모리 장치에 관한 것이다.
불휘발성 반도체 메모리 장치로서 널리 사용되는 플래시 메모리 장치는 행들과 열들의 매트릭스로 배열된 복수 개의 메모리 셀들을 포함한다. 플래시 메모리 장치는 메모리 셀들의 전 어레이를 동시에 소거하는 능력을 갖는다. 게다가, 플래시 메모리 장치는 어레이 내의 하나 또는 그 보다 많은 메모리 셀들의 내용을 전기적으로 프로그램하거나 읽는 능력을 제공한다.
상기 플래시 메모리 장치의 메모리 셀들은 일반적으로 행들과 열들로 배열된 부유 게이트 트랜지스터들(floating gate transistors)을 이용하며, 각 부유 게이트 트랜지스터는 소오스, 드레인, 부유 게이트 및 제어 게이트를 갖는다. 일반적인 플래시 메모리 셀을 보여주는 도 1을 참조하면, 플래시 메모리 셀은 P형 반도체 기판(1) (또는 벌크-bulk)에 형성된 소오스 및 드레인 영역들(2) 및(3), 약 100Å의 두께를 갖는 얇은 절연막(4)을 사이에 두고 상기 소오스 및 드레인 영역들(2, 3)사이의 채널 영역(5) 상에 형성된 부유 게이트(floating gate) (6), 그리고 다른 절연막(7)을 사이에 두고 상기 부유 게이트(6) 상에 형성된 제어 게이트(control gate) (8)를 갖는다. 상기 제어 게이트(8)는 워드 라인에 연결된다.
아래에 도시된 표는 일반적인 플래시 메모리 셀의 프로그램, 읽기 및 소거 동작에 따른 소오스, 드레인, 제어 게이트 및 벌크 전압들을 보여준다.
플래시 메모리 셀은 소오스 영역(2)과 반도체 기판(1)에 0V의 접지 전압을 인가하고, 제어 게이트(8)에 약 9V의 고전압을 인가하며, 드레인 영역(3)에 열전자(hot electron)를 발생시키기에 적당한 5V의 전압을 인가함으로써 프로그램된다. 이러한 프로그램 동작에 따르면, 부유 게이트(6)에는 충분한 양의 음의 전하들이 축적되며, 그 결과 부유 게이트(8)는 (-) 전위를 갖는다. 이는 읽기 동작이 수행될 때 상기 플래시 메모리 셀의 문턱 전압(threshold voltage)이 높아지게 한다.
제어 게이트(8)에 약 4.5V의 전압을 인가하고, 소오스 영역(3)에 접지 전압을 인가하는 읽기 동작 동안, 문턱 전압이 높아진, 즉, 프로그램된 메모리 셀의 채널 영역(5)은 도전되지 않는다. 메모리 셀의 채널 영역(5)을 통해 드레인 영역(3)에서 소오스 영역(2)으로의 전류는 차단된다. 이때, 상기 메모리 셀은 "오프" 상태를 가지며, 그것의 문턱 전압은 약 6V 내지 7V 범위 내에 분포된다.
임의의 섹터에 존재하는 플래시 메모리 셀들은 F-N 터널링 스킴(Fowler-Nordheim tunneling scheme)에 의해서 동시에 소거된다. F-N 터널링 스킴에 따르면, 약 -9V의 음의 고전압이 제어 게이트(8)에 인가되고, F-N 터널링을 발생시키기에 적당한 9V의 양의 고전압이 반도체 기판(1)에 인가된다. 이때, 표에서 알 수 있듯이, 소오스 및 드레인 영역들(2, 3)은 플로팅 상태(floating state)로 유지된다. 이러한 바이어스 조건에 따라 수행되는 소거 동작은 NGBE(Negative Gate and Bulk Erase) 동작이라 불린다. 이러한 바이어스 조건 하에서, 제어 게이트(8)와 반도체 기판(1) 사이에 약 6∼7㎹/㎝의 강한 전계가 형성되며, 그 결과 F-N 터널링(Fowler-Nordheim tunneling)이 발생한다. 즉, 부유 게이트(6)에 축적된 (-)의 전하들은 약 100Å의 얇은 절연막(5)을 통해 반도체 기판(1)으로 방전된다. 이는 읽기 동작이 수행될 때 상기 플래시 메모리 셀의 문턱 전압이 낮아지게 한다.
플래시 메모리 장치에 관련된 다양한 소거 방법들이 US Pat. No. 5,781,477에 "Flash Memory System Having Fast Erase Operation"이라는 제목으로, US Pat. No. 5,132,935에 "Erase Of EEPROM Memory Arrays To Prevent Over-Erased Cells"이라는 제목으로, US Pat. No. 5,220,533에 "Method And Apparatus For Preventing Overerase In A Flash Cell"이라는 제목으로, US Pat. No. 5,513,193에 "Non-volatile Semiconductor Memory Device Capable of Checking The Threshold Value Of Memory Cells"이라는 제목으로, 그리고 US Pat. No. 5,805,501에 "Flash Memory Device With Multiple Checkpoint Erase Logic"이라는 제목으로 각각 게재되어 있다.
앞서 설명된 NGBE 동작이 수행된 후 섹터 내의 모든 플래시 메모리 셀들이 온 상태에 대응하는 목표 문턱 전압 범위(예를 들면, 1V-3V) 내에 존재하는 지의 여부를 점검하기 위해서 소거 검증 동작이 수행된다. 소거 검증 동작은 제어 게이트(8)에 약 3V의 전압(소거 검증 전압)을 인가하고, 드레인 영역(3)에 약 5V의 전압을 인가하며, 소오스 영역(2) 및 반도체 기판(1)을 접지시킴으로써 수행된다. 소거 검증 동작은 바이어스 조건을 제외하면 읽기 동작과 실질적으로 동일한 방법으로 수행될 수 있다.
소거된 플래시 메모리 셀의 문턱 전압은, 통상적으로, 1V∼3V 범위에 분포된다. 하지만, 섹터의 모든 메모리 셀들이 동시에 소거될 때, 특정한 플래시 메모리 셀(들)의 문턱 전압이 1V 이하로 낮아지는 현상이 생기게 된다. 1V 이하의 문턱 전압을 갖는 플래시 메모리 셀은, 통상적으로, 과소거된 플래시 메모리 셀이라 불린다. 그러한 과소거된 플래시 메모리 셀들은, 문턱 전압이 온 상태에 대응하는 목표 문턱 전압 범위(target threshold voltage range)(1V∼3V) 내로 이동시키기 위한, 소거 리페어 동작(erase repair operation)에 의해서 치유될 수 있다.
소거 리페어 동작은, 과소거된 플래시 메모리 셀의 소오스 영역(2)과 반도체 기판(1)을 접지시키고, 제어 게이트(8)에 약 3V의 전압을 인가하고, 드레인영역(3)에 5V의 전압을 인가함으로써 수행된다. 이러한 바이어스 조건 하에서, 프로그램 동작보다 적은 양의 전하들이 부유 게이트(6)에 축적된다. 그러므로, 앞서 설명된 소거 리페어 동작을 수행함으로써 과소거된 플래시 메모리 셀의 문턱 전압은 목표 문턱 전압 범위(1V∼3V) 내로 이동할 것이다.
소거 동작이 완료된 후, 결함이 있는 메모리 셀들은 이 분야에 잘 알려진 리던던시 기술을 이용하여 여분의 셀들로 대체될 것이다. 소거 상태를 갖는 플래시 메모리 셀의 전류-전압 곡선을 보여주는 도 2를 참조하면, "10"로 표기된 곡선은 가장 낮은 문턱 전압(예를 들면, 1V)을 갖는 메모리 셀의 전류-전압 곡선이고, "12"로 표기된 곡선은 가장 높은 문턱 전압(예를 들면, 3V)을 갖는 메모리 셀의 전류-전압 곡선이다. 정상적으로 소거된 메모리 셀들의 전류-전압 곡선은 곡선들(10, 12) 사이에 존재할 것이다. 그러한 전류-전압 곡선은 이후 "정상적인 전류-전압 곡선"이라 칭한다. 도면에서 알 수 있듯이, 소거된 셀들 즉, 온 셀들에 대응하는 전류-전압 곡선의 기울기는 거의 동일하다.
공정 상의 문제로 인해서 정상적인 전류-전압 곡선과 다른 기울기를 갖는 전류-전압 곡선을 갖는 메모리 셀이 존재할 수 있다. 이후, 그러한 전류-전압 곡선은 "비정상적인 전류-전압 곡선"이라 칭한다. 전류-전압 곡선의 기울기가 심하게 기울어져 있는 경우, 그러한 기울기를 갖는 메모리 셀은 앞서 설명된 소거 동작을 통해 미리 검출되어 잘 알려진 리던던시 기술을 통해 대체될 수 있다. 전류-전압 곡선의 기울기 정도가 심하지 않은 경우, 읽기 또는 쓰기 동작이 정상적으로 수행될 수 있다. 예를 들면, 워드 라인 전압(VREAD)이 "14"로 표기된 곡선을 갖는 메모리 셀에 인가될 때, 도 2를 참조하면, 그러한 메모리 셀을 통해 흐르는 셀 전류 양은 기준 전류와 비교하여 볼 때 많다. 이는 "14"로 표기된 비정상적인 전류-전압 곡선을 갖는 메모리 셀이 소거 검증 동작에서 정상적으로 "온 셀"로서 판별됨을 의미한다.
읽기 및 쓰기 동작이 반복되는 경우, 부유 게이트를 감싸고 있는 절연 물질에 홀 트랩(hole trap)이 발생하고 부유 게이트의 전하 손실을 발생시킨다. 그 결과로서, 비정상적인 전류-전압 곡선의 메모리 셀의 커플링 비(coupling ratio)가 바뀐다든가 메모리 셀의 문턱 전압이 쉬프트된다. 예를 들면, 도 2에 도시된 바와 같이, "14"로 표기된 전류-전압 곡선이 "16"으로 표기된 전류-전압 곡선으로 변화될 수 있다. 이러한 경우, 워드 라인 전압(VREAD)이 "16"으로 표기된 전류-전압 곡선을 갖는 메모리 셀에 인가되는 경우, 그러한 메모리 셀을 통해 흐르는 셀 전류 양은 기준 전류(IREF)와 비교하여 볼 때 적다. 즉, 읽기 페일이 생기며, 그 결과 제품의 신뢰성(reliability) 또는 내구성(endurance) 문제가 심각하게 야기될 수 있다.
따라서 본 발명의 목적은 진행성 결함 특성을 갖는 메모리 셀을 찾아낼 수 있는 노어형 플래시 메모리 장치를 제공하는 것이다.
도 1은 일반적인 플래시 메모리 셀의 구조를 보여주는 단면도;
도 2는 워드 라인 전압 대 셀 전류의 관계를 보여주는 도면;
도 3은 본 발명의 실시예에 따른 플래시 메모리 장치를 보여주는 블럭도;
도 4는 도 3에 도시된 제어 로직을 보여주는 블럭도;
도 5a는 도 4에 도시된 기입 제어기의 바람직한 실시예;
도 5b는 도 4에 도시된 검증 제어기의 바람직한 실시예;
도 6은 도 3에 도시된 제 1 전압 레귤레이터의 바람직한 실시예;
도 7은 도 3에 도시된 제 2 전압 레귤레이터의 바람직한 실시예; 그리고
도 8은 본 발명의 워드 라인 전압 제어 방법에 따라 변화되는 기준 전류 및 워드 라인 전압을 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 셀 어레이110 : 행 선택 회로
120 : 열 선택 회로130 : 제어 로직
136 : 기입 제어 회로137 : 검증 제어 회로
140 : 고전압 발생 회로150 : 제 1 전압 레귤레이터
160 : 제 2 전압 레귤레이터170 : 기준 전류 발생 회로
180 : 감지 증폭 회로190 : 패스/페일 점검 회로
(구성)
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 불 휘발성 반도체 메모리 장치는 소거 검증 동작 모드 및 테스트 검증 동작 모드를 지원한다. 소거 검증 동작 모드에서는 소거된 메모리 셀이 최대 문턱 전압(예를 들면, 3V)보다 낮은 지의 여부가 판별된다. 테스트 검증 동작 모드에서는 소거된 메모리 셀이 진행성 결함 특성을 갖는 지의 여부가 판별된다. 일단 메모리 장치가 테스트 검증 동작 모드에 진입하면, 메모리 셀에 인가될 워드 라인 전압과 기준 셀에 인가될 기준 워드 라인 전압이 생성된다. 테스트 검증 동작 모드에서 생성되는 워드 라인 전압 및 기준 워드 라인 전압은 소거 검증 동작 모드에서 생성되는 워드 라인 전압 및 기준 워드 라인 전압보다 높게 설정된다. 이는 메모리 셀 및 기준 셀을 통해 흐르는 전류가 증가되게 하며, 진행성(또는 잠재적인) 결함 특성을 갖는 메모리 셀을 찾아낼 수 있다.
(작용)
이러한 장치에 의하면, 소거 검증 동작과 비교하여 볼 때, 테스트 검증 동작에서 기준 셀 및 메모리 셀을 통해 흐르는 전류가 증가된다.
(실시예)
본 발명의 바람직한 실시예가 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
도 3은 본 발명의 바람직한 실시예에 따른 노어형 플래시 메모리 장치를 보여주는 블럭도이다. 도 3을 참조하면, 플래시 메모리 장치는 메모리 셀 어레이(memory cell array) (100)를 포함하며, 어레이(100)에는 복수 개의 워드 라인들(WLi)(i=1-m), 복수 개의 비트 라인들(BLj)(j=1-n), 그리고 비트 라인들 및 워드 라인의 매트릭스 형태로 배열되는 복수 개의 메모리 셀들(MC)로 이루어진다. 메모리 셀은 부유 게이트 트랜지스터로 구성되며, 부유 게이트 트랜지스터는 대응하는 비트 라인(예를 들면, BL1)에 연결되는 드레인, 대응하는 워드 라인(예를 들면, WL1)에 연결되는 제어 게이트, 그리고 접지된 소오스를 갖는다. 워드 라인들(WL1-WLm)은 행 선택 회로(110)에 연결되고, 비트 라인들(BL1-BLn)은 열 선택 회로(120)에 연결되어 있다. 행 선택 회로(110)는 워드 라인들(WL1-WLm) 중 어느 하나를 선택하고, 선택된 워드 라인으로 워드 라인 전압을 공급한다. 비록 도면에는 도시되지 않았지만, 행 선택 회로(110)에는 행 어드레스를 발생하는 행 카운터와, 행 카운터의 출력 또는 외부로부터 제공되는 행 어드레스를 디코딩하여 워드 라인을 선택하는 행 디코더(또는 행 선택기)가 제공됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 마찬가지로, 열 선택 회로(120)에는 열 어드레스를 발생하는 열 카운터와, 열 카운터의 출력 또는 외부로부터 제공되는 열 어드레스를 디코딩하여 비트 라인들을 선택하는 열 디코더(또는 열 선택기)가 제공됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
계속해서 도 3을 참조하면, 본 발명의 플래시 메모리 장치는 제어 로직(control logic) (130), 고전압 발생 회로(high voltage generating circuit) (140), 제 1 전압 레귤레이터(first voltage regulator) (150), 제 2 전압 레귤레이터(second voltage regulator) (160), 기준 전류 발생 회로(reference current generating circuit) (170), 감지 증폭 회로(sense amplifier circuit) (180), 그리고 패스/페일 점검 회로(pass/fail checking circuit) (190)를 더 포함한다.
제어 로직(130)은 외부 명령에 응답하여 외부 명령에 대응하는 동작(예를 들면, 소거 검증 동작 또는 테스트 검증 동작)을 수행하도록 고전압 발생 회로(140), 제 1 전압 레귤레이터(150), 그리고 제 2 전압 레귤레이터(160)를 제어한다. 외부 명령이 정상적인 소거 검증 동작을 나타낼 때, 제어 로직(130)은 소거 검증 신호(ERASE_VER)를 출력한다. 외부 명령이 테스트 검증 동작을 나타낼 때, 제어 로직(130)은 테스트 검증 신호(TEST_VER)를 출력한다. 테스트 검증 동작이란 소거 상태의 메모리 셀이 정상적인 전류-전압 곡선을 갖는 지의 여부를 판별하기 위한 테스트 동작 모드(test mode of operation)이다. 소거 검증 동작이란, 잘 알려진 바와 같이, 소거 상태의 메모리 셀의 문턱 전압이 소거 문턱 전압 분포 내에 존재하는 지의 여부를 판별하기 위한 정상적인 동작 모드이다. 소거 검증 및 테스트 검증 동작들은 바이어스 조건을 제외하면 통상의 읽기 동작과 동일한 방법으로 수행될 것이다. 제어 로직(130)은 일단 외부 명령이 인가되면 고전압 인에이블 신호(HV_EN)를 발생한다.
고전압 발생 회로(140)는 제어 로직(130)으로부터 출력되는 고전압 인에이블 신호(HV_EN)에 응답하여 고전압을 발생한다. 제 1 전압 레귤레이터(150)는 고전압 발생 회로(150)로부터 고전압을 공급받고, 제어 로직(130)으로부터 출력되는 소거 검증 신호(ERASE_VER) 또는 테스트 검증 신호(TEST_VER)에 응답하여 워드 라인 전압(VWL)을 발생한다. 워드 라인 전압(VWL)은 행 선택 회로(110)를 통해 선택된 워드 라인으로 공급될 것이다. 소거 검증 신호(ERASE_VER)에 따라 생성되는 워드 라인전압(VWL)은 테스트 검증 신호(TEST_VER)에 따라 생성되는 워드 라인 전압(VWL)보다 낮다. 이는 이후 상세히 설명될 것이다. 제 2 전압 레귤레이터(160)는 고전압 발생 회로(150)로부터 고전압을 공급받고, 제어 로직(130)으로부터 출력되는 소거 검증 신호(ERASE_VER) 또는 테스트 검증 신호(TEST_VER)에 응답하여 기준 워드 라인 전압(VRWL)을 발생한다. 기준 워드 라인 전압(VRWL)은 기준 전류 발생 회로(170)를 구성하는 기준 셀(RMC)에 공급된다. 기준 셀(RMC)은 기준 워드 라인 전압(VRWL)에 따라 기준 전류를 생성한다. 소거 검증 신호(ERASE_VER)에 따라 생성되는 기준 워드 라인 전압(VRWL)은 테스트 검증 신호(TEST_VER)에 따라 생성되는 기준 워드 라인 전압(VRWL)보다 낮다. 이는 이후 상세히 설명될 것이다.
감지 증폭 회로(180)는 행 선택 회로(110) 및 열 선택 회로(120)에 의해서 지정되는 적어도 하나의 메모리 셀을 통해 흐르는 셀 전류의 양이 기준 전류 발생 회로(170)로부터의 기준 전류보다 많은 지의 여부를 결정한다. 예를 들면, 셀 전류의 양이 기준 전류보다 많은 경우, 선택된 메모리 셀이 "온 셀"임을 나타내는 판별 결과가 출력될 것이다. 셀 전류의 양이 기준 전류보다 적은 경우, 선택된 메모리 셀이 "오프 셀"임을 나타내는 판별 결과가 출력될 것이다. 패스/페일 검출 회로(190)는 감지 증폭 회로(180)의 출력에 응답하여 선택된 메모리 셀의 소거 결과를 알리는 패스/페일 신호(PF)를 출력한다. 만약 선택된 메모리 셀이 오프 셀로 판별되면, 제어 로직의 출력 신호(소거 검증 신호 또는 테스트 검증 신호)는 패스/페일 점검 회로(190)로부터 출력되는 패스/페일 신호(PF)에 의해서 비활성화된다.
본 발명의 플래시 메모리 장치에 따르면, 테스트 검증 동작에서 생성되는 워드 라인 전압(VWL) 및 기준 워드 라인 전압(VRWL)은 소거 검증 동작에서 생성되는 워드 라인 전압(VWL) 및 기준 워드 라인 전압(VRWL)보다 높다. 이는 테스트 검증 동작에서 선택 메모리 셀 및 기준 셀을 통해 흐르는 전류가 소거 검증 동작에서 그것들을 통해 흐르는 전류보다 많음을 의미한다. 그러므로, 진행성(또는 잠재적인) 결함 특성을 갖는 메모리 셀을 찾아내는 것이 용이하다.
도 4는 도 3에 도시된 제어 로직을 보여주는 블럭도이다. 도 4를 참조하면, 제어 로직(130)은 기입 제어 회로(write control circuit) (136)와 검증 제어 회로(verification control circuit) (137)를 포함한다. 기입 제어 회로(136)는 소거 제어기(131), 테스트 검증 제어기(132), 그리고 OR 게이트(133)를 포함한다. 소거 제어기(131)는 소거 검증 동작을 알리는 외부 명령(CMD1)에 응답하여 소거 검증 인에이블 신호(EV_EN)를 활성화시킨다. 테스트 검증 제어기(132)는 테스트 검증 동작을 알리는 외부 명령(CMD2)에 응답하여 테스트 검증 인에이블 신호(TV_EN)를 활성화시킨다. 소거 검증 인에이블 신호(EV_EN) 및 테스트 검증 인에이블 신호(TV_EN) 중 어느 하나가 활성화될 때, OR 게이트(133)로부터의 고전압 인에이블 신호(HV_EN)가 활성화된다.
검증 제어 회로(137)는 소거 검증 신호 발생기(134)와 테스트 검증 신호 발생기(135)를 포함한다. 소거 검증 신호 발생기(134)는, 도 5a에 도시된 바와 같이,D 플립플롭으로 구성되며, D 플립플롭은 외부 명령(CMD1)을 공급받는 입력 단자(DI), 클럭 신호로서 소거 검증 인에이블 신호(EV_EN)를 공급받는 클럭 단자(CLK), 패스/페일 신호(PF)를 공급받는 클럭 단자(RST), 그리고 소거 검증 신호(ERASE_VER)를 공급받는 출력 단자(DQ)를 갖는다. 소거 검증 신호 발생기(134)는 소거 검증 인에이블 신호(EV_EN)가 활성화될 때 외부 명령(CMD1)에 응답하여 소거 검증 신호(ERASE_VER)를 활성화시키고, 상기 활성화된 소거 검증 신호(ERASE_VER)는 패스/페일 점검 회로(190)로부터 출력되는 패스/페일 신호(PF)의 활성화에 따라 비활성화된다. 테스트 검증 신호 발생기(135)는, 도 5b에 도시된 바와 같이, D 플립플롭으로 구성되며, D 플립플롭은 외부 명령(CMD2)을 공급받는 입력 단자(DI), 클럭 신호로서 테스트 검증 인에이블 신호(TV_EN)를 공급받는 클럭 단자(CLK), 패스/페일 신호(PF)를 공급받는 클럭 단자(RST), 그리고 테스트 검증 신호(TEST_VER)를 공급받는 출력 단자(DQ)를 갖는다. 테스트 검증 신호 발생기(135)는 테스트 검증 인에이블 신호(TV_EN)가 활성화될 때 외부 명령(CMD2)에 응답하여 테스트 검증 신호(TEST_VER)를 활성화시키고, 상기 활성화된 테스트 검증 신호(TEST_VER)는 패스/페일 점검 회로(190)로부터 출력되는 패스/페일 신호(PF)의 활성화에 따라 비활성화된다.
도 6은 도 3에 도시된 제 1 전압 레귤레이터의 바람직한 실시예이다. 도 6을 참조하면, 제 1 전압 레귤레이터(150)는 3개의 PMOS 트랜지스터들(201, 202, 203), 2개의 NMOS 트랜지스터들(204, 205), 4개의 저항들(206, 207, 208, 209), 2개의 인버터들(210, 211), 그리고 비교기(212)로 구성되어 있다. PMOS 트랜지스터(201)는고전압(VPP)을 공급받는 입력 단자(213) 및 워드 라인 전압(VWL)을 출력하는 출력 단자(214) 사이에 연결되고, 비교기(212)의 출력 신호에 의해서 제어된다. PMOS 트랜지스터(202), 저항들(206, 207), 그리고 NMOS 트랜지스터(204)는 출력 단자(214) 및 접지 전압(VSS) 사이에 직렬 연결되어 있다. PMOS 트랜지스터(202)는 인버터(210)를 통해 반전되는 소거 검증 신호(ERASE_VER)에 의해서 제어되고, NMOS 트랜지스터(204)는 소거 검증 신호(ERASE_VER)에 의해서 제어된다. PMOS 트랜지스터(203), 저항들(208, 209), 그리고 NMOS 트랜지스터(205)는 출력 단자(214) 및 접지 전압(VSS) 사이에 직렬 연결되어 있다. PMOS 트랜지스터(203)는 인버터(211)를 통해 반전되는 테스트 검증 신호(TEST_VER)에 의해서 제어되고, NMOS 트랜지스터(205)는 테스트 검증 신호(TEST_VER)에 의해서 제어된다. 비교기(212)는 "215"로 표기되는 신호 라인의 전압을 기준 전압(VREF)과 비교하고, 비교 결과에 따라 PMOS 트랜지스터(201)를 제어한다. 여기서, 신호 라인(215)은 저항들(206, 207)의 연결 노드 및 저항들(208, 209)의 연결 노드에 전기적으로 연결되어 있다.
이러한 회로 구성에 있어서, 테스트 검증 신호(TEST_VER)의 활성화 상태에서 생성되는 워드 라인 전압(VWL)이 소거 검증 신호(ERASE_VER)의 활성화 상태에서 생성되는 워드 라인 전압(VWL)보다 높아지도록 저항들(206, 207)의 저항비는 저항들(208, 209)의 저항비와 다르게 설계될 것이다. 도 6에 있어서, 인버터(210), PMOS 트랜지스터(202), NMOS 트랜지스터(204), 그리고 저항들(206, 207)은 제 1 전압 분배 회로(216)를 구성하며, 그러한 전압 분배 회로는 소거 검증신호(ERASE_VER)가 활성화될 때 동작한다. 마찬가지로, 인버터(211), PMOS 트랜지스터(203), NMOS 트랜지스터(205), 그리고 저항들(208, 209)은 제 2 전압 분배 회로(217)를 구성하며, 그러한 전압 분배 회로는 테스트 검증 신호(TEST_VER)가 활성화될 때 동작한다. 앞서 언급된 바와 같이, 소거 검증 신호(ERASE_VER)는 정상적인 검증 동작 모드에서 활성화되는 반면에, 테스트 검증 신호(TEST_VER)는 테스트 검증 동작 모드에서 활성화된다. 즉, 소거 검증 신호(ERASE_VER) 및 테스트 검증 신호(TEST_VER)는 배타적으로 활성화된다.
도 7은 도 3에 도시된 제 2 전압 레귤레이터의 바람직한 실시예이다. 도 7을 참조하면, 제 2 전압 레귤레이터(160)는 PMOS 트랜지스터(220), 비교기(231), 그리고 제 1 및 제 2 전압 분배기들(234, 235)을 포함한다. PMOS 트랜지스터(220)는 고전압(VPP)을 공급받는 입력 단자(232)와 기준 워드 라인 전압(VRWL)을 출력하는 출력 단자(233) 사이에 연결되고, 비교기(231)의 출력 신호에 의해서 제어된다. 제 1 전압 분배기(234)는 출력 단자(233)에 연결되고, 소거 검증 신호(ERASE_VER)에 응답하여 출력 전압(VRWL)을 분배한다. 제 1 전압 분배기(234)는 PMOS 트랜지스터(221), NMOS 트랜지스터(223), 저항들(225, 226), 그리고 인버터(229)로 구성되어 있다. PMOS 트랜지스터(221), 저항들(225, 226), 그리고 NMOS 트랜지스터(223)는 출력 단자(233)와 접지 전압(VSS) 사이에 직렬 연결되어 있다. PMOS 트랜지스터(221)는 인버터(229)를 통해 반전되는 소거 검증 신호(ERASE_VER)에 의해서 제어되고, NMOS 트랜지스터(223)는 소거 검증 신호(ERASE_VER)에 의해서 직접 제어된다. 제 2 전압분배기(235)는 출력 단자(233)에 연결되고, 테스트 검증 신호(TEST_VER)에 응답하여 출력 전압(VRWL)을 분배한다. 제 2 전압 분배기(235)는 PMOS 트랜지스터(222), NMOS 트랜지스터(224), 저항들(227, 228), 그리고 인버터(230)로 구성되어 있다. PMOS 트랜지스터(222), 저항들(227, 228), 그리고 NMOS 트랜지스터(224)는 출력 단자(233)와 접지 전압(VSS) 사이에 직렬 연결되어 있다. PMOS 트랜지스터(222)는 인버터(230)를 통해 반전되는 테스트 검증 신호(TEST_VER)에 의해서 제어되고, NMOS 트랜지스터(224)는 테스트 검증 신호(TEST_VER)에 의해서 직접 제어된다.
이러한 회로 구성에 있어서, 테스트 검증 신호(TEST_VER)의 활성화 상태에서 생성되는 기준 워드 라인 전압(VRWL)이 소거 검증 신호(ERASE_VER)의 활성화 상태에서 생성되는 기준 워드 라인 전압(VRWL)보다 높아지도록 저항들(225, 226)의 저항비는 저항들(227, 228)의 저항비와 다르게 설계될 것이다.
도 8은 본 발명의 워드 라인 전압 제어 방법에 따라 변화되는 기준 전류 및 워드 라인 전압을 보여주는 도면이다. 도 8에서, "400"로 표기된 곡선은 가장 낮은 문턱 전압(예를 들면, 1V)을 갖는 메모리 셀의 전류-전압 곡선이고, "410"로 표기된 곡선은 가장 높은 문턱 전압(예를 들면, 3V)을 갖는 메모리 셀의 전류-전압 곡선이다. 정상적으로 소거된 메모리 셀들의 전류-전압 곡선(즉, 정상적인 전류-전압 곡선)은 곡선들(10, 12) 사이에 존재할 것이다. "IREFN"로 표기된 실선은 소거 검증 동작이 수행될 때 기준 전류 발생 회로(170)로부터 생성되는 기준 전류를 나타낸다. "IREFT"로 표시된 실선은 테스트 검증 동작이 수행될 때 기준 전류 발생 회로(170)로부터 생성되는 기준 전류를 나타낸다. "420"로 표시된 전류-전압 곡선은 진행성 결함 특성을 갖는 메모리 셀의 특성 곡선을 나타낸다.
정상적인 메모리 셀의 전류-전압 곡선(400, 410) 및 비정상적인 메모리 셀의 전류-전압 곡선(420)이 도 8에 도시된 바와 같은 경우, 일반적으로 소거 상태을 갖는 메모리 셀(즉, 온 셀)의 문턱 전압은 최대 문턱 전압(uppermost threshold voltage) (예를 들면, 3V)에서 최소 문턱 전압(lowermost threshold voltage) (예를 들면, 1V)까지 분포된다. 대부분의 정상적인 메모리 셀들은 최소 문턱 전압을 갖는 메모리 셀 및 최대 문턱 전압을 갖는 메모리 셀에 관계없이 전류-전압 곡선의 동일한 기울기를 갖는다. 소거된 메모리 셀이 최대 문턱 전압보다 낮은 지의 여부를 판별하기 위한 소거 검증 동작에 있어서, 도 8을 참조하면, 기준 셀(RMC)을 통해 기준 전류(IREFN)가 흐르도록, 기준 전압 발생 회로(170)의 기준 셀(RMC)에 기준 워드 라인 전압(VRWL)이 인가된다. 이와 동시에, 선택된 메모리 셀에는 워드 라인 전압(VWLN)이 인가된다. 감지 증폭 회로(180)는 선택된 메모리 셀을 통해 흐르는 셀 전류를 기준 전류(IREFN)와 비교하고, 패스/페일 점검 회로(190)는 감지 증폭 회로(180)의 출력에 응답하여 선택된 메모리 셀이 정상적으로 소거되었는 지의 여부를 판별한다.
소거 동작이 완료된 후, 선택된 메모리 셀이 최소 문턱 전압을 갖는 메모리셀이라 하더라도, 여러 가지 이유로 인해 "420"으로 표시된 비정상적인 전류-전압 곡선을 갖는 메모리 셀(들)이 있을 수 있다. "420"으로 표시된 전류-전압 곡선을 갖는 메모리 셀은 정상적인 소거 검증 동작에서 패스될 것이다. 왜냐하면, 워드 라인 전압(VWLN)이 메모리 셀에 인가될 때 흐르는 셀 전류(430 및 410의 교차점에서 결정됨)가 기준 전류(IREFN)보다 많기 때문이다. 하지만, 그러한 전류-전압 곡선(420)을 갖는 메모리 셀은 잠재적인 문제을 가지며, 이는, 앞서 설명된 바와 같이, 제품의 신뢰성 및 내구성 문제를 야기시키게 된다. 즉, 일반적인 소거 검증 방법을 통해 비정상적인 전류-전압 곡선을 갖는 메모리 셀(들)을 찾아내는 것은 실질적으로 불가능하다.
비정상적인 전류-전압 곡선을 갖는 메모리 셀을 찾아내기 위해서, 본 발명의 노어형 플래시 메모리 장치는 프리-프로그램, 메인 소거 그리고 포스트-프로그램을 포함하는 소거 동작이 완료된 후 테스트 검증 동작 모드를 지원한다. 테스트 검증 동작 모드의 경우, 도 8에 도시된 바와 같이, 선택된 메모리 셀에는 소거 검증 동작에서 사용되는 워드 라인 전압(VWLN)보다 높은 전압(VWLT)이 인가되고, 그 결과 선택된 메모리 셀을 통해 흐르는 셀 전류가 증가된다. 이와 동시에, 기준 셀(RMC)에는 소거 검증 동작에서 사용되는 기준 워드 라인 전압(VRWLN)보다 높은 전압(VRWLT)이 인가되고, 그 결과 기준 셀(RMC)을 통해 흐르는 기준 전류(IREFT)가 증가된다.
이러한 바이어스 조건에 의하면, 정상적인 전류-전압 곡선(400, 410)을 갖는메모리 셀(들)은 소거 검증 동작과 마찬가지로 패스로 판별될 것이다. 이에 반해서, 비정상적인 전류-전압 곡선(420)을 갖는 메모리 셀은 소거 검증 동작과 달리 페일로 판별될 것이다. 즉, 도 8에서 알 수 있듯이, 테스트 검증 동작 동안 워드 라인 전압(VWLT)이 선택된 메모리 셀에 인가될 때 흐르는 셀 전류(420 및 440의 교차점에서 결정됨)가 기준 전류(IREFT)보다 적다. 결과적으로, 전류-전압 곡선의 비정상적인(또는 완만한) 기울기를 갖는 메모리 셀(들)을 미리 찾아낼 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명의 플래시 메모리 장치는 테스트 검증 동작 모드를 지원하고, 그러한 동작 모드에서 워드 라인 전압 및 기준 워드 라인 전압이 소거 검증 동작 모드와 비교하여 볼 때 높게 설정된다. 그러한 바이어스 조건에 따르면, 선택된 메모리 셀을 통해 흐르는 셀 전류가 증가됨과 동시에 기준 셀에 의해서 제공되는 기준 전류 역시 증가된다. 이는 비정상적인 전류-전압 곡선을 갖는 메모리 셀이 오프 셀로서 판별되게 하며, 결과적으로 진행성 결함 특성을 갖는 메모리 셀이 제품 출하 전에 스크린될 수 있다. 그러므로, 제품의 신뢰성 및 내구성이 향상될 것이다.

Claims (7)

  1. 복수의 워드 라인들, 복수의 비트 라인들, 그리고 상기 워드 라인들 및 상기 비트 라인들의 교차 영역들에 배열되는 복수의 불 휘발성 메모리 셀들을 포함하는 어레이와;
    상기 비트 라인들 중 일부를 선택하는 열 선택 회로와;
    상기 워드 라인들 중 하나를 선택하고 상기 선택되는 워드 라인으로 워드 라인 전압을 공급하는 행 선택 회로와;
    기준 워드 라인 전압에 응답하여 기준 전류를 생성하는 적어도 하나의 기준 셀과;
    테스트 동작 모드 동안 테스트 명령의 입력에 응답하여 테스트 검증 인에이블 신호 및 고전압 인에이블 신호를 발생하는 기입 제어 회로와;
    상기 테스트 인에이블 신호가 활성화될 때 상기 테스트 명령에 응답하여 테스트 검증 신호를 발생하는 검증 제어 회로와;
    상기 고전압 인에이블 신호에 응답하여 고전압을 발생하는 고전압 발생 회로와;
    상기 고전압을 받아들이고 상기 테스트 검증 신호에 응답하여 상기 기준 워드 라인 전압을 발생하는 제 1 전압 레귤레이터와;
    상기 고전압을 받아들이고 상기 테스트 검증 신호에 응답하여 상기 워드 라인 전압을 발생하는 제 2 전압 레귤레이터와;
    상기 선택 회로들에 의해서 선택되는 소거 상태의 메모리 셀을 통해 흐르는 셀 전류가 상기 기준 전류보다 많은 지의 여부를 검출하는 감지 증폭 회로와; 그리고
    상기 감지 증폭 회로의 출력에 응답하여 패스/페일 신호를 발생하는 패스/페일 점검 회로를 포함하고, 상기 테스트 검증 신호는 상기 셀 전류가 상기 기준 전류보다 많음을 나타내는 상기 패스/페일 신호에 의해서 비활성화되며; 그리고 상기 테스트 동작 모드 동안 생성되는 워드 라인 및 기준 워드 라인 전압들은 소거 검증 동작 모드 동안 생성되는 워드 라인 및 기준 워드 라인 전압들보다 높은 노어형 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 기입 제어 회로는 상기 소거 검증 동작 모드를 알리는 명령이 입력될 때 소거 검증 인에이블 신호를 발생하는 노어형 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 검증 제어 회로는 상기 소거 검증 인에이블 신호가 활성화될 때 상기 소거 검증 동작 모드를 알리는 명령에 응답하여 상기 소거 검증 신호를 발생하는 노어형 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 기입 제어 회로는
    상기 소거 검증 동작 모드를 알리는 명령에 응답하여 상기 소거 검증 인에이블 신호를 발생하는 소거 제어기와;
    상기 테스트 동작 모드를 알리는 명령에 응답하여 상기 테스트 검증 인에이블 신호를 발생하는 테스트 검증 제어기와; 그리고
    상기 소거 제어기 및 상기 테스트 검증 제어기의 출력들 중 어느 하나가 활성화될 때 상기 고전압 인에이블 신호를 발생하는 오어 게이트를 포함하는 노어형 플래시 메모리 장치.
  5. 제 3 항에 있어서,
    상기 검증 제어 회로는
    상기 소거 검증 동작 모드를 알리는 명령을 공급받는 입력 단자, 상기 소거 검증 인에이블 신호를 공급받는 클럭 단자, 상기 패스/페일 신호를 공급받는 리세트 단자 그리고 상기 소거 검증 신호를 출력하는 출력 단자를 가지는 제 1 플립플롭과; 그리고
    상기 테스트 동작 모드를 알리는 명령을 공급받는 입력 단자, 상기 테스트 검증 인에이블 신호를 공급받는 클럭 단자, 상기 패스/페일 신호를 공급받는 리세트 단자 그리고 상기 테스트 검증 신호를 출력하는 출력 단자를 가지는 제 2 플립플롭을 포함하는 노어형 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 전압 레귤레이터는 상기 소거 검증 신호에 응답하여 제 1 워드 라인 전압을 발생하고 상기 테스트 검증 신호에 응답하여 제 2 워드 라인 전압을 발생하고, 상기 제 1 워드 라인 전압은 상기 제 2 워드 라인 전압보다 낮은 노어형 플래시 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제 2 전압 레귤레이터는 상기 소거 검증 신호에 응답하여 제 1 기준 워드 라인 전압을 발생하고 상기 테스트 검증 신호에 응답하여 제 2 기준 워드 라인 전압을 발생하고, 상기 제 1 기준 워드 라인 전압은 상기 제 2 기준 워드 라인 전압보다 낮은 노어형 플래시 메모리 장치.
KR1020010030384A 2001-05-31 2001-05-31 진행성 결함 특성을 갖는 메모리 셀을 검사할 수 있는플래시 메모리 장치 KR20020091581A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020010030384A KR20020091581A (ko) 2001-05-31 2001-05-31 진행성 결함 특성을 갖는 메모리 셀을 검사할 수 있는플래시 메모리 장치
US10/091,048 US6580644B1 (en) 2001-05-31 2002-03-04 Flash memory device capable of checking memory cells for failure characteristics

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010030384A KR20020091581A (ko) 2001-05-31 2001-05-31 진행성 결함 특성을 갖는 메모리 셀을 검사할 수 있는플래시 메모리 장치

Publications (1)

Publication Number Publication Date
KR20020091581A true KR20020091581A (ko) 2002-12-06

Family

ID=19710220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010030384A KR20020091581A (ko) 2001-05-31 2001-05-31 진행성 결함 특성을 갖는 메모리 셀을 검사할 수 있는플래시 메모리 장치

Country Status (2)

Country Link
US (1) US6580644B1 (ko)
KR (1) KR20020091581A (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4212444B2 (ja) * 2003-09-22 2009-01-21 株式会社東芝 不揮発性半導体記憶装置
JP2005222625A (ja) * 2004-02-06 2005-08-18 Sharp Corp 不揮発性半導体記憶装置
KR100634172B1 (ko) * 2004-05-04 2006-10-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
KR100655442B1 (ko) * 2005-09-01 2006-12-08 삼성전자주식회사 프로그램 스타트 전압을 가변시킬 수 있는 플래시 메모리장치
KR100769255B1 (ko) * 2006-05-24 2007-10-22 삼성전자주식회사 플래시 메모리 장치 및 그것을 위한 고전압 발생회로
WO2008024688A2 (en) * 2006-08-25 2008-02-28 Micron Technology, Inc. Method, apparatus and system relating to automatic cell threshold voltage measurement
US7483305B2 (en) * 2006-08-28 2009-01-27 Micron Technology, Inc. Method, apparatus and system relating to automatic cell threshold voltage measurement
US9159452B2 (en) 2008-11-14 2015-10-13 Micron Technology, Inc. Automatic word line leakage measurement circuitry
US8427877B2 (en) * 2011-02-11 2013-04-23 Freescale Semiconductor, Inc. Digital method to obtain the I-V curves of NVM bitcells
US8588007B2 (en) 2011-02-28 2013-11-19 Micron Technology, Inc. Leakage measurement systems
JP5380510B2 (ja) * 2011-09-30 2014-01-08 株式会社東芝 不揮発性半導体記憶装置
US8634264B2 (en) 2011-10-26 2014-01-21 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for measuring leakage current
KR20130121434A (ko) * 2012-04-27 2013-11-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
JP2013239215A (ja) * 2012-05-11 2013-11-28 Toshiba Corp 半導体記憶装置
KR20150119547A (ko) * 2014-04-15 2015-10-26 에스케이하이닉스 주식회사 반도체 장치, 이를 포함하는 반도체 메모리 장치 및 메모리 시스템
US10078455B2 (en) 2016-01-20 2018-09-18 Microsoft Technology Licensing, Llc Predicting solid state drive reliability
KR102650154B1 (ko) * 2016-12-08 2024-03-22 삼성전자주식회사 가상 페일 생성기를 포함하는 메모리 장치 및 그것의 메모리 셀 리페어 방법
US10825491B2 (en) * 2017-12-11 2020-11-03 Micron Technology, Inc. Systems and methods for writing zeros to a memory array

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5132935A (en) 1990-04-16 1992-07-21 Ashmore Jr Benjamin H Erasure of eeprom memory arrays to prevent over-erased cells
US5220533A (en) 1991-11-06 1993-06-15 Altera Corporation Method and apparatus for preventing overerasure in a flash cell
JP3080743B2 (ja) 1991-12-27 2000-08-28 日本電気株式会社 不揮発性半導体記憶装置
US5781477A (en) 1996-02-23 1998-07-14 Micron Quantum Devices, Inc. Flash memory system having fast erase operation
JP3709606B2 (ja) * 1996-04-16 2005-10-26 富士通株式会社 不揮発性半導体記憶装置及びベリファイ方法
US5805501A (en) 1996-05-22 1998-09-08 Macronix International Co., Ltd. Flash memory device with multiple checkpoint erase suspend logic
JP3346274B2 (ja) * 1998-04-27 2002-11-18 日本電気株式会社 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US6580644B1 (en) 2003-06-17

Similar Documents

Publication Publication Date Title
US6097638A (en) Semiconductor memory device
US4779272A (en) Testable variable-threshold non-volatile semiconductor memory
US6807101B2 (en) Semiconductor memory device
US6594178B2 (en) Method for optimizing distribution profile of cell threshold voltages in NAND-type flash memory device
JP3866627B2 (ja) 不揮発性半導体メモリ
JP3720859B2 (ja) 半導体集積回路メモリ装置
JP3238574B2 (ja) 不揮発性半導体記憶装置とその消去方法
US6529413B2 (en) Method for preventing over-erasing of memory cells and flash memory device using the same
US6580644B1 (en) Flash memory device capable of checking memory cells for failure characteristics
US7190624B2 (en) Flash memory device capable of preventing an over-erase of flash memory cells and erase method thereof
US6314027B1 (en) Flash memory device capable of preventing an over-erasure of flash memory cells and erase method thereof
US5742615A (en) Non-volatile semiconductor memory
JP6817461B2 (ja) フラッシュメモリシステム内のアドレス障害検出
JPH06176585A (ja) 半導体記憶装置
JP2007207343A (ja) 不揮発性半導体記憶装置
US6400608B1 (en) Accurate verify apparatus and method for NOR flash memory cells in the presence of high column leakage
US6515910B1 (en) Bit-by-bit Vt-correction operation for nonvolatile semiconductor one-transistor cell, nor-type flash EEPROM
US7203095B2 (en) Method for determining programming voltage of nonvolatile memory
US7433244B2 (en) Flash memory device and related erase operation
US8072808B2 (en) Nonvolatile semiconductor memory device
US7164602B2 (en) Nonvolatile semiconductor memory device including high efficiency and low cost redundant structure
JP2001093287A (ja) 不揮発性半導体記憶装置
CN110808077A (zh) 非易失性存储器装置及操作其的方法
JP2000173300A (ja) 不揮発性半導体メモリのテスト方法及びテスト回路
JP3176011B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid