KR20020077011A - 반도체 기억장치 및 그 구동방법 - Google Patents
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Abstract
재기입 가능 회수를 늘리는 것이 가능한 반도체 기억장치를 제공한다. 반도체 기판의 표층부의 일부에 임의의 간격을 두고, 제 1 및 제 2 불순물 확산영역이 배치되어 있다. 양자 사이에 획정된 채널 영역 위에 게이트 전극이 형성되어 있다. 채널 영역과 게이트 전극 사이에 게이트 절연막이 배치되어 있다. 게이트 절연막 중, 제 1 과 제 2 불순물 확산영역을 잇는 경로의 길이 방향으로 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖는다. 전하 트랩막은 제 1 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있다. 제어 회로가 제 1 및 제 2 불순물 확산영역 중의 임의의 영역에 인가되는 전압보다 높은 정(正)의 정공(正孔) 배제 전압을 게이트 전극에 인가하고, 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출한다.
Description
본 발명은 반도체 기억장치 및 그 구동방법에 관한 것이며, 특히 절연막 중에 전자를 트랩시킴으로써 정보를 기억하는 비휘발성의 반도체 기억장치 및 그 구동방법에 관한 것이다.
전기적 소거 및 재기입 가능한 EEPROM이나 일괄적으로 전기적 소거가능한 플래시 메모리 등의 비휘발성 반도체 기억장치의 메모리 셀로서, 일반적으로 플로팅 게이트와 콘트롤 게이트의 2중 게이트 구조를 갖는 것이 사용되고 있다. 그런데 2중게이트 구조를 형성하기 위한 복잡한 제조 프로세스가 반도체 기억장치의 미세화에 방해가 되었었다. 따라서 전하를 축적하는 막으로서, 플로팅 게이트 대신 질화실리콘 등의 절연 재료로 이루어진 막을 사용한 구조의 반도체 기억장치가 주목되고 있다. 이 구조의 반도체 기억장치에서는, 질화실리콘 등의 절연막 중에 전하를 포착(트랩)시킴으로써 정보를 기억한다.
이 구조의 반도체 기억장치로서 SONOS형 메모리가 알려져 있다. SONOS형 메모리의 각 셀을 구성하는 FET의 게이트 절연막은 질화실리콘 막을 산화실리콘 막에 낀 3층구조를 갖는다. 이 질화실리콘 막 중에 전자를 주입함으로써 정보의 기입이 행하여지고 전자를 방출함으로써 정보의 소거가 행하여진다.
SONOS형 메모리는 플로팅 게이트형 메모리에 비해서 게이트구조가 단순하기 때문에 미세화에 적합하다. 그런데 충분한 재기입 가능 회수를 달성할 수 없어 아직 실용화되어 있지는 않다.
본 발명의 목적은 재기입 가능 회수를 늘리는 것이 가능한 반도체 기억장치 및 그 구동방법을 제공하는데 있다.
도 1은 종래의 SONOS형 메모리 셀의 초기상태와 사이클링 후의 전류전압특성을 나타낸 그래프.
도 2는 종래의 SONOS형 메모리 셀의 기입에 필요한 기입펄스의 인가수와 재기입 회수의 관계를 나타낸 그래프, 및 소거에 필요한 소거 펄스의 인가수와 재기입 회수의 관계를 나타낸 그래프.
도 3은 임의의 회수의 재기입을 행하였을 때 기입속도의 열화(劣化)가 큰 메모리 셀과 비교적 작은 메모리 셀의 전류전압특성을 나타낸 그래프.
도 4는 SONOS형 메모리 셀의 충전 손실과 소거 펄스의 인가수의 관계를 나타낸 그래프.
도 5는 표준적인 전압 조건으로 한 경우, 및 드레인 전압을 저하시킨 경우에 있어서의 기입 시간과 문턱치 전압 변화량의 관계를 나타낸 그래프.
도 6은 표준적인 전압 조건으로 한 경우, 및 드레인 전압을 저하시킨 경우에 있어서의 소거 시간과 문턱치 전압 변화량의 관계를 나타낸 그래프.
도 7은 본 발명의 제 1 실시예에 따른 SONOS형 비휘발성 메모리의 개략 평면도.
도 8은 본 발명의 제 1 실시예에 따른 SONOS형 비휘발성 메모리의 단면도.
도 9는 본 발명의 제 1 실시예에 따른 SONOS형 비휘발성 메모리의 일부를 등가회로로 나타낸 블록도.
도 10은 제 1 구동방법을 나타낸 플로 차트.
도 11은 제 1 구동방법을 적용한 경우의 기입에 필요한 기입 펄스 인가수와 재기입 회수의 관계를 나타낸 그래프, 및 소거에 필요한 소거 펄스 인가수와 재기입 회수의 관계를 나타낸 그래프.
도 12는 제 1 구동방법을 적용한 경우의 초기상태 및 사이클링 후의 상태의 전류전압특성을 나타낸 그래프.
도 13은 SONOS형 메모리 셀의 소스 드레인을 접지한 경우의, 게이트 전압과 문턱치 전압의 변화량의 관계를 나타낸 그래프.
도 14는 제 2 구동방법을 나타낸 플로 차트.
도 15는 제 3 구동방법을 나타낸 플로 차트.
도 16은 제 4 구동방법을 나타낸 플로 차트.
도 17은 제 5 구동방법을 나타낸 플로 차트.
도 18은 제 2 실시예에 따른 SONOS형 비휘발성 메모리의 단면도.
도 19는 제 2 실시예에 따른 SONOS형 비휘발성 메모리의 제조방법을 설명하기 위한 기판의 단면도(그 1).
도 20은 제 2 실시예에 따른 SONOS형 비휘발성 메모리의 제조방법을 설명하기 위한 기판의 단면도(그 2).
도 21은 제 2 실시예에 따른 SONOS형 비휘발성 메모리의 제조방법을 설명하기 위한 기판의 단면도(그 3).
도 22는 제 2 실시예에 따른 SONOS형 비휘발성 메모리의 제조방법을 설명하기 위한 기판의 단면도(그 4).
※ 도면의 주요부분에 대한 부호의 설명 ※
1 : 비트 라인
2 : 워드 라인
3 : FET
4 : 채널 스토퍼영역
10 : 실리콘 기판
11 : 국소 절연막
12 : 기판측 절연막
13 : 전하 트랩막
14 : 게이트측 절연막
15 : 적층 게이트 절연막
20 : 제어 회로
26 : 센스 앰프
27 : 워드 라인 드라이버
30 : CPU
31 : RAM
101 : 실리콘 기판
102 : 불순물 확산영역(비트 라인)
103 : 국소 절연막
104 : 게이트 절연막
105 : 게이트 전극
106 : ONO 막
107 : 사이드월 스페이서
110 : 게이트 라인(워드 라인)
120 : FET
본 발명의 1관점에 의하면 반도체 기판과, 상기 반도체 기판의 표층부의 일부에 임의의 간격을 두고 배치된 제 1 및 제 2 불순물 확산영역과, 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 사이에 획정된 채널 영역 위에 형성된 게이트 전극과, 상기 채널 영역과 상기 게이트 전극 사이에 배치된 게이트 절연막으로서 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있는 게이트 절연막과, 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역중 어느 하나의 확산영역에 인가되는 전압보다 높은 정의 정공 배제 전압을 상기 게이트 전극에 인가하고, 상기 게이트 전극과 상기 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작을 실시하는 제어 회로를 갖는 반도체 기억장치가 제공된다.
게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출함으로써, 재기입을 반복했을 때의 기입속도 및 소거 속도의 저하를 방지할 수 있다.
본 발명의 다른 관점에 의하면 반도체 기판과, 상기 반도체 기판의 표층부의 일부에 임의의 간격을 두고 배치된 제 1 및 제 2 불순물 확산영역과, 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 사이에 획정된 채널 영역 위에 형성된 게이트 전극과, 상기 채널 영역과 상기 게이트 전극 사이에 배치된 게이트 절연막으로서 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있는 게이트 절연막과, 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역에 동일한 전압을 인가하고 상기 게이트 전극에 그 제 1 불순물 확산영역 및 제 2 불순물 확산영역에 인가되어 있는전접보다 높은 정의 제 1 전압을 인가하는 제어 회로를 갖는 반도체 기억장치가 제공된다.
게이트 전극에 제 1 전압을 인가함으로써 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출할 수 있다. 이에 의해서 재기입을 반복했을 때의 기입속도 및 소거 속도의 저하를 방지할 수 있다.
본 발명의 다른 관점에 의하면 반도체 기판과, 상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과, 상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고 상기 비트 라인의 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과, 서로 인접하는 한쌍의 상기 비트 라인 사이의 띠 모양 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET로서 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 그 불순물 확산영역에 끼워진 채널 영역, 그 채널 영역 위에 형성된 게이트 절연막, 및 그 게이트 절연막 위에 형성된 게이트 전극을 포함하고, 상기 게이트절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고, 상기 게이트 전극은 대응하는 워드 라인에 접속되어 있는 FET와, 상기 복수의 비트 라인에 제 1 전압을 인가하고 상기 복수의 워드 라인에 상기 제 1 전압보다 높은 제 2 전압을 인가하여 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 제어 회로를 갖는 반도체 기억장치가 제공된다.
게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출함으로써, 재기입을 반복했을 때의 기입속도 및 소거 속도의 저하를 방지할 수 있다.
본 발명의 다른 관점에 의하면, 반도체 기판과, 상기 반도체 기판의 표층부의 일부에 임의의 간격을 두고 배치된 제 1 및 제 2 불순물 확산영역과, 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 사이에 획정된 채널 영역 위에 형성된 게이트 전극과, 상기 채널 영역과 상기 게이트 전극 사이에 배치된 게이트 절연막으로서 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있는 게이트 절연막을 갖는 반도체 기억장치의 구동방법으로서, 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역중 어느 하나의 확산영역에 인가되는 전압보다 높은 정(正)의 정공 배제 전압을 상기 게이트 전극에 인가하여 상기 게이트 전극과 상기 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 공정을 갖는 반도체 기억장치의 구동방법이 제공된다.
게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출함으로써, 재기입을 반복했을 때의 기입속도 및 소거 속도의 저하를 방지할 수 있다.
본 발명의 다른 관점에 의하면 반도체 기판과, 상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과, 상기 반도기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고 상기 비트 라인과 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과, 서로 인접하는 한쌍의 상기 비트 라인 사이의 띠 모양 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET로서 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 이 불순물 확산영역에 끼워진 채널 영역, 이 채널 영역 위에 형성된 게이트절연, 및 이 게이트 절연막위에 형성된 게이트 전극을 포함하고, 이 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연재로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고, 상기 게이트 전극은 대응하는 워드 라인에 접속되어 있는 상기 FET와 상기 복수의 비트 라인의 각각에 제 1 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 1 전압보다 낮은 부의 소거 전압을 인가함으로써 상기 FET의 각각의 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작, 상기 복수의 비트 라인의 각각에 제 2 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 2 전압보다 높은 정의 정공 배제 전압을 인가함으로써 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 근접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정찰배제 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 3 전압을 인가하고 대응하는 워드 라인에 소거 판정 전압을 인가하여 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 소거 완료 상태인지 소거 미완료 상태인지를 판정하는 소거 판정 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 4 전압을 인가하고 대응하는 워드 라인에 기입 전압을 인가함으로써 상기 FET의 전하 트랩막에 전자를 트랩시키는 기입 동작, 및 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인사이에 제 5 전압을 인가하고, 대응하는 워드 라인에 기입 판정 전압을 인가하고, 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 기입 완료 상태인지 기입 미완료 상태인지를 판정하는 기입 판정 동작을 행하는 제어 회로를 갖고, 상기 제어 회로는 상기 소거 동작을 행하는 단계와, 상기 소거 동작 후에 상기 정공 배제 동작을 행하는 단계와, 상기 소거 동작을 행한 FET의 각각을 선택하여 상기 소거 판정 동작을 실행하고 하나라도 소거 미완료 상태의 FET가 있으, 모든 FET가 소거 완료 상태로 될 때까지 상기 소거 동작과 정공 배제 동작을 반복하는 단계를 실행하는 반도체 기억장치가 제공된다.
소거 동작에 이어서 정공 배제 동작을 행하기 때문에, 소거 동작시에 축적된정공을 효과적으로 배제할 수 있다.
본 발명의 다른 관점에 의하면, 상기 반도체 기억장치의 제어 회로는 상기 소거 동작을 행하는 단계와, 상기 소거 동작을 행한 FET의 각각을 선택하여 상기 소거 판정 동작을 하고 하나라도 소거 미완료 상태의 FET가 있으면 모든 FET가 소거 완료 상태로 될 때까지 상기 소거 동작을 반복하는 단계와, 상기 소거 판정 동작에 의한 판정의 결과 모든 FET가 소거 완료 상태로 된 후 상기 정공 배제 동작을 행하는 단계를 실행하는 반도체 기억장치가 제공된다.
모든 FET가 소거 완료 상태로 된 후에 정공 배제 동작을 행하기 때문에, 정공 배제 동작에 기인하는 소거 시간의 증대를 억제할 수 있다.
본 발명의 다른 관점에 의하면, 상기 반도체 기억장치의 제어 회로가 기입을 행하는 모든 FET에서 하나씩 순차로 FET를 선택하고 선택된 FET에 대하여 상기 기입 판정 동작을 행하는 동시에 상기 FET가 기입 미완료 상태이면 상기 FET를 선택하여 상기 기입 동작을 행하는 제 1 단계와, 상기 정공 배제 동작을 행하는 제 2 단계와, 하나라도 기입 미완료 상태의 FET가 있는 경우 상기 제 1 단계와 제 2 단계를 반복하는 제 3 단계를 실행하는 반도체 기억장치가 제공된다.
기입 동작에서 이어서 정공 배제 동작을 행하기 때문에, 기입조작시에 축적된 정공을 효율적으로 배제할 수 있다.
본 발명의 다른 관점에 의하면, 상기 반도체 기억장치의 제어 회로는 상기 정공 배제 동작을 행하는 제 1 단계와, 기입을 행할 모든 FET에서 하나씩 순차로 FET를 선택하고 선택된 FET에 대하여 상기 기입 판정 동작을 행하는 동시에 상기FET가 기입 미완료 상태이면 상기 FET를 선택하여 상기 기입 동작을 행하는 제 2 단계와, 하나라도 기입 미완료 상태인 FET가 있는 경우 상기 제 2 단계를 반복하는 제 3 단계를 실행하는 반도체 기억장치가 제공된다.
기입 처리를 행하기 전에, 정공 배제 동작을 행하기 위해서 기입 처리전의 소거 처리시에 축적되어 있었든 정공을 효율적으로 배제할 수 있다.
본 발명의 다른 관점에 의하면, 상기 반도체 기억장치의 제어 회로는 기입을 행하는 모든 FET에서 하나씩 순차로 FET를 선택하고 선택된 FET에 대하여 상기 기입 판정 동작을 행하는 동시에 상기 FET가 기입 미완료 상태이면 상기 FET를 선택하여 상기 기입 동작을 행하는 제 1 단계와, 하나라도 기입 미완료 상태인 FET가 있는 경우 상기 제 1 단계를 반복하는 제 2 단계와, 기입을 행하는 모든 FET가 기입 완료 상태로 되면 상기 정공 배제 동작을 행하는 제 3 단계를 실행하는 반도체 기억장치가 제공된다.
모든 FET가 기입 완료 상태가 된 후에, 정공 배제 동작을 행하기 때문에 정공 배제 동작에 기인하는 기입 시간의 증대를 억제할 수 있다.
실시예
본 발명의 실시예를 설명하기 전에, 본원 발명자가 실험에 의해서 처음으로 발견한 종래의 SONOS형 비휘발성 메모리의 과제에 대하여 설명한다.
SONOS형 비휘발성 메모리의 각 메모리 셀을 구성하는 FET는 산화실리콘 막, 질화실리콘 막, 및 산화실리콘 막이 적층된 3층구조의 게이트 절연막을 갖는다. 채널 영역과 질화실리콘 막 사이의 산화실리콘 막을 기판측 절연막이라고 부르고, 질화실리콘 막과 게이트 전극 사이의 산화실리콘 막을 게이트측 절연막, 이 3층을 적층 게이트 절연막으로 부르기로 한다.
데이터 기입시에는 예를 들면 선택된 메모리 셀의 FET의 소스에 0V, 드레인에 6V를 인가한 상태에서, 게이트 전극에 10V의 펄스 전압을 인가한다. 채널에 전류가 흘러, 드레인 근방에서 열전자가 발생한다. 열전자는 기판측 절연막의 포텐셜 장벽을 넘어서, 드레인에 가까운 질화실리콘 막 중에 트랩된다. 이에 의해서 FET의 문턱치 전압이 정(正)방향으로 시프트된다. 이 상태를「0」이라고 한다. 또 기입이 행하여진 메모리 셀에 대하여, 충분한 전자가 트랩되었는지의 여부의 검증이 행하여지며, 불충분한 경우에는 상기 메모리 셀에 대하여 데이터 기입 동작이 재차 실행된다.
데이터 소거시에는 복수의 메모리 셀의 소스 및 드레인에 6V를 인가한 상태에서 게이트 전극에 6V의 펄스 전압을 인가한다. 이에 의해서 질화실리콘 막 중에 트랩되어 있었든 전자가 기판에 방출되고, 문턱치 전압이 부(負)방향으로 시프트된다. 이 상태를「1」로 한다. 또 소거가 행하여진 모든 메모리 셀에 대하여, 전자방출이 충분히 행하여졌는지의 여부가 검증되어 불충분한 경우에는 데이터 소거 동작이 재차 실행된다. 동시에 소거 동작이 행하고지는 복수의 메모리 셀의 집합을 블록이라고 부른다.
데이터 판독시에는 선택된 메모리 셀의 FET의 드레인에 1.4V, 소스에 0V를 인가하고, 게이트 전극에 4.0V를 인가한다. 다만 데이터 기입시의 소스 및 드레인이, 각각 데이터 판독시에는 드레인 및 소스로 된다. 데이터 기입이 행하여진 메모리 셀에서는 데이터 기입시의 드레인 근방의 질화실리콘 막에 전자가 트랩되어 있다. 데이터 판독시 전자의 트랩된 측의 불순물 확산영역을 소스로 함으로써, 문턱치 전압의 시프트량을 크게 할 수 있다. 선택된 메모리 셀의 소스 드레인사이에 흐르는 전류의 크기를 기준전류와 비교함으로써, 기억된 데이터가「0」인지「1」인지의 판정을 할 수 있다.
도 1에 종래의 SONOS형 비휘발성 메모리의 전류전압특성의 일례를 나타낸다. 횡축은 게이트 전압을 단위「V」로 표시하고, 종축은 드레인전류를 대수 눈금으로 표시한다. 도면 중의4각 기호는 초기 상태에 있어서의 전류전압특성을 나타내고, 흑색 둥근 기호는 데이터의 기입과 소거를 소정 회수 반복하는 동작(사이클링 동작)을 행한 후의 전류전압특성을 나타낸다.
초기상태에서는 게이트 전압이 임의의 문턱치 이상으로 되면 드레인전류가 급격하게 증가하여, FET의 ON 상태와 OFF상태가 명확하게 구별되는 것을 알 수 있다. 그런데 사이클링 동작 후는 게이트 전압이 0V인 때에도 많은 드레인 전류(오프 리크 전류)가 흘려버린다. 기입소거의 반복회수를 증가시키면, 오프 리크 전류도 증가되는 것을 알 수 있었다. 또한 메모리 셀을 구성하는 FET의 채널 길이가 짧을수록, 오프 리크 전류의 증가가 현저함을 알 수 있었다.
이하 오프 리크 전류 증가의 원인에 대하여 설명한다. 데이터 소거시에는 메모리 셀을 구성하는 FET의 소스 및 드레인에 고전압, 예를 들면 6V전압이 인가된다. 또 기판에는 접지전위 0V가 인가되어 있다. 이 때문에 소스 및 드레인의 pn접합에 큰 역바이어스가 인가되어, 밴드간 터널 현상이 생길 수 있다. 밴드간 터널현상이 생기면 전자정공쌍이 발생한다. 또 데이터 기입시에 발생하는 열전자는, 드레인 근방에서 실리콘 원자의 이온화를 야기하여 정공을 발생시키는 것으로 생각된다.
데이터 기입 및 소거시에 발생한 정공이, 적층 게이트 절연막의 기판측 절연막 내나, 기판측 절연막과 기판의 계면에 트랩된다. SONOS형 메모리 셀의 경우에는 산화실리콘 막과 질화실리콘 막을 적층할 때에 발생하는 변형이나, 게이트측 절연막을 열산화에 의해서 형성할 때의 수소원자의 이탈 등에 의해서, 기판측 절연막과 기판의 계면에 많은 정공의 트랩준위가 형성되어 있는 것으로 생각된다. 트랩된 정공에 의해서, 기판표층부에 채널이 유기되어 실효적인 채널 길이가 짧아져버리는 것으로 생각된다. 채널 길이의 단축화는 오프 리크 전류증가의 한 요인이 된다고 생각한다.
도 2의 (A)에 종래의 SONOS형 비휘발성 메모리의 기입특성을 나타낸다. 횡축은 재기입 회수(1회의 기입과 소거를 1회의 재기입으로 센다)를 대수 눈금으로 표시하고, 종축은 충분한 전자가 트랩되는데 필요한 기입 펄스의 인가수를 임의 단위로 표시한다. 재기입 회수가 임의의 값을 초과하면, 필요한 기입 펄스의 인가수가 급격하게 증가하고 있는 것을 알 수 있다. 기입 펄스의 인가수의 증가는 기입속도의 저하로 이어진다. 이하 기입 펄스의 인가수가 급격하게 증가하는 원인에 대하여 설명한다.
도 3에 임의의 회수의 재기입 동작을 행한 후의 메모리 셀의 전류전압특성을 나타낸다. 횡축은 게이트 전압을 단위「V」로 표시하고, 종축은 드레인/전류를 대수 눈금으로 표시한다. 도면 중의 흑색 둥근 기호는 기입속도의 저하가 큰 메모리 셀의 특성을 나타내고, 백색 둥근 기호는 기입속도의 저하가 비교적 작은 메모리 셀의 특성을 나타낸다. 기입속도의 저하가 큰 메모리 셀에 있어서는 오프 리크 전류의 증대가 현저함을 알 수 있다. 이 오프 리크 전류에 의해서, 기입시에 있어서의 드레인의 승압이 불충분하게 되었기 때문에 기입속도가 저하되었다고 생각된다.
도 2의 (B)에 종래의 SONOS형 비휘발성 메모리의 소거 특성을 나타낸다. 횡축은 재기입 회수를 대수 눈금으로 표시하고, 종축은 충분한 전자가 방출되는데 필요한 소거 펄스의 인가수를 임의 단위로 표시한다. 재기입 회수가 임의의 값을 초과하면, 소거 펄스의 인가수가 급격하게 증가하고 있는 것을 알 수 있다. 소거 펄스의 인가수의 증가는 소거 속도의 저하로 이어진다. 소거 속도의 저하의 원인은 분명하지 않으나, 기입 및 소거를 정공의 발생이 많아지는 전압조건으로 행하면, 소거 속도의 저하가 현저함을 알 수 있었다. 이에서 적층 게이트 절연막에의 정공의 축적이 소거 속도 저하의 일요인될 것으로 생각된다.
도 4에 소거 펄스의 인가수와 충전 손실(charge loss)의 관계를 나타낸다. 횡축은 소거펄스의 인가수를 대수 눈금으로 표시하고, 종축은 충전 손실을 임의 단위로 표시한다. 충전 손실은 150℃에서 2시간의 열처리를 했을 때의 문턱치의 저하량을 측정함으로써 평가했다. 소거펄스의 인가수가 증가함에 따라서충전 손실이 증가하고 있는 것을 알 수 있다. 즉 재기입 회수가 증가하여 소거에 필요한 소거펄스의 인가수가 증가하면, 도 2의 (B)에 나타낸 것과 같이 소거 시간이 길어질 뿐만 아니라, 전하 유지 특성도 나빠지게 된다.
기입 시간이나 소거 시간의 증대, 및 전하 유지특성의 열화를 방지하기 위해서, 기입 및 소거에 있어서의 정공의 발생을 억제하는 것이 유효하다. 기입 및 소거시의 드레인 전압을 저하시킴으로써 정공의 발생을 억제할 수 있으나, 드레인전압을 저하시키면, 이하에 도 5 및 도 6을 참조하여 설명하는 문제가 발생한다.
도 5는 문턱치 전압의 변화량과 기입 시간의 관계를 나타낸다. 횡축은 기입 시간을 대수 눈금으로 표시하고, 종축은 문턱치 전압의 변화량을 단위「V」로 표시한다. 도면 중의 흑색의 둥근 기호는 표준적인 전압조건, 즉 소스 전압 0V, 드레인 전압 6V, 게이트 전압 10V의 조건으로 기입을 했을 때의 문턱치 전압의 변화량을 나타낸다. 백색의 둥근 기호는 드레인 전압을 표준적인 전압조건의 드레인 전압에서 0.6V 저하시켜 5.4V로 한 경우의 문턱치 전압의 변화량을 나타낸다. 드레인 전압을 저하시키면, 표준적인 전압조건의 경우에 비해서, 동일한 문턱치 전압의 변화를 생기도록 하기 위한 기입 시간이 길어지고 만다.
도 6은 문턱치 전압의 변화량과 소거 시간의 관계를 나타낸다. 횡축은 소거 시간을 대수 눈금으로 표시하고, 종축은 문턱치 전압의 변화량을 단위「V」로 표시한다. 도면 중의 흑색의 둥근 기호는 표준적인 전압조건, 즉 소스 전압 및 드레인 전압 6V, 게이트 전압 -6V의 조건으로 소거를 행하였을 때의 문턱치 전압의 변화량을 나타낸다. 백색의 둥근 기호는 소스 전압 및 드레인 전압을 표준적인 전압 조건시에서 0.6V 저하시켜 5.4V로 한 경우의 문턱치 전압의 변화량을 나타낸다. 소스 전압 및 드레인 전압을 저하시키면, 표준적인 전압 조건의 경우에 비해서, 동일한 문턱치 전압을 저하시키기 위한 소거 시간이 길어진다.
기입 및 소거시의 드레인 전압을 저하시키는 것은 정공의 발생을 억제하는 효과는 있다고 생각되지만, 도 5 및 도 6에 나타낸 것과 같이, 기입 및 소거 시간이 길어지고 만다. 이 때문에 드레인 전압의 저압화는 실용적인 것은 아니다.
이하에 설명하는 실시예에서는 적층 게이트 절연막에의 정공의 축적을 억제하고, 재기입 회수를 증가하여도, 기입 및 소거 시간이 길어지는 것을 방지할 수 있다. 이하 본 발명의 실시예에 대하여 설명한다.
도 7에 본 발명의 제 1 실시예에 따른 SONOS형 비휘발성 메모리의 개략 평면도를 나타낸다. p형 실리콘 기판의 표면에, 서로 평행하게 배치된 복수의 비트 라인(1)이 형성되어 있다. 비트 라인(1)은 실리콘 기판의 표층부에 n형 불순물이 첨가된 불순물 확산영역에서 구성된다. 복수의 워드 라인(2)은 비트 라인(1)과 교차되는 방향으로 뻗어있다. 워드 라인(2)은 비트 라인(1)의 교차하는 곳에서 비트 라인(1)으로부터 절연되어 있다.
서로 인접하는 한쌍의 비트 라인(1) 사이의 띠 모양의 영역과 1개의 워드 라인(2)의 교차하는 곳의 각각에 FET(3)가 배치되어 있다. 2개의 비트 라인(1)은 각각 FET(3)의 소스 및 드레인을 겸한다. 워드 라인(2)이 FET(3)의 게이트 전극을 겸한다. 비트 라인(1)이 뻗은 방향으로 인접하는 2개의 FET(3)의 채널 영역 사이에, p형 불순물이 첨가된 채널 스토퍼 영역(4)이 배치되어 있다.
도 8의 (A), (B) 및 (C)에 각각 도 7의 1점쇄선 A8-A8, B8-B8 및 C8-C8에 있어서의 단면도를 나타낸다.
도 8의 (A)에 나타낸 바와 같이, p형 실리콘 기판(10)의 표면상에 형성된 국소 절연막(11)에 의해서 활성영역이 획정되어 있다. 국소 절연막(11)은 도 8의 (A)의 지면에 수직의 방향으로 뻗어있다. 활성영역 위에 적층 게이트 절연막(15)이 형성되어 있다. 적층 게이트 절연막(15)은 기판측으로부터 순서로 산화실리콘으로 이루어진 기판측절연막(12), 질화실리콘으로 이루어진 전하 트랩막(13), 및 산화실리콘으로 이루어진 게이트측 절연막(14)이 적층된 3층구조를 갖는다.
국소 절연막(11) 아래의 기판표층부에, As가 첨가된 불순물 확산영역에서 구성된 비트 라인(1)이 형성되어 있다. 국소 절연막(11) 및 적층 게이트 절연막(15) 위에, 도 8의 (A)의 횡방향으로 뻗은 워드 라인(2)이 형성되어 있다. 워드 라인(2)은 예를 들면 다결정 실리콘층과 텅스텐 실리사이드(WSi)층의 적층 구조를 갖는다. 비트 라인(1)과 워드 라인(2)은 그 교차하는 곳에서, 국소 절연막(11)에 의해서 서로 절연되어 있다. 서로 인접하는 한쌍의 비트 라인(1) 사이와 1개의 워드 라인(2)의 교차하는 곳에, 한쌍의 비트 라인(1)을 각각 소스 및 드레인으로 하고, 워드 라인(2)을 게이트 전극으로 하는 FET(3)가 형성된다.
도 8의 (B)에 나타낸 단면에 있어서 비트 라인(1) 및 국소 절연막(11)은 도면의 횡방향으로 뻗어 있다. 국소 절연막(11)의 위에, 도 8의 (B)의 지면에 수직의 방향으로 뻗은 워드 라인(2)이 배치되어 있다.
도 8의 (C)에 나타낸 단면에 있어서는 서로 인접하는 2개의 FET(3)의 채널 영역 사이의 기판표층부에, 보론(B)이 첨가된 채널 스토퍼 영역(4)이 형성되어 있다.
다음에 도 8에 나타낸 제 1 실시예에 따른 SONOS형 비휘발성 메모리의 제조방법에 대하여 설명한다.
먼저, p형 실리콘 기판(10)의 표면 위에, 웨트산화에 의해서 두께 7nm의 산화실리콘 막을 형성한다. 그 위에 화학기상성장(CVD)에 의해서, 두께 15nm의 질화실리콘 막을 형성한다. 이 질화실리콘 막의 표층부 10nm분을 웨트산화하여 산화실리콘 막을 형성한다. 이 산화 후, 두께 5nm의 질화실리콘 막이 남는다.
도 7에 나타낸 비트 라인(1)이 배치되는 영역을 레지스트 패턴으로 덮고, 최상층의 산화실리콘 막과 그 아래의 질화실리콘 막을 에칭한다. 이 에칭은 CF4와 CHF3과 O2를 사용한 드라이 에칭에 의해서 행하여진다. 최하층의 산화실리콘 막은 후의 이온 주입공정으로 스루 산화막으로서 기능한다. 이 에칭 후, 도 8의 (A)에 나타낸 게이트측 절연막(14) 및 전하 트랩막(13)이 남는다.
레지스트 패턴을 마스크로서, 실리콘 기판(10)의 표층부에 As를 이온 주입한다. 이 때의 가속에너지는 50∼80keV이고, 도즈량은 2×1015∼5×1015cm-2이다. 또 이온 빔의 입사각은 대략 0°로 한다. As의 이온 주입에 의해서, 도 8의 (A) 및 (B)에 나타낸 비트 라인(1)이 형성된다.
다음에 펀치 스루현상 방지를 목적으로 하여, As의 주입 영역의 양 옆에 보론을 이온 주입한다. 보론의 이온주입은 예를 들면 가속에너지50∼70keV, 도즈 량5×1012∼2×1013cm-2, 입사각20∼30의 조건으로 한다. 또 이온 빔을 기울이는 방위는 도 7에 나타낸 비트 라인(1)에 직교되는 방향이며, 서로 대향하는 2방향에서 주입한다.
레지스트 패턴을 제거한 후, 질화실리콘으로 이루어진 전하 트랩막(13)을 마스크로서 실리콘 기판(10)의 표면을 국소 산화한다. 이 국소 산화에 의해서, 도 8의 (A) 및 (B)에 나타낸 국소 절연막(11)이 형성된다. 또 국소 절연막(11)의 두께는 50nm로 한다.
기판 전면을 덮도록, 다결정 실리콘층과 WSi층의 적층 구조를 갖는 두께 100∼150nm의 도전막을 CVD에 의해서 형성한다. 이 도전막의 표면 중, 도 1에 나타낸 워드 라인(2)이 배치되는 영역을 레지스트 패턴으로 덮는다. 이 레지스트 패턴을 마스크로 하여, 다결정 실리콘층과 WSi층의 적층 구조를 갖는 도전막을 에칭한다. 이 에칭 후에 남은 도전막이, 워드 라인(2)으로 이루어진다. 에칭 후 레지스트 패턴을 제거한다.
워드 라인(2)을 마스크로 하여 기판표층부에 보론을 가속에너지50∼80keV, 도즈 량 3×1012∼1×1013cm-2의 조건으로 이온 주입한다. 이 이온 주입에 의해서, 도 8의 (C)에 나타낸 채널 스토퍼 영역(4)이 형성된다. 또 도 8의 (B)에 나타낸 2개의 워드 라인(2) 사이의 기판 표층부에도 보론이 주입되지만, 보론의 주입량은 비트 라인(1)의 As농도에 비해서 무시할 수 있는 양이다.
도 9에 제 1 실시예에 따른 SONOS형 비휘발성 메모리의 일부를 등가회로로 표시한 기능 블록도를 나타낸다. 하나의 메모리 셀을 구성하는 FET(3)의 소스 및 드레인은 각각 인접하는 2개의 비트 라인(1)에 접속되고, 게이트 전극이 워드라인(2)에 접속되어 있다.
복수의 메모리 셀이 행렬상으로 배치되어, 메모리 셀 어레이를 구성한다. 메모리 셀의 각각에 어드레스가 할당되어 있고, 어드레스 정보에 의해서 하나의 메모리 셀이 특정된다. 메모리 셀 어레이는 복수의 블록으로 분할되어 있고, 메모리 셀의 각각은 임의의 하나의 블록에 속한다.
비트 라인(1)이 센스 앰프(26)에 접속되고, 워드 라인(2)이 워드라린 드라이버(27)에 접속되어 있다. 제어 회로(20)가 센스 앰프(26) 및 워드 라인 드라이버(27)를 제어한다. 비트 라인(1)을 도 9의 왼쪽부터 순서로 부호(BL1, BL2, BL3, BL4···)로 표시한다. 워드 라인(2)을 도 9의 위로부터 순서로 부호(WL1, WL2, WL3, WL4···)로 표시한다. 예를 들면 비트 라인(BL3)과 (BL4), 및 워드 라인(WL5)에 접속된 메모리 셀을 부호(MC 35)로 표시한다. 제어 회로(20)는 어드레스 카운터를 갖는다. 어드레스 카운터에 설정된 어드레스 정보로 특정되는 메모리 셀에 접속된 비트 라인 및 워드 라인을 선택함으로써, 소망하는 메모리 셀에 접속할 수 있다.
제어 회로(20)는 외부의 CPU(30)에 의해서 제어된다. CPU(30)에, RAM(31)이 접속되어 있다. RAM(31)은, SONOS형 비휘발성 메모리에 기입할 데이터를 일시적으로 기억한다.
다음에 도 9로 나타낸 SONOS형 비휘발성 메모리의 판독, 소거, 기입, 정공 배제 동작에 대하여 설명한다. 이하에 설명하는 동작은 CPU(30)로부터의 지시에 의해서, 제어 회로(20)가 실행한다. 또 임의의 동작시에도, 도 8의 (A)에 나타낸 실리콘 기판(10)은 접지되어 있다.
먼저 소거 동작에 대하여 설명한다. 소거할 블록이, CPU(30)로부터 제어 회로(20)에 지시된다. 선택된 블록의 모든 비트 라인(1)에 6.0V의 전압을 인가한다. 다음에 선택된 블록의 모든 워드 라인(2)에, -6.0V의 펄스 전압을 10ms만 인가한다. 이 소거 스트레스에 의해서, 선택된 블록 내의 모든 메모리 셀로, 도 8의 (A)에 나타낸 전하 트랩막(13)으로부터 전자가 제거된다. 이에 의해서 문턱치가 저전압측으로 시프트된다. 또 실제에는 후술하는 바와 같이, 트랩되어 있었든 전자의 제거가 충분히 행하여질 때까지, 워드 라인(2)으로의 펄스 전압의 인가가 반복하여 행하여진다.
다음에 기입 동작에 대하여, 메모리 셀(MC35)에 정보를 기입하는 경우를 예로서 설명한다. 데이터를 기입할 메모리 셀은 CPU(30)로부터 지시받는다 . 비트 라인(BL3)에 6.0V, 비트 라인(BL4)에 0V의 전압을 인가한다. 즉 비트 라인(BL4)에 접속된 단자가 소스로 되고, 비트 라인(BL3)에 접속된 단자가 드레인으로 된다. 기타의 비트 라인은 플로팅 상태로 한다.
모든 워드 라인(2)으로 0V를 인가해 두고 워드 라인(WL5)에 10V의 펄스 전압을 10s만 인가한다. 이 기입 스드레스에 의해서, 메모리 셀(MC35)의 드레인 근방의 전하 트랩막(13)에 전자가 주입된다. 전자의 주입에 의해서, 문턱치 전압이 고전압측으로 시프트된다. 또 실제에는 후술하는 바와 같이, 충분한 전자가 트랩될 때까지, 워드 라인(WL5)에의 펄스 전압의 인가가 반복하여 행하여 진다.
다음에 판독동작에 대하여, 메모리 셀(MC35)에 기억된 정보를 판독하는 경우를 예로서 설명한다. 데이터 판독을 행할 메모리 셀은 CPU(30)로부터 지시받는다. 비트 라인(BL3)에 0V, 비트 라인(BL4)에 1.4V의 전압을 인가한다. 즉 비트 라인(BL3)에 접속된 단자가 소스가 되고, 비트 라인(BL4)에 접속된 단자가 드레인이 된다. 이 대응관계는 기입 동작시의 대응관계와 반대이다. 기타의 비트 라인은 플로팅 상태로 한다.
워드 라인(WL5)에만 4.0V의 전압을 인가하고, 다른 워드 라인(2)에 0V의 전압을 인가한다. 센스 앰프(26)로 비트 라인(BL3)과 (BL4) 사이에 흐르는 전류를 검출한다. 검출된 전류와 기준전류의 대소관계를 판정한다. 메모리 셀(MC35)의 전하 트랩막(13)에 전자가 트랩되어 있는 경우에는 기준전류 미만의 전류 밖에 흐르지 않아, 기억정보는「0」으로 판정된다. 메모리 셀(MC35)의 전하 트랩막(13)에 전자가 트랩되어 있지 않은 경우에는 기준전류 이상의 전류가 흘러, 기억정보는「1」로 판정된다.
기입 동작에 있어서, 비트 라인(BL3)과 (BL4)에 인가하는 전압을 반대로 하면, 비드 라인(BL4)에 접속된 단자가 드레인으로 된다. 이 때 비트 라인(BL4)의 근방의 전하 트랩막에 전자가 주입된다. 이와 같이 상기 전하 트랩막중 비트 라인(BL3)의 근방의 영역과 비트 라인(BL4) 근방의 영역에 독립하여 전자를 트랩시킬 수 있다.
또 판독동작에 있어서도, 비트 라인(BL3)과 (BL4)에 인가하는 전압을 반대로 함으로써, 비트 라인(BL4) 근방에 있어서의 전자의 트랩상태를 검출할 수 있다. 이 때문에 하나의 메모리 셀에 2비트의 정보를 기억시킬 수 있다.
다음에 정공 배제 동작에 대하여 설명한다. CPU(30)로부터, 정공 배제 동작을 행할 블록을 지시받는다. 정공 배제 동작을 행할 블록의 모든 메모리 셀의 비트 라인(1)을 접지한다. 선택된 블록의 모든 메모리 셀의 워드 라인에 10V의 전압을 인가하고, 이 상태를 약 100ms 유지한다. 이 정공 배제 동작에 의해서, 적층 게이트 절연막 중 또는 이들의 층의 계면에 축적되어 있었던 정공이 배제된다.
다음에 소거 판정 동작 및 기입 판정 동작에 대하여 설명한다. 소거 판정 동작 및 기입 판정 동작은, 판독 동작시의 워드 라인(2)에 인가하는 전압을 바꿈으로써 실현된다. 독출동작에서는 선택된 워드 라인(2)에 4.0V의 전압을 인가했으나, 소거 판정 동작에서는 2.5V가 인가되고, 기입 판정 동작에서는 4.5V가 인가된다.
소거 판정 동작에 있어서, 선택된 메모리 셀에 접속된 2개의 비트 라인사이에 흐르는 전류가 기준전류 이상이면, 상기 메모리 셀은 소거완료로 판정되고, 기준전류 미만이면 소거 미완료로 판정된다. 기입 판정 동작에 있어서 선택된 메모리 셀에 접속된 2개의 비트 라인사이에 흐르는 전류가 기준전류 미만이면, 상기 메모리 셀은 기입 완료로 판정되고, 기준전류 이상이면 기입 미완료로 판정된다.
다음에 도 10을 참조하고, 상기 제 1 실시예에 따른 SONOS형 비휘발성 메모리의 제 1 구동방법에 대하여 설명한다. 제 1 구동방법은 소거 동작과 정공 배제 동작이 연속해서 실행된다.
도 10은 제 1 구동방법을 나타낸 플로 차트이다. 스텝(SA1)에 있어서, 도 9에 나타낸 CPU(30)로부터 제어 회로(20)에 소거를 행할 블록을 특정하는 정보가 입력된다. 스텝(SA2)으로 진행하여, 변수(N)에 1을 대입한다. 변수(N)는 소거 동작을반복한 회수를 기억하기 위해서 사용된다.
스텝(SA3)으로 진행하여, 소거 대상 블록 내의 모든 메모리 셀에 대하여 일괄하여 소거 동작을 행한다. 스텝(SA4)으로 진행하여, 소거대상 블록 내의 모든 메모리 셀에 대하여 일괄하여 정공 배제 동작을 행한다. 스텝(SA5)으로 진행하여, 소거 동작을 행한 메모리 셀의 각각에 대하여 소거 판정 동작을 행한다. 스텝(SA6)으로 진행하여, 소거대상 블록 내의 모든 메모리 셀이 소거 완료 상태로 되어 있는지의 여부를 판정한다.
모든 메모리 셀이 소거 완료 상태로 되어 있는 경우에는 소거의 처리를 종료한다. 하나라도 소거 미완료 상태의 메모리 셀이 있는 경우에는 스텝(SA7)으로 진행하여, 변수(N)가 50보다 큰지의 여부를 판정한다. 변수(N)가 50보다 큰 경우에는 에러 처리로 이행된다. 변수(N)가 50 이하인 경우에는 스텝(SA8)에서 변수(N)에 1을 인가한 후 스텝(SA3)으로 되돌아간다.
도 11의 (A)에 상기 제 1 구동방법으로 SONOS형 비휘발성 메모리의 재기입을 행한 경우의 기입특성을 정공 배제 동작을 행하지 않은 종래의 구동방법을 채용한 경우의 기입특성과 비교하여 나타낸다. 횡축은 재기입 회수를 대수 눈금으로 표시하고, 종축은 충분한 전자가 트랩되는데 필요한 기입 펄스의 인가수를 임의 단위로 표시한다. 실선(a1)은 상기 제 1 구동방법을 채용한 경우의 기입특성을 나타내고, 실선(b1)은 종래의 구동방법을 채용한 경우의 기입특성을 나타낸다. 또 실선(b1)은 도 2의 (A)에 나타낸 기입 특성과 동일하다. 제 1 구동방법을 채용하면, 재기입 회수를 늘려도 기입 펄스의 인가수가 거의 증가하고 있지 않다.
도 12에 재기입을 행하기 전과 임의의 회수의 재기입을 행한 후의 메모리 셀의 전류전압특성을 나타낸다. 횡축은 게이트 전압을 단위「V」로 표시하고, 종축은 드레인 전류를 대수 눈금으로 표시한다. 도면 중의 하얀 사각형 기호는 초기상태에 있어서의 메모리 셀의 특성을 나타내고, 흑색의 둥근 기호는 상기 제 1 구동방법을 채용하고, 임의의 회수가 재기입을 행한 후의 메모리 셀의 특성을 나타낸다. 임의의 회수의 재기입을 행한 후에도, 오프 리크 전류의 증가는 관측되지 않고, 메모리 셀의 ON상태와 OFF상태를 명확하게 구별할 수 있는 것을 알 수 있다. 제 1 구동방법을 채용하면, 오프 리크 전류의 증가가 방지되므로 기입속도의 저하는 방지되는 것으로 생각된다.
도 11의 (B)에 상기 제 1 구동방법으로 SONOS형 비휘발성 메모리의 재기입을 행한 경우의 소거 특성을, 정공 배제 동작을 행하지 않는 종래의 구동방법을 채용한 경우의 소거 특성과 비교하여 나타낸다. 횡축은 재기입 회수를 대수 눈금으로 표시하고, 종축은 충분한 전자가 방출되는데 필요한 소거 펄스의 인가수를 임의 단위로 표시한다. 실선(a2)은 상기 제 1 구동방법을 채용한 경우의 소거 특성을 나타내고, 실선(b2)은 종래의 구동방법을 채용한 경우의 소거 특성을 나타낸다. 또 실선(b2)은 도 2의 (B)에 나타낸 소거 특성과 동일하다.
제 1 구동방법을 채용함으로써, 소거 펄스 인가수의 증가가 억제되어, 소거 속도의 악화가 방지되고 있는 것을 알 수 있다. 이는 정공 배제 동작에 의해서, 도 8의 (A)에 나타낸 적층 게이트 절연막(15) 중에 축적된 정공이 배제되는 것으로 생각된다.
SONOS형 비휘발성 메모리에 있어서, 소거시에 메모리 셀을 구성하는 FET의 소스와 드레인의 pn접합에 높은 전압이 인가되므로, 밴드간 터널링에 의해서 정공이 발생하기 쉽다. 이와 같이 소거 동작 특히 정공의 발생이 많은 경우에는 상기 제 1 구동방법과 같이 소거 동작의 직후에 정공 배제 동작을 행하는 것이 바람직하다. 이에 의해서 소거 동작을 반복함으로써 정공의 축적을 방지할 수 있다.
다음에 도 13을 참조하여, 정공 배제 동작시의 적절한 인가전압에 대하여 설명한다.
상기 제 1 구동방법에서는 정공 배제 동작시의 비트 라인 전압을 0V로 하고, 워드 라인 전압을 10V로 하였다. 워드 라인에 인가하는 전압을 낮게 하면, 적층 게이트 절연막에 축적되어 있는 정공이 배제되기 어렵게 된다.
워드 라인에 인가되는 전압을 높게 하면, 정공 배제의 효과는 높아진다. 그러나 워드 라인 전압을 너무 높게 하면, 파울러 노르드 하임 터널 현상(Fowler-Nordheim tunneling phenomenon)에 의해서, 기판으로부터 전하 트랩막에 전자가 주입되어 버린다.
도 13은 상기 제 1 실시예에 따른 SONOS형 비휘발성 메모리의 메모리 셀을 구성하는 FET의 소스, 드레인(비트 라인(1)) 및 기판(10)을 접지한 상태로, 게이트 전극(워드 라인(2))에 시간폭 100ms의 게이트 전압을 인가했을 때의 문턱치 전압의 변화량을 나타낸다. 횡축은 게이트 전압을 단위「V」로 표시하고, 종축은 문턱치 전압의 변화량을 임의 단위로 표시한다.
게이트 전압이 14V를 초과하면, 문턱치 전압의 변화량이 급격하게 증대하고 있는 것을 알 수 있다. 이것은 파울러 노르드 하임 터널 현상이 생기어, 기판으로부터 전하 트랩막에 전자가 주입된 것으로 생각된다. 정공 배제 동작에 의해서 문턱치 전압이 큰 폭으로 변동되면, 메모리 셀에 기억되어 있는 정보을 잃게 되고 만다. 따라서 정공 배제 동작시에 소스, 드레인 및 기판에 인가하는 전압과 게이트 전극에 인가하는 전압의 차를, 파울러 노르드 하임 터널 현상에 의해서 전하 트랩막에 전자가 주입되지 않을 정도의 크기로 하는 것이 바람직하다.
게이트 전극을 12V 이하로 한 정공 배제 동작은 도 13에 나타낸 것과 같이 적층 게이트 절연막에 축적되어 있는 정공을 배제하는 것 이외에 메모리 셀의 특성에 변화를 주지 않는다. 이 때문에 정공 배제 동작은 메모리 셀 하나씩에 대하여 순서대로 하는 것이 아니고, 복수의 메모리 셀에 대하여 일괄하여 행할 수 있다. 이에 의해서 간편하게 정공의 배제를 행할 수 있다. 파울러 노르드 하임 터널 현상이 생기는 전압 이하에서도, 정공의 배제가 가능하다는 것은 본원 발명자가 실험에 의해서 처음으로 발견한 현상이다.
다음에 도 14를 참조하여, 상기 제 1 실시예에 따른 SONOS형 비휘발성 메모리의 제 2 구동방법에 대하여 설명한다.
도 14는 제 2 구동방법을 나타낸 플로 차트이다. 제 1 구동방법에는 도 10에 나타낸 것과 같이 스텝(SA3)의 소거 동작 후에, 즉시 정공 배제 동작을 행했다. 이에 대하여 제 2 구동방법에서는 스텝(SA3)의 소거 동작 후, 정공 배제 동작을 행하지 않고 스텝(SA5)으로 진행하여 소거 판정 동작을 행한다. 정공 배제 동작은스텝(SA6)에서 모든 메모리 셀이 소거 완료 상태로 된 것이 확인된 후에, 스텝(SB1)에서 1회만 행하여진다.
메모리 셀의 구조나 소거 동작 전압 조건 등에 의해서, 소거시의 정공의 발생량이 적을 경우에는 제 2 구동방법 같이 소거가 완료된 시점에서 1회의 정공 배제 동작을 실행하면 충분할 것이다. 이 경우에는 제 1 구동방법에 비해서 정공 배제 동작을 행하는 회수가 적기 때문에 소거 시간을 단축할 수 있다.
다음에 도 15를 참조하여, 제 3 구동방법에 대하여 설명한다. 상기 제 1 및 제 2 구동방법에서는, 소거 동작과 관련하여 정공 배제 동작을 행하였으나, 제 3 구동방법에서는 기입 동작과 관련하여 정공 배제 동작을 행한다.
도 15는 제 3 구동방법을 나타낸 플로 차트이다. 스텝(SC1)에 있어서, 도 9에 나타낸 CPU(30)로부터 제어 회로(20)에 대하여 기입을 행할 복수의 메모리 셀의 개시 어드레스 및 최종 어드레스가 입력된다. 기입할 데이터는 RAM(31) 내의 소정의 어드레스에 일시적으로 기억되어 있다.
스텝(SC2)으로 진행하여, 변수(N)에 1을 대입한다. 변수(N)는 기입을 행할 복수의 메모리 셀 중 기입 동작 회수가 최다로 되는 하나의 메모리 셀에 대하여 기입 동작을 행한 회수를 기억한다. 스텝(SC3)으로 진행하여, 변수(M)에 0을 대입한다. 변수(M)는 모든 메모리 셀이 기입 완료 상태로 되었는지의 여부를 판정하기 위한 지표로서 사용된다.
스텝(SC4)으로 진행하여, 도 1에 나타낸 제어 회로(20) 내의 어드레스 카운터에 개시 어드레스를 설정한다. 스텝(SC5)으로 진행하여, 어드레스 카운터에 설정되어 있는 어드레스의 메모리 셀에 대하여 기입 판정 동작을 행한다. 또 모든 메모리 셀의 초기상태는 기입 미완료이다. 스텝(SC6)으로 진행하여, 기입할 데이터와 기입 상태가 일치되는지의 여부를 판정한다. 기입할 데이터는 도 9에 나타낸 CPU(30)를 통해서 RAM(31)으로부터 입수된다. 기입할 데이터가「0」이고, 기입 상태가 기입 미완료인 경우, 스텝(SC8)을 실행한 후 스텝(SC7)으로 진행한다. 기입할 데이터가「0」이고, 기입 상태가 기입 완료인 경우에는 직접 스텝( SC7)으로 진행한다. 기입할 데이터가「1」인 경우에는 기입 상태와 기입할 데이터가 일치하기 때문에 직접 스텝(SC7)으로 진행한다.
스텝(SC8)에서는 어드레스 카운터에 설정되어 있는 어드레스 정보로 특정되는 메모리 셀에 대하여 기입 동작이 실행된다. 또 변수(M)에 1이 가산된다.
스텝(SC7)에서 기입을 행할 메모리 셀의 최종 어드레스와 어드레스 카운터에 설정되어 있는 어드레스 정보를 비교한다. 어드레스 카운터에 설정되어 있는 어드레스가 최종 어드레스 미만인 경우, 즉 기입상태를 검증할 메모리 셀이 남아 있는 경우, 스텝(SC9)으로 진행한다. 스텝(SC9)에서 어드레스 카운터를 1만 증가시키고 스텝(SC5)으로 복귀된다. 어드레스 카운터에 설정되어 있는 어드레스가 최종 어드레스에 일치된 경우, 즉 모든 메모리 셀의 기입상태의 검증이 대충 종료된 경우, 스텝(SC10)으로 지행한다.
스텝(SC10)에서 기입을 행할 모든 메모리 셀에 대하여, 정공 배제 동작을 행한다. 스텝(SC11)로 진행하여, 변수(M)가 0인지의 여부가 판단된다. 변수(M)가 0인 경우, 즉 데이터「0」을 기억 해야 할 모든 메모리 셀이 기입 완료로 된 경우, 기입처리를 종료한다. 변수(M)가 0 이외인 경우 스텝(SC12)으로 진행한다.
스텝(SC12)에서 변수(N)가 50 이하인지의 여부가 판정된다. 변수(N)가 50보다 큰 경우, 에러처리로 이행한다. 변수(N)가 50 이하인 경우, 스텝(SC13)에서 변수(N)에 1을 가산하여 스텝(SC3)으로 복귀된다.
제 3 구동방법은 기입 동작시에 많은 정공이 발생하기 쉬운 경우에 높은 효과를 갖는다.
다음에 도 16을 참조하여 제 4 구동방법에 대하여 설명한다.
도 16은 제 4 구동방법을 나타낸 플로 차트이다. 상기 제 3 구동방법에서는 스텝(SC11)에서 모든 메모리 셀의 기입상태가 기입할 데이터와 일치되었는지의 여부를 판정하기 전에 정공 배제 동작을 행하였다. 즉 데이터「0」을 기억할 메모리 셀이 기입 완료로 될 때까지 기입 동작을 반복하는 루프 처리 중에서 정공 배제 동작을 행하였다. 이에 대하여 제 4 구동방법에서는 스텝(SC11)에서 모든 메모리 셀의 기입상태가 기입할 데이터와 일치된 것이 확인된 후 스텝(SD1)으로 진행하여, 정공 배제 동작이 행하여진다. 즉 모든 메모리 셀이 기입완료로 된 후에 1회만 정공 배제 동작을 행한다.
기입 동작시에 발생하는 정공이 적은 경우에는 제 4 구동방법과 같이 모든 메모리 셀에 대하여 기입 처리가 완료된 후에 1회만 정공 배제 동작을 하면 충분할 것이다. 이 경우 제 3 구동방법에 비하여 기입 시간의 단축화를 도모할 수 있다.
다음에 도 17을 참조하여 제 5 구동방법에 대하여 설명한다.
도 17은 제 5 구동방법을 나타낸 플로 차트이다. 상기 제 4 구동방법에서는,스텝(SC11)의 후에 정공 배제 동작이 실행된다. 이에 대하여 제 5 구동방법에서는 스텝(SC1)에서 개시 어드레스가 입력되기 전에 스텝(SE1)에서 1회만 정공 배제 동작이 행하여진다. 기입처리가 행하지기 전에는 통상 소거처리가 행하여지고 있다. 따라서 제 5 구동방법은 소거처리가 완료된 후에 1회만 정공 배제 동작이 실행되는 제 2 구동방법과 실질적으로 동일하다.
다음에 도 18∼도 22를 참조하여 본 발명의 제 2 실시예에 따른 SONOS형 비휘발성 메모리에 대하여 설명한다.
도 18에 제 2 실시예에 따른 SONOS형 비휘발성 메모리의 단면도를 나타낸다. 또 평면도 및 블록도는 각각 도 7 및 도 9에 나타낸 제 1 실시예에 따른 SONOS형 비휘발성 메모리의 경우와 같다. 도 18에 나타낸 단면도는 도 7의 1점쇄선 A8-A8에 있어서의 단면도에 상당하다.
p형의 실리콘 기판(101)의 표층부에 도 18의 지면에 수직인 방향으로 뻗은 복수의 n형 불순물 확산영역(102)이 형성되어 있다. 불순물 확산영역(102)의 표면상에 산화실리콘으로 이루어진 국소 절연막(103)이 형성되어 있다. 불순물 확산영역(102)은 도 7의 비트 라인(1)에 상당한다.
서로 인접하는 2개의 불순불 확산영역(102) 사이의 기판표면상에 산화실리콘으로 이루어진 게이트막(104)이 형성되어 있다. 국소 절연막(103)은 게이트 절연막(104)보다 두껍다. 게이트 절연막(104)은 그 양측의 불순물 확산영역(102)으로부터 임의의 간격을 두고 배치되어 있다. 게이트 절연막(104)의 위에 비결정 실리콘으로 이루어지는 게이트 절연막(105)이 형성되어 있다.
게이트 절연막(105)의 측면 위 및 게이트 절연막(105)과 불순물 확산영역(102) 사이의 기판의 표면 상에 적층막(ONO막)(106)이 형성되어 있다. ONO막(106)은 산화실리콘 막(106A), 질화실리콘 막(106B), 및 산화실리콘 막(106C)은 이 순서로 적층된 3층구조를 갖는다. ONO막(106)은 게이트 전극(105)의 측면 및 측면 및 기판 표면을 따르도록(콘포멀하게: conformally) 형성된다.
불순물 확산영역(102)은 ONO막(106)의 가장자리에서 옆 방향으로 임의의 깊이까지 친입되어 있고, 게이트 전극(105)의 가장자리까지는 도달하고 있지 않다. 절연막(103)은 ONO막(106)과 불순물 확산영역(102)의 계면을 따라서 불순물 확산영역(102)의 가장자리보다 얕은 위치까지 침입되어 있다.
ONO막(106)의 표면 위에 비결정 실리콘으로 이루어진 사이드 월 스페이서(107)가 형성되어 있다. 사이드 월 스페이서(107)는 ONO 막(106)을 거쳐서 게이트 전극(105)의 측면 및 실리콘 기판(101)의 표면에 대향한다.
실리콘 기판(101) 위에 도 18의 횡방향으로 뻗은 게이트 라인(워드 라인)(110)이 형성되어 있다. 서로 인접하는 한쌍의 불순물 확산영역(102) 사이의 띠 모양 부분과 게이트 라인 (110)의 교차하는 곳에 배치된 FET(120)는 한쌍의 불순물 확산영역(102) 중 한쪽을 소스 영역으로 하고, 다른 쪽을 드레인 영역으로 한다. 게이트 라인(110)은 WSi 또는 텅스텐(W)으로 형성되고, 대응하는 FET(120)의 게이트 전극(105)과 사이드 월 스페이서(107)를 전기적으로 접속한다. 또 게이트 라인(110)은 도 18의 횡방향으로 일렬로 배열한 복수의 FET(120)의 게이트 전극(105)끼리를 전기적으로 접속한다. 게이트 라인(110)과 불순물 확산영역(102)의 교차하는 곳에서, 양자는 국소 절연막(103)에 의해서 서로 절연된다.
다음에 도 19∼도 22를 참조하여, 제 2 실시예에 따른 반도체장치의 제조방법에 대하여 설명한다.
도 19의 (A)에 나타낸 p형 실리콘 기판(101)의 표면 위에 LOCOS법에 의해서 필드 산화막을 형성하여 활성영역을 획정한다. 또 도 19∼도 22의 각 도면에는 필드 산화막은 나타나 있지 않다. 열산화의 온도는 900∼1100℃이고, 필드 산화막(25)의 두께는 200 ∼500nm이다.
온도 800∼1100℃에서 실리콘 기판(101)의 표면을 산화함으로써, 활성영역 위에 두께 5∼10nm의 게이트 절연막(104)을 형성한다. 또 이 공정으로 형성되는 게이트 절연막(104)은 메모리 셀 이외의 다른 주변의 트랜지스터의 게이트 절연막을 겸한다.
게이트 절연막(104)의 표면 위에, 두께 50∼100nm의 비결정 실리콘 막을 형성하고, 이 비결정 실리콘 막을 패터닝함으로써, 게이트 전극(105)을 남긴다. 게이트 전극(105)에는 인(P)이 도프되어 n형 도전성이 부여되어 있다. 이 상태에서는 게이트 전극(105)은 도 7에 나타낸 비트 라인(1) 사이에 배치되어, 비트 라인(1)에 평행한 방향으로 뻗어 있다.
비결정 실리콘 막의 성장은 화학기상성장(CVD)에 의해서 행하여지고, 성장 중에 인(P)이 도프된다. 도프되는 인의 농도는 2×1020∼3×1021cm-3이다. 비결정 실리콘 막의 에칭은 HC1와 O2의 혼합가스를 사용한 반응성 이온 에칭(RIE)에 의해서행할 수 있다. 에칭시에 주변의 트랜지스터 영역은 레지스트 패턴으로 덮어지며, 비결정 실리콘 막이 남게 된다.
도 19의 (B)에 나타낸 것과 같이 불산처리를 행하여, 게이트 전극(105)으로 덮어져 있지 않은 영역의 게이트 절연막(104)을 제거한다. 인접하는 한쌍의 게이트 전극(105) 사이에 실리콘 기판 (101)의 표면이 노출된다.
도 20의 (C)에 나타낸 것과 같이 기판 전면 위에 산화실리콘 막(106A), 질화실리콘 막(106B), 및 산화실리콘 막(106C)을 순서로 형성한다. 이 3층이 ONO막(106)을 구성한다. 산화실리콘 막(106A)은 기판 온도 800∼100℃에서 기판 표면을 열산화함으로써 형성된다. 산화실리콘 막(106A)의 두께는 5∼10nm이다.
질화실리콘 막(106B)은 성장 온도를 600∼800℃로 하여 CVD에 의해서 형성할 수 있다. 산화실리콘 막(106C)은 이 질화실리콘 막의 표층부를 온도 1000∼1100℃에서 습식 산화함으로써 형성된다. 성장 직후의 질화실리콘 막의 두께는 12∼16nm이고, 이 질화실리콘 막을 산화함으로써 형성되는 산화실리콘막(6C)의 두께는 5∼10nm이다. 또 CVD로 성장시키는 질화실리콘 막을 얇게 하고, 그 위에 CVD에 의해서 산화실리콘 막(106C)을 성장시켜도 좋다.
도 20의 (D)의 상태에 이르기까지의 공정을 설명한다. 기판 전면을 덮도록, 두께 50∼100nm의 논 도프의 폴리실리콘 막을 CVD에 의해서 성장시킨다. 이 폴리실리콘 막을 이방성 에칭하고, ONO 막(106)의 표면 중 게이트 전극(105)의 측면을 따른 영역 위에 사이드 월 스페이서(107)를 남긴다. 폴리실리콘 막의 에칭은 HCl와 O2의 혼합가스를 사용한 RIE에 의해서 행할 수 있다.
도 21의 (E)에 나타낸 것과 같이, 산화실리콘 막(106C) 및 질화실리콘, 막(106B)의 노출한 부분을 에칭한다. 게이트 전극(105) 상면 및 실리콘 기판(101)의 표면 위에 산화실리콘 막(106A)이 노출된다. 산화실리콘 막(106C)과 질화실리콘 막(106B)의 에칭은 CF4와 CHF3와 O2의 혼합가스를 사용한 RIE에 의해서 행할 수 있다. 이 조건으로는 질화실리콘 막의 에칭 속도가 산화실리콘 막의 에칭 속도보다 충분히 빠르기 때문에 최하층의 산화실리콘막(6A)을 재현성이 양호하게 남길 수 있다. 사이드 월 스페이서(107)의 두께에 의해서, 게이트 전극(105)의 양 옆의 기판표면을 덮는 ONO막(106)의 폭이 결정된다.
도 21의 (F)에 나타낸 것과 같이, 게이트 전극(105) 및 사이드 월 스페이서(107)를 마스크로 하여 실리콘 기판(101)의 표층부에 비소(As) 이온을 주입한다. 이 이온 주입은 가속에너지 50∼ 90keV, 도즈 량 2×1015∼5×1015scm-2의 조건으로 행하여진다. 이에 의해서, 불순물 확산영역(102)이 형성된다. 이 때 사이드 월 스페이서(107)의 정상부 근방 및 게이트 전극(105)의 표층부에도 As가 주입된다. 주변의 트랜지스터 영역은 게이트 전극(105)과 동시에 성막된 폴리실리콘 막으로 덮어져 있기 때문에, 이 영역에는 As가 주입되지 않는다. 불순물 확산영역(102)은 도 7에 나타낸 비트 라인(1)에 대응한다.
도 22의 (G)에 나타낸 것과 같이, 온도 800∼1000℃에서 실리콘 기판(101)의 표면을 국소적으로 습식 산화한다. 불순물 확산영역(102)의 표면 위에 사화실리콘으로 이루어진 두께 40∼60nm의 국소 절연막(103)이 형성된다. 또 사이드 월 스페이서(107)의 표면에도 산화실리콘 막(107a)이 형성된다. 또 게이트 전극(105) 상면에 남겨져 있던 산화실리콘 막(106A)이 보다 두꺼워진다. As가 주입된 영역의 산화속도는 As가 주입되어 있지 않은 영역의 산화속도의 4∼8배이다.
습식 산화시에 불순물 확산영역(102) 내의 As 원자가 횡방향으로 확산되고, 불순물 확산영역(102)은 질화실리콘 막(106B)의 아래로 침입한다. 또 국소 절연막(103)의 가장자리에는 질화실리콘 막(106B)의 아래로 잠입한 버즈 비크가 형성된다. 다만 버즈 비크의 선단은 불순물 확산영역(102)의 선단까지는 도달하고 있지 않다.
도 22의 (H)에 나타낸 것과 같이 불산을 사용하여 게이트 전극(105)의 상면 및 사이드 월 스페이서(107)의 표면에 형성된 산화실리콘 막을 제거한다.
도 18에 나타낸 상태까지의 공정을 설명한다. 기판의 전면을 덮도록 WSi 또는 W로 되는 두께 100∼150nm의 도전막을 CVD에 의해서 형성한다. 이 도전막의 표면 위에, 도 7에 나타낸 워드 라인(2)에 대응하는 레지스트 패턴을 형성한다. 이 레지스트 패턴에 덮어져 있지 않은 영역의 도전막, 게이트 전극(105), 사이드 월 스페이서(107)를 에칭한다. 이 에칭은 HCl와 O2의 혼합가스를 사용한 RIE에 의해서 행할 수 있다. 이 에칭에 의해서 주변의 트랜지스터의 게이트 전극도 동시에 패턴닝된다. 에칭 후 레지스트 패턴을 제거한다.
인접하는 2개의 게이트 라인(110) 사이의 영역에, 게이트 절연막(104) 및 절연막(103)이 노출된다. 게이트 라인(110)을 마스크로 하여 노출된 게이트 전극(104) 아래의 표층부에 보론(B)이온을 주입한다. 이 이온 주입은 가속에너지50∼8OkeV, 도즈 량 3×1012∼1×1013cm-2의 조건으로 행하여진다. 이 보론 주입에 의해서 도 7에 나타낸 채널 스토퍼 영역(4)이 형성된다.
도 18에 나타낸 제 2 실시예에서는, 채널 영역의 중앙 근방에는 질화실리콘 막(106B)이 배치되어 있지 않고 채널 영역과 불순물 확산영역(102)의 경계 근방에만 질화실리콘 막(106B)이 배치되어 있다. 이 질화실리콘 막(106B)에 전자를 트랩시킴으로써 정보를 기억할 수 있다.
이와 같이 채널 영역의 전역에 걸쳐서 적층절연막을 배치할 필요는 없다. 한쪽의 불순물 확산영역(102)과 다른 쪽의 불순물영역 확산영역(102)을 잇는 경로의 길이 방향의 적어도 일부 영역의 위에, 전하 트랩 막을 포함한 적층 게이트 절연막이 배치되어 있으면 좋다.
도 18에 나타낸 제 2 실시예에 따른 SONOS형 비휘발성 메모리에 대하여, 상기 제 1 실시예에서 설명한 제 1 ∼제 5 구동방법을 적용함으로써, 제 1 실시예의 경우와 같은 효과가 기대된다. 또 제２실시예의 구조로 함으로써, 하기의 효과가 기대된다.
SONOS형 비휘발성 메모리에 있어서는, 질화실리콘으로 이루어진 전하 트랩 막 중의 전자를 드레인 근방의 공핍(空乏)층으로 인출시킴으로써 소거가 행하여지는 것으로 생각된다. 이 공핍층은 게이트와 드레인의 전위에 의해서 유지된다. 따라서 공핍층이 뻗지 않은 채널 영역의 중앙부 위의 전하 트랩막에 전자가 트랩되면, 전자를 인출시키는 것이 곤란하게 된다. 제 2 실시예에서는 채널 영역의 중앙부 위에 전하 트랩막이 배치되어 있지 않다. 이 때문에 전하 트랩막의 임의의 위치에 트랩된 전자도 비교적 용이하게 인출시킬 수 있다.
또 상기 실시예에서 게이트 절연막은 기판측 절연막, 전하 트랩막, 및 게이트측 절연막의 3층으로 이루어진 SONOS형 비휘발성 메모리에 대하여 설명했으나, 게이트측 절연막은 필수는 아니다. 게이트 절연막은 산화실리콘으로 이루어진 기판측 절연막과 질화실리콘으로 이루어진 전하 트랩막의 2층구조를 갖는 경우에도, 상술의 정공 배제 동작은 유효하다.
상기 실시예에서 다음의 부기에 나타낸 발명이 도출된다.
(부기 1)
반도체 기판과,
상기 반도체 기판의 표층부의 일부에 임의의 간격을 두고 배치된 제 1 및 제 2 불순물 확산영역과,
상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 사이에 획정된 채널 영역 위에 형성된 게이트 전극과,
상기 채널 영역과 상기 게이트 전극 사이에 배치된 절연막으로서, 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있는 게이트 절연막과, 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역의 임의의 영역에 인가되는 전압보다 높은 정의 정공 배제 전압을 상기 게이트 전극에 인가하고, 상기 게이트 전극과 상기 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작을 실시하는 제어 회로를 갖는 반도체 기억장치.
(부기 2)
상기 제어 회로는 또한 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 사이에 기입 드레인 전압을 인가하는 동시에 상기 게이트 전극에 기입 게이트 전압을 인가하여 전류를 흘려서 전자를 상기 전하 트랩막에 주입하는 기입 동작, 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 사이에 판독 드레인 전압을 인가하는 동시에 상기 게이트 전극에 상기 기입게이트 전압보다 낮은 판독 게이트 전압을 인가하고 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 사이에 흐르는 전류를 검출하는 판독동작, 및 상기 게이트 전극에 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 중의 어느 하나의 확산영역에 인가되는 전압보다 낮은 소거 게이트 전압을 인가하고 상기 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작의 어느 것을 선택적으로 실시하는 부기1 기재의 반도체 기억장치.
(부기 3)
상기 정공 배제 동작시에 있어서의 상기 정공 배제 전압은 상기 반도체 기판과 상기 전하 트랩막 사이에서 파울러 노르드 하임 터널 현상에 의한 터널 전류가 흐르지 않는 크기인 부기1 또는 22 기재의 반도체 기억장치.
(부기 4)
상기 정공 배제 전압이 상기 기입 전압과 동일한 부기 1 내지 3중의 어느 항 기재의 반도체 기억장치.
(부기 5)
반도체 기판과,
상기 반도체 기판의 표층부의 일부에 임의의 간격을 두고 배치된 제 1 및 제 2 불순물 확산영역과, 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 사이에 획정된 채널 영역 위에 형성된 게이트 전극과,
상기 채널 영역과 상기 게이트 전극 사이에 배치된 게이트 절연막으로서, 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역을 잇는 경로의 길이 방향의 적어도 일부 영역 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 그 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있는 게이트 절연막과,
상기 제 1 불순물 확산영역과 제 2 불순물 확산영역에 동일한 전압을 인가하고, 상기 게이트 전극에 이 제 1 불순물 확산영역 및 제 2 불순물 확산영역에 인가되어 있는 전압보다 높은 정의 제 1 전압을 인가하는 제어 회로를 갖는 반도체 기억장치.
(부기 6)
상기 제어 회로는, 또한 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 사이에 기입 드레인 전압을 인가하는 동시에 상기 게이트 전극에 기입 게이트 전압을 인가하여 전류를 흘려 전자를 상기 전하 트랩 막에 주입하는 기입 동작, 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 사이에 판독 드레인 전압을 인가하는 동시에 상기 게이트 전극에 상기 기입 게이트 전압보다 낮은 판독 게이트 전압을 인가하고, 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 사이에 흐르는 전류를 검출하는 판독 동작, 및 상기 게이트 전극에 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 중의 임의의 영역에 인가되는 전압보다 낮은 소거 게이트 전압을 인가하여, 상기 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작 중의 임의의 것을 선택적으로 실시하는 부기 5 기재의 반도체 기억장치.
(부기 7)
상기 제 1 전압이 상기 판독 게이트 전압과 동일한 부기 6 기재의 반도체장치,
(부기 8)
상기 제 1 전압은 상기 반도체 기판과 상기 전하 트랩 막 사이에서 파울러 노르드 하임 터널 현상에 의한 터널 전류가 흐르고 있지 않은 크기인 부기 5∼7 중의 어느 항 기재의 반도체 기억장치.
(부기 9)
반도체 기판과,
상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,
상기 반도체 기판의 위에 배치되어 상기 제 1 방향으로 배치되고, 상기 제 1방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고, 상기 비트 라인의 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,
서로 인접하는 한쌍이 상기 비트 라인 사이의 띠 모양의 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET로서, 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 그 불순물 확산영역에 끼워진 채널 영역, 그 채널 영역 위에 형성된 게이트 절연막 절연막, 및 이 게이트 절연막 위에 형성된 게이트 전극을 포함하고, 이 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 이 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고, 상기 게이트 전극은 대응하는 워드 라인에 접속되어 있는 상기 FET와,
상기 복수의 비트 라인에 제 1 전압을 인가하고 상기 복수의 워드 라인에 상기 제 1 전압보다 높은 제 2 전압을 인가하여 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 제어 회로를 갖는 반도체 기억장치.
(부기 10)
상기 비트라인은 상기 반도체 기판의 표층부에 형성된 상기 제 1 도전형의 불순물 확산영역에 구성되고, 상기 FET의 불순물 확산영역을 겸하고 있는 부기9 기재의 반도체기억장치.
(부기 11)
상기 워드 라인은 대응하는 FET의 게이트 전극을 겸하고 있는 부기9 또는 10기재의 반도체기억장치.
(부기 12)
반도체 기판과,
상기 반도체 기판의 표층부의 일부에 임의의 간격을 두고 배치된 제 1 및 제 2 불순물 확산영역과,
상기 제 1 불순물 확산영역과 제불순물 확산영역 사이에 획정된 채널 영역 위에 형성된 게이트 전극과,
상기 채널 영역과 상기 게이트 전극 사이에 배치된 게이트절연막으로서 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있는 게이트 절연막을 갖는 반도체 기억장치의 구동방법으로서,
상기 제 1 불순물 확산영역과 제 2 불순물 확산영역의 임의의 영역에 인가되는 전압보다 높은 정의 정공 배제 전압을 상기 게이트 전극에 인가하여 상기 게이트 전극과 상기 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 공정을 갖는 반도체 기억장의 구동방법.
(부기 13)
반도체 기판과,
상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,
상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고, 상기 비트 라인의 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,
서로 인접하는 한쌍의 상기 비트 라인 사이의 띠 모양 부분과, 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET로서, 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 이 불순물 확산영역에 끼워진 채널 영역, 이 채널 영역 위에 형성된 게이트 절연막, 및 이 게이트 절연막의 위에 형성된 게이트 전극을 포함하고 이 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 라인에 접속되고, 상기 게이트 전극은 대응하는 워드 라인에 접속되어 있는 상기 FET와,
상기 복수의 비트 라인의 각각에 제 1 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 1 전압보다 낮은 부의 소거 전압을 인가함으로써 상기 FET의 각각의 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작, 상기 복수의 비트 라인의 각각에 제 2 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 2 전압보다 높은 정의 정공 배제 전압을 인가함으로써 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 3 전압을 인가하고 대응하는 워드 라인에 소거 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 크기를 비교하여 상기 FET가 소거 완료 상태인지 소거 미완료 상태인지를 판정하는 소거 판정 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 4 전압을 인가하고 대응하는 워드 라인에 기입전압을 인가함으로써 상기 FET의 전하 트렙막에 전하 트랩시키는 기입 동작, 및 상기 복수의 FET 중 선택된 FET에 대응하는 비트사이에 제 5 전압을 인가하고 대응하는 워드 라인에 기준전류의 대소를 비교하여 상기 FET각 기입을 완료 상태인지 미완료 상태인지를 판정하는 기입판정 동작을 행하는 제어 회로를 갖고,
상기 제어 회로는,
상기 소거 동작을 행하는 단계와,
상기 소거 동작 후에 상기 정공 배제 동작을 행하는 단계와,
상기 소거 동작을 행한 FET의 각각을 선택하여 상기 소거판정 동작을 실행하고 하나라도 소거 완료 상태의 FET가 있으면 모든 FET가 소거 완료 상태로 될 때까지 상기 소거 동작과 정공 배제 동작을 반복하는 단계를 실행하는 반도체기억장치.
(부기 14)
반도체 기판과,
상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,
상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고, 상기 비트 라인의 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,
서로 인접하는 한쌍의 상기 비트 라인 사이의 띠 모양의 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET로서, 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 이 불순물 확산영역에 끼워진 채널 영역, 이 채널 영역 위에 형성된 게이트 절연막, 및 이 게이트절프막의 위에 형성된 게이트 전극을 포함하고, 상기 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 해당 FET에 대응하는 한쌍의 비트 라인에 접속되고, 상기 게이트 전극은 대응하는 워드 라인에 접속되어 있는 FET와,
상기 복수의 비트 라인의 각각에 제 1 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 1 전압보다 낮은 부의 소거전압을 인가함으로써 상기 FET의 각각의 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작, 상기 복수의 비트 라인의 각각에 제 2 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제2 전압보다 높은 정의 정공 배제 전압을 인가함으로써 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 3 전압을 인가하고, 대응하는 워드 라인에 소거 판정 전압을 인가하여 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 소거 완료 상태인지 소거 미완료 상태인지를 판정하는 소거 판정 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 4 전압을 인가하고 대응하는 워드 라인에 기입전압을 인가함으로써 상기 FET의 전하 트랩막에 전자를 트랩시키는 기입 동작, 및 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인사이에 제 5 전압을 인가하고, 대응하는 워드 라인에 기입판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 기입완료 상태인지 기입미완료 상태인지를 판정하는 기입판정 동작을 행하는 제어회를 갖고,
상기 제어 회로는,
상기 소거 동작을 행하는 단계와,
상기 소거 동작을 행한 FET의 각각을 선택하여 상기 소거 판정 동작을 하고, 하나라도 소거 미완료 상태의 FET가 있으면 모든 FET가 소거 완료 상태로 될 때까지 상기 소거 동작을 반복하는 단계와,
상기 소거 판정 동작에 의한 판정의 결과 모든 FET가 소거 완료 상태로 된 후 상기 정공 배제 동작을 행하는 단계를 실행하는 반도체 기억장치.
(부기 15)
반도체 기판과,
상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,
상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고, 상기 비트 라인의 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,
서로 인접하는 한쌍의 상기 비트 라인 사이의 띠모양 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET로서, 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 이 불순물 확산영역에 끼워진 채널 영역, 이 채널 영역 위에 형성된 게이트 절연막, 및 이 게이트 절연막 위에 형성된 게이트 전극을 포함하고, 상기 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고, 상기 게이트 전극은 대응하는 워드 라인에 접속되어 있는 상기 FET와,
상기 복수의 비트 라인의 각각에 제 1 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 1 전압보다 낮은 부의 소거 전압을 인가함으로써 상기 FET의 각각의 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작, 상기 복수의 비트 라인의 각각에 제 2 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 2 전압보다 높은 정의 정공 배제전공을 인가함으로써 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작, 상기 복문의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 3 전압을 인가하고 대응하는 워드 라인에 소거 판정 전압을 인가하여 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 소거 완료 상태인지 소거 미완료 상태인지를 판정하는 소거 판정 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 4 전압을 인가하고 대응하는 워드 라인에 기입전압을 인가함으로써 상기 FET의 전하 트랩막에 전자를 트랩시키는 기입 동작, 및 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인사이에 제 5 전압을 인가하고 대응하는 워드 라인에 기입 판정 전압을 인가하여 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 기입완료 상태인지 기입미완료 상태인지를 판정하는 기입판정 동작을 행하는 제어 회로를 갖고,
상기 제어 회로는,
기입을 행할 모든 FET에서 하나씩 순차로 FET를 선택하고 선택된 FET에 대해서 상기 기입 판정 동작을 행하는 동시에 상기 FET가 기입 미완료 상태이면 상기 FET를 선택하여 상기 기입 동작을 행하는 제 1 단계와,
상기 정공 배제 동작을 행하는 제 2 단계와,
하나라도 기입 미완료 상태의 FET가 있는 경우에 상기 제 1 단계와 제 2 단계를 반복하는 제 3 단계를 실행하는 반도체 기억장치.
(부기 16)
반도체 기판과,
상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,
상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고, 상기 비트 라인의 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,
서로 인접하는 한쌍의 상기 비트 라인 사이의 띠모양 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET에 있어서, 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 이 불순물 확산영역에 끼워진 채널 영역, 이 채널 영역 위에 형성된 게이트 절연막, 및 이 게이트 절연막의 위에 형성된 게이트 전극을 포함하고, 상기 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고, 상기 게이트 전극은 대응하는 워드 라인에 접속되어 있는 상기 FET와,
상기 복수의 비트 라인의 각각에 제 1 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 1 전압보다 낮은 부의 소거 전압을 인가함으로써 상기 FET의각각의 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작, 상기 복수의 비트 라인의 각각에 제 2 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 2 전압보다 높은 정의 정공 배제 전압을 인가함으로써 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 2층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 3 전압을 인가하고 대응하는 워드 라인에 소거 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 소거 완료 상태인지 소거 미완료 상태인지를 판정하는 소거 판정 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 4 전공을 인가하고 대응하는 워드 라인에 기입전압을 인가함으로써 상기 FET의 전하 트랩막에 전자를 트랩시키는 기입 동작, 및 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 5 전압을 인가하고 대응하는 워드 라인에 기입 판정 전압을 인가하여 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 기입 완료 상태인지 기입 미완료 상태인지를 판정하는 기입 판정 동작을 행하는 제어 회로를 갖고,
상기 제어 회로는.
상기 정공 배제 동작을 행하는 제 1 단계와,
기입을 행할 모든 FET에서 하나씩 순차로 FET를 선택하고 선택된 FET에 대하여 상기 기입 판정 동작을 행하는 동시에 상기 FET가 기입 미완료 상태이면 상기 FET를 선택하여 상기 기입 동작을 행하는 제 2 단계와,
하나라도 기입 미완료 상태의 FET가 있는 경우 상기 제 2 단계를 반복하는 제 3 단계를 실행하는 반도체 기억장치.
(부기 17)
반도체 기판과,
상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,
상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고, 상기 비트 라인과 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,
서로 인접하는 한쌍의 상기 비트 라인 사이의 띠모양 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET로서, 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 이 불순물 확산영역에 끼워진 채널 영역, 이 채널 영역 위에 형성된 게이트 절연막, 및 이 게이트 절연막의 위에 형성된 게이트 전극을 포함하고, 상기 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고, 상기 게이트 전극은 대응하는 워드 라인에 접속되어 있는 FET와,
상기 복수의 비트 라인의 각각에 제 1 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 1 전압보다 낮은 부의 소거 전압을 인가함으로써 상기 FET의 각각의 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작, 상기 복수의 비트 라인의 각각에 제 2 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 2 전압보다 높은 정의 정공 배제 전압을 인가함으로써 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 3 전압을 인가하고 대응하는 워드 라인에 소거 판정 전압을 인가하고 대응하는 한쌍의 비트라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 소거 완료 상태인지 소거 미완료 상태인지를 판정하는 소거 판정 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 4 전압을 인가하고 대응하는 워드 라인에 기입전압을 인가함으로써 상기 FET의 전하 트랩막에 전자를 트랩시키는 기입 동작, 및 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인사이에 제 5 전압을 인가하고 대응하는 워드 라인에 기입 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와, 기준전류의 대소를 비교하여 상기 FET가 기입 완료 상태인지 기입 미완료 상태인지를 판정하는 기입판정 동작을 행하는 제어 회로를 갖고,
상기 제어 회로는
기입을 행할 모든 FET에서 하나씩 순차로 FET를 선택하고 선택된 FET에 대하여 상기 기입 판정 동작을 행하는 동시에 상기 FET가 기입 미완료 상태이면 상기 FET를 선택하여 상기 기입 동작을 행하는 제 1 단계와,
하나라도 기입 미완료 상태의 FET가 있는 경우 상기제 1 단계를 반복하는 제 2 단계와,
기입을 행할 모든 FET가 기입 완료 상태로 되면 상기 정공 배제 동작을 행하는 제 3 단계를 실행하는 반도체 기억장치.
(부기 18)
반도체 기판과,
상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,
상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고, 상기 비트 라인의 교차하는 곳에서 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,
서로 인접하는 한쌍의 상기 비트 라인 사이의 띠 모양 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET로서, 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 그 불순물 확산영역에 끼워진 채널 영역, 그 체널영역 위에 형성된 게이트 절연막, 및 그 게이트 절연막 위에 형성된 게이트 전극을 포함하고, 상기 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부의 영역위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 그 전하 트랩막이 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고,상기 게이트 전극이 당흥하는 워드 라인에 접속되어 있는 상기 FET와,
상기 복수의 비트 라인의 각각에 제 1 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 1 전압보다 낮은 부의 소거 전압을 인가함으로써 상기 FET의 각각의 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작, 상기 복수의 비트 라인의 각각에 제 2 전압을 인가하고 상기 복수의 워드 라인 각각에 상기 제 2 전압보다 높은 정의 정공 배제 전압을 인가함으로써 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 유 접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 3 전압을 인가하고 대응하는 워드 라인에 소거 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 소거 완료 상태인지 소거 미완료 상태인지를 판정하는 소거 판정 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 4 전압을 인가하고 대응하는 워드 라인에 기입 전압을 인가함으로써 상기 FET의 전하 트랩막에 전자를 트랩시키는 기입 동작, 및 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인사이에 제 5 전압을 인가하고 대응하는 워드 라인에 기입 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준 전류의 대소를 비교하여 상기 FET가 기입 완료 상태인지 기입 미완료 상태인지를 판정하는 기입 판정 동작을 행하는 제어 회로를 갖는 반도체장치의 구동방법으로서,
상기 소거 동작을 행하는 공정과,
상기 소거 동작 후에 상기 정공 배제 동작을 행하는 공정과,
상기 소거 동작을 행한 FET의 각각을 선택하여 상기 소거 판정 동작을 실행하고, 하나라도 소거 미완료 상태의 FET가 있으면 모든 FET가 소거 완료 상태로 될 때까지 상기 소거 동작과 정공 배제 동작을 반복하는 공정을 갖는 반도체 기억장치의 구동방법.
(부기 19)
반도체 기판과,
상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,
상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고, 상기 비트 라인의 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,
서로 인접하는 한쌍의 상기 비트 라인 사이의 띠 모양 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET로서, 이 FET의 각각은 제 1 도전형의 한쌍인 불순물 확산영역, 그 불순물 확산영역에 끼워진 채널 영역, 그 채널 영역 위에 형성된 게이트 절연막, 및 그 게이트 절막 위에 형성된 게이트 전극을 포함하고, 상기 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고, 상기 게이트 전극이 대응하는 워드 라인에 접속되어 있는 FET와,
상기 복수의 비트 라인의 각각에 제 1 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 1 전압보다 낮은 부의 소거 전압을 인가함으로써 상기 FET의 각각의 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작, 상기 복수의 비트 라인의 각각에 제 2 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 2 전압보다 높은 정의 정공 배제 전압을 인가함으로써 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 3 전압을 인가하고 대응하는 워드 라인에 소거 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 소거 완료 상태인지 소거 미완료 상태인지를 판정하는 소거 판정 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 4 전공을 인가하고 대응하는 워드 라인에 기입 전압을 인가함으로써 상기 FET의 전하 트랩막에 전자를 트랩시키는 기입 동작, 및 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인사이에 제 5 전압을 인가하고 대응하는 워드 라인에 기입 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 기입 완료 상태인지 기입 미완료 상태인지를 판정하는 기입 판정 동작을 행하는 제어 회로를 갖는 반도체 기억장치의 구동방법로서,
상기 소거 동작을 행하는 공정과,
상기 소거 동작을 행한 FET의 각각을 선택하여 상기 소거 판정 동작을 행하여 하나라도 소거 미완료 상태의 FET가 있으면 모든 FET가 소거 완료 상태가 될 때까지 상기 소거 동작을 반복하는 공정과,
상기 소거 판정 동작에 의한 판정의 결과, 모든 FET가 소거 완료 상태로 된 후 상기 정공 배제 동작을 행하는 공정을 갖는 반도체 기억장치의 구동방법.
(부기 20)
반도체 기판과,
상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,
상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고, 상기 비트 라인의 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,
서로 인접하는 한쌍의 상기 비트 라인 사이의 띠 모양 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET로서, 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 그 불순물 확산영역에 끼워진 채널 영역, 그 채널 영역 위에 형성된 게이트 절연막, 및 그 게이트 절연막 위에 형성된 게이트 전극을 포함하고, 그 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부의 영역 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고, 상기 게이트 전극이 대응하는 워드 라인에 접속되어 있는 FET와,
상기 복수의 비트 라인의 각각에 제 1 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 1 전압보다 낮은 부의 소거 전압을 인가함으로써 상기 FET의 각각의 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작, 상기 복수의 비트 라인의 각각에 제 2 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 2 전압보다 높은 정의 정공 배제전공을 인가함으로써 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 3 전압을 인가하고 대응하는 워드 라인에 소거 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 소거 완료 상태인지 소거 미완료 상태인지를 판정하는 소거 판정 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 4 전압을 인가하고 대응하는 워드 라인에 기입 전압을 인가함으로써 상기 FET의 전하 트랩막에 전자를 트랩시키는 기입 동작, 및 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인사이에 제 5 전압을 인가하고 대응하는 워드 라인에 기입 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 기입 완료 상태인지 기입 미완료 상태인지를 판정하는 기입 판정 동작을 행하는 제어 회로를 갖는 반도체 기억장치의 구동방법으로서,
기입을 행할 모든 FET에서 하나씩 순차로 FET를 선택하고 선택된 FET에 대하여 상기 기입 판정 동작을 행하는 동시에 상기 FET가 기입 미완료 상태이면 상기 FET를 선택하여 상기 기입 동작을 행하는 제 1 공정과,
상기 정공 배제 동작을 행하는 제 2 공정과,
하나라도 기입 미완료 상태의 FET가 있는 경우 상기 제 1 공정과 제 2 공정을 반복하는 제 3 공정을 갖는 반도체 기억장치의 구동방법.
(부기 21)
반도체 기판과,
상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,
상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고, 상기 비트 라인의 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,
서로 인접하는 한쌍의 상기 비트 라인 사이의 띠 모양 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET로서, 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 그 불순물 확산영역에 끼워진 채널 영역, 그 채널 영역 위에 형성된 게이트 절연막, 및 그 게이트 절연막 위에 형성된 게이트 전극을 포함하고, 상기 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고, 상기 게이트 전극은 대응하는 워드 라인에 접속되어 있는 상기 FET와,
상기 복수의 비트 라인의 각각에 제 1 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 1 전압보다 낮은 부의 소거 전압을 인가함으로써 상기 FET의 각각의 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작, 상기 복수의 비트 라인의 각각에 제 2 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 2 전압보다 높은 정의 정공 배제 전압을 인가함으로써 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 3 전압을 인가하고 대응하는 워드 라인에 소거 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 소거 완료 상태인지 소거 미완료 상태인지를 판정하는 소거 판정 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 4 전압을 인가하고 대응하는 워드 라인에 기입 전압을 인가함으로써 상기 FET의 전하 트랩막에 전자를 트랩시키는 기입 동작, 및 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인사이에 제 5 전압을 인가하고 대응하는 워드 라인에 기입 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 기입 완료 상태인지 기입 미완료 상태인지를 판정하는 기입 판정 동작을 행하는 제어 회로를 갖는 반도체 기억장치의 구동방법으로서,
상기 정공 배제 동작을 행하는 제 1 공정과,
기입을 행할 모든 FET에서 하나씩 순차로 FET를 선택하고 선택된 FET에 대하여 상기 기입 판정 동작을 행하는 동시에 상기 FET가 기입 미완료 상태이면 상기 FET를 선택하여 상기 기입 동작을 행하는 제 2 공정과,
하나라도 기입 미완료 상태의 FET가 있는 경우에는 상기 제 2 공정을 반복하는 제 3 공정을 갖는 반도체 기억장치의 구동방법.
(부기 22)
반도체 기판과,
상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,
상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고, 상기 비트 라인의 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,
서로 인접하는 한쌍의 상기 비트 라인 사이의 띠 모양 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET로서, 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 이 불순물 확산영역에 끼워진 채널 영역, 이 채널 영역 위에 형성된 게이트 절연막, 및 이 게이트 절연막 위에 형성된 게이트 전극을 포함하고, 상기 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부의 영역 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막이 상기 제 1 절연막 및 제 2 절막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고, 그 게이트 전극은 대응하는 워드 라인에 접속되어 있는 FET와,
상기 복수의 비트 라인의 각각에 제 1 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 1 전압보다 낮은 부의 소거 전압을 인가함으로써 상기 FET의 각각의 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작, 상기 복수의 비트 라인의 각각에 제 2 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 2 전압보다 높은 정의 정공 배제 전압을 인가함으로써 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 3 전압을 인가하고 대응하는 워드 라인에 소거 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와, 기준 전류의 대소를 비교하여 상기 FET가 소거 완료 상태인지 소거 미완료 상태인지를 판정하는 소거 판정 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 4 전압을 인가하고 대응하는 워드 라인에 기입 전압을 인가함으로써 상기 FET의 전하 트랩막에 전자를 트랩시키는 기입 동작, 및 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인사이에 제 5 전압을 인가하고 대응하는 워드 라인에 기입 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 기입 완료 상태인지 기입 미완료 상태인지를 판정하는 기입 판정 동작을 행하는 제어 회로를 갖는 반도체 기억장치의 구동방법로서,
기입을 행할 모든 FET에서 하나씩 순차로 FET를 선택하고 선택된 FET에 대하여 상기 기입 판정 동작을 행하는 동시에 상기 FET가 기입 미완료 상태이면 상기 FET를 선택하여 상기 기입 동작을 행하는 제 1 공정과,
하나라도 기입 미완료 상태의 FET가 있는 경우에는 상기 제 1 공정을 반복하는 제 2 공정과,
기입을 행할 모든 FET가 기입 완료 상태로 되면 상기 정공 배제 동작을 행하는 제 3 공정을 갖는 반도체 기억장치의 구동방법.
(부기 23)
반도체 기판과,
상기 반도체 기판의 표층부의 일부에 임의의 간격을 두고 배치된 제 1 및 제 2 불순물 확산영역과,
상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 사이에 획정된 채널 영역 위에 형성된 게이트 전극과,
상기 채널 영역과 상기 게이트 전극 사이에 배치된 게이트 절연막으로서 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막 및 전하 트랩막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있는 게이트절연막과,
상기 제 1 불순물 확산영역과 제 2 불순물 확산영역의 임의의 영역에 인가되는 전압보다 높은 정의 정공 배제 전압을 상기 게이트 전극에 인가하고 상기 게이트 전극과 상기 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작을 실시하는 제어 회로를 갖는 반도체 기억장치.
이상 실시예를 따라 본 발명을 설명하였으나, 본 발명은 이에 제한되는 것은 아니다. 예를 들면 여러 가지의 변경, 개량, 조합 등이 가능한 것은 당업자에 자명할 것이다.
이상 설명한 바와 같이, 본 발명에 의하면 적층 게이트 절연막에 축적된 정공을 배제함으로써, 재기입 회수를 늘렸을 때의 기입속도나 소거 속도의 저하를 억제할 수 있다.
Claims (9)
- 반도체 기판과,상기 반도체 기판의 표층부의 일부에 어떤 간격을 두고 배치된 제 1 및 제 2 불순물 확산영역과,상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 사이에 획정된 채널 영역 위에 형성된 게이트 전극과,상기 채널 영역과 상기 게이트 전극 사이에 배치된 게이트 절연막으로서, 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있는 게이트 절연막과,상기 제 1 불순물 확산영역과 제 2 불순물 확산영역중 어느 하나의 확산영역에 인가되는 전압보다 높은 정(正)의 정공(正孔) 배제 전압을 상기 게이트 전극에 인가하고, 상기 게이트 전극과 상기 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작을 실시하는 제어 회로를 구비하는 것을 특징으로 하는 반도체 기억장치.
- 반도체 기판과,상기 반도체 기판의 표층부의 일부에 어떤 간격을 두고 배치된 제 1 및 제 2불순물 확산영역과,상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 사이에 획정된 채널 영역 위에 형성된 게이트 전극과,상기 채널 영역과 상기 게이트 전극 사이에 배치된 게이트 절연막으로서, 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있는 게이트 절연막과,상기 제 1 불순물 확산영역과 제 2 불순물 확산영역에 동일한 전압을 인가하고, 상기 게이트 전극에 상기 제 1 불순물 확산영역 및 제 2 불순물 확산영역에 인가되는 전압보다 높은 정의 제 1 전압을 인가하는 제어 회로를 구비하는 것을 특징으로 하는 반도체 기억장치.
- 반도체 기판과,상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고, 상기 비트 라인과 교차하는 곳에서 상기 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,서로 인접하는 한쌍의 상기 비트 라인 사이의 띠 모양 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET로서, 이 FET의 각각이 제 1 도전형의 한쌍의 불순물 확산영역, 이 불순물 확산영역에 끼워진 채널 영역, 이 채널 영역 위에 형성된 게이트 절연막, 및 이 게이트 절연막 위에 형성된 게이트 전극을 포함하고, 상기 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고, 상기 게이트 전극은 대응하는 워드 라인에 접속되어 있는 FET와,상기 복수의 비트 라인에 제 1 전압을 인가하고 상기 복수의 워드 라인에 상기 제 1 전압보다 높은 제 2 전압을 인가하여 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 제어 회로를 구비하는 것을 특징으로 하는 반도체 기억장치.
- 반도체 기판과,상기 반도체 기판의 표층부의 일부에 어떤 간격을 두고 배치된 제 1 및 제 2 불순물 확산영역과,상기 제 1 불순물 확산영역과 제 2 불순물 확산영역 사이에 획정된 채널 영역 위에 형성된 게이트 전극과,상기 채널 영역과 상기 게이트 전극 사이에 배치된 게이트 절연막으로서, 상기 제 1 불순물 확산영역과 제 2 불순물 확산영역을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연막재료로 형성되어 있는 게이트 절연막을 갖는 반도체 기억장치의 구동방법으로서,상기 제 1 불순물 확산영역과 제 2 불순물 확산영역중 어느 하나의 확산영역에 인가되는 전압보다 높은 정의 정공 배제 전압을 상기 게이트 전극에 인가하고, 상기 게이트 전극과 상기 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 공정을 갖는 것을 특징으로 하는 반도체 기억장치의 구동방법.
- 반도체 기판과,상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고, 상기 비트 라인과 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,서로 인접하는 한쌍의 상기 비트 라인 사이의 띠 모양 부분과 상기 워드 라인이 교차하는 곳의 각각에 배치된 FET로서, 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 이 불순물 확산영역에 끼워진 채널 영역, 이 채널 영역 위에형성된 게이트 절연막, 및 이 게이트 절연막 위에 형성된 게이트 전극을 포함하고, 상기 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고, 상기 게이트 전극은 대응하는 워드 라인에 접속되어 있는 FET와,상기 복수의 비트 라인의 각각에 제 1 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 1 전압보다 낮은 부(負)의 소거 전압을 인가함으로써 상기 FET의 각각의 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작, 상기 복수의 비트 라인의 각각에 제 2 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 2 전압보다 높은 정(正)의 정공 배제 전압을 인가함으로써 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 3 전압을 인가하고 대응하는 워드 라인에 소거 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 소거 완료 상태인지 소거 미완료 상태인지를 판정하는 소거 판정 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 4 전압을 인가하고 대응하는 워드 라인에 기입 전압을 인가함으로써 당행 FET 전하 트랩막에 전자를 트랩시키는 기입 동작, 및 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인사이에 제 5 전압을 인가하고 대응하는 워드 라인에 기입 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 기입 완료 상태인지 기입 미완료 상태인지를 판정하는 기입 판정 동작을 행하는 제어 회로를 구비하고,상기 제어 회로는,상기 소거 동작을 행하는 단계와,상기 소거 동작 후에 상기 정공 배제 동작을 행하는 단계와,상기 소거 동작을 행한 FET의 각각을 선택하여 상기 소거 판정 동작을 실행하고, 하나라도 소거 미완료 상태인 FET가 있으면 모든 FET가 소거 완료 상태로 될 때까지 상기 소거 동작과 정공 배제 동작을 반복하는 단계를 실행하는 것을 특징으로 하는 반도체기억장치.
- 반도체 기판과,상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고, 상기 비트 라인의 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,서로 인접하는 한쌍의 상기 비트 라인 사이의 띠 모양 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET로서, 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 이 불순물 확산영역에 끼워진 채널 영역, 이 채널 영역 위에 형성된 게이트 절연막, 및 이 게이트 절연막 위에 형성된 게이트 전극을 포함하고, 상기 게이트 절연막중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고, 상기 게이트 전극은 대응하는 워드 라인에 접속되어 있는 FET와,상기 복수의 비트 라인의 각각에 제 1 전압을 인가하고 상기 복수의 워드라인의 각각에 상기 제 1 전압보다 낮은 부의 소거 전압을 인가함으로써 상기 FET의 각각의 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작, 상기 복수의 비트 라인의 각각에 제 2 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 2 전압보다 높은 정의 정공 배제 전압을 인가함으로써 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 3 전압을 인가하고 대응하는 워드 라인에 소거 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 소거 완료 상태인지 소거 미완료 상태인지를 판정하는 소거 판정 동작, 상기 복수말 DFET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 4 전압을 인가하고 대응하는 워드 라인에 기입 전압을 인가함으로써 상기 FET의 전하 트랩막에 전자를 트랩시키는 기입 동작, 및 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 5 전압을 인가하고 대응하는 워드 라인에 기입 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준 전류의 대소를 비교하여 상기 FET가 기입 완료 상태인지 기입 미완료 상태인지를 판정하는 기입 판정 동작을 행하는 제어 회로를 구비하고,상기 제어 회로는,상기 소거 동작을 행하는 단계와,상기 소거 동작을 행한 FET의 각각을 선택하여 상기 소거 판정 동작을 행하고 하나라도 소거 미완료 상태의 FET가 있으면 모든 FET가 소거 완료 상태로 될 때까지 상기 소거 동작을 반복하는 단계와,상기 소거 판정 동작에 의한 판정의 결과, 모든 FET가 소거 완료 상태로 된 후, 상기 정공 배제 동작을 행하는 단계를 실행하는 것을 특징으로 하는 반도체 기억장치.
- 반도체 기판과,상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고, 상기 비트 라인의 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,서로 인접하는 한쌍의 상기 비트 라인 사이의 띠 모양 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET로서, 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 이 불순물 확산영역에 끼워진 채널 영역, 이 채널 영역 위에 형성된 게이트 절연막, 및 이 게이트 절연막 위에 형성된 게이트 전극을 포함하고, 상기 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고, 상기 게이트 전극은 대응하는 워드 라인에 접속되어 있는 FET와,상기 복수의 비트 라인의 각각에 제 1 전압을 인가하고 상기 복수의 워드라인의 각각에 상기 제 1 전압보다 낮은 부의 소거 전압을 인가함으로써 상기 FET의 각각의 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작, 상기 복수의 비트 라인의 각각에 제 2 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 2 전압보다 높은 정의 정공 배제 전압을 인가함으로써 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 3 전압을 인가하고 대응하는 워드 라인에 소거 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준전류의 대소를 비교하여 상기 FET가 소거 완료 상태인지 소거 미완료 상태인지를 판정하는 소거 판정 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 4 전압을 인가하고 대응하는 워드 라인에 기입 전압을 인가함으로써 상기 FET의 전하 트랩막에 전자를 트랩시키는 기입 동작, 및 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인사이에 제 5 전압을 인가하고 대응하는 워드 라인에 기입 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준 전류의 대소를 비교하여 상기 FET가 기입 완료 상태인지 기입 미완료 상태인지를 판정하는 기입 판정 동작을 행하는 제어 회로를 구비하고,상기 제어 회로는,기입을 행할 모든 FET로부터 하나씩 순차로 FET를 선택하고, 선택된 FET에 대하여 상기 기입 판정 동작을 행함과 동시에, 상기 FET가 기입 미완료 상태이면 상기 FET를 선택하여 상기 기입 동작을 행하는 제 1 단계와,상기 정공 배제 동작을 행하는 제 2 단계와,하나라도 기입 미완료 상태의 FET가 있는 경우에는, 상기제 1 단계와 제 2 단계를 반복하는 제 3 단계를 실행하는 것을 특징으로 하는 반도체 기억장치.
- 반도체 기판과,상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로 뻗어 서로 평행하게 배치되고, 상기 비트 라인의 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,서로 인접하는 한쌍의 상기 비트 라인 사이의 띠 모양 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET로서, 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 이 불순물 확산영역에 끼워진 채널 영역, 이 채널 영역 위에 형성된 게이트 절연막, 및 이 게이트 절연막 위에 형성된 게이트 전극을 포함하고, 상기 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고, 상기 게이트 전극은 대응하는 워드 라인에 접속되어 있는 FET와,상기 복수의 비트 라인의 각각에 제 1 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 1 전압보다 낮은 부의 소거 전압을 인가함으로써 상기 FET의 각각의 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작, 상기 복수의 비트 라인의 각각에 제 2 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 2 전압보다 높은 정의 정공 배제 전압을 인가함으로써 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 3 전압을 인가하고 대응하는 워드 라인에 소거 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준 전류의 대소를 비교하여 상기 FET가 소거 완료 상태인지 소거 미완료 상태인지를 판정하는 소거 판정 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 4 전압을 인가하고 대응하는 워드 라인에 기입 전압을 인가함으로써 상기 FET의 전하 트랩막에 전자를 트랩시키는 기입 동작, 및 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 5 전압을 인가하고 대응하는 워드 라인에 기입 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준 전류의 대소를 비교하여 상기 FET가 기입 완료 상태인지 기입 미완료 상태인지를 판정하는 기입 판정 동작을 행하는 제어 회로를 구비하고,상기 제어 회로는,상기 정공 배제 동작을 행하는 제 1 단계와,기입을 행할 모든 FET에서 하나씩 순차로 FET를 선택하고, 선택된 FET에 대하여 상기 기입 판정 동작을 행하는 동시에, 상기 FET가 기입 미완료 상태이면 상기 FET를 선택하여 상기 기입 동작을 행하는 제 2 단계와,하나라도 기입 미완료 상태의 FET가 있는 경우에는 상기 제 2 단계를 반복하는 제 3 단계를 실행하는 것을 특징으로 하는 반도체 기억장치.
- 반도체 기판과,상기 반도체 기판 위에 형성되어 제 1 방향으로 뻗어 서로 평행하게 배치된 복수의 비트 라인과,상기 반도체 기판 위에 배치되어 상기 제 1 방향과 교차되는 제 2 방향으로뻗어 서로 평행하게 배치되고, 상기 비트 라인과 교차하는 곳에서 이 비트 라인으로부터 절연되어 있는 복수의 워드 라인과,서로 인접하는 한쌍의 상기 비트 라인 사이의 띠 모양 부분과 상기 워드 라인의 교차하는 곳의 각각에 배치된 FET 서, 이 FET의 각각은 제 1 도전형의 한쌍의 불순물 확산영역, 이 불순물 확산영역에 끼워진 채널 영역, 이 채널 영역 위에 형성된 게이트 절연막, 및 이 게이트 절연막 위에 형성된 게이트 전극을 포함하고, 상기 게이트 절연막 중 상기 한쌍의 불순물 확산영역의 한쪽과 다른 쪽을 잇는 경로의 길이 방향의 적어도 일부 영역의 위 부분은 제 1 절연막, 전하 트랩막, 및 제 2 절연막이 이 순서로 적층된 적층 구조를 갖고, 상기 전하 트랩막은 상기 제 1 절연막 및 제 2 절연막보다 전하를 트랩하기 쉬운 절연 재료로 형성되어 있고, 상기 한쌍의 불순물 확산영역은 각각 상기 FET에 대응하는 한쌍의 비트 라인에 접속되고, 상기 게이트 전극은 대응하는 워드 라인에 접속되어 있는 FET와,상기 복수의 비트 라인의 각각에 제 1 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 1 전압보다 낮은 부의 소거 전압을 인가함으로써 상기 FET의 각각의 전하 트랩막에 트랩되어 있는 전자를 방출하는 소거 동작, 상기 복수의 비트 라인의 각각에 제 2 전압을 인가하고 상기 복수의 워드 라인의 각각에 상기 제 2 전압보다 높은 정의 정공 배제 전압을 인가함으로써 상기 FET의 각각의 게이트 전극과 채널 영역 사이의 각 층 또는 서로 인접하는 층의 계면에 트랩되어 있는 정공을 방출하는 정공 배제 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 3 전압을 인가하고 대응하는 워드 라인에 소거 판정 전압을인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준 전류의 대소를 비교하여 상기 FET가 소거 완료 상태인지 소거 미완료 상태인지를 판정하는 소거 판정 동작, 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인 사이에 제 4 전압을 인가하고 대응하는 워드 라인에 기입 전압을 인가함으로써 상기 FET의 전하 트랩막에 전자를 트랩시키는 기입 동작, 및 상기 복수의 FET 중 선택된 FET에 대응하는 한쌍의 비트 라인사이에 제 5 전압을 인가하고 대응하는 워드 라인에 기입 판정 전압을 인가하고 대응하는 한쌍의 비트 라인 사이에 흐르는 전류와 기준 전류의 대소를 비교하여 상기 FET가 기입 완료 상태인지 기입 미완료 상태인지를 판정하는기입 판정 동작을 행하는 제어 회로를 구비하고,상기 제어 회로는,기입을 행할 모든 FET에서 하나씩 순차로 FET를 선택하고, 선택된 FET에 대하여 상기 기입 판정 동작을 행하는 동시에, 상기 FET가 기입 미완료 상태이면 상기 FET를 선택하여 상기 기입 동작을 행하는 제 1 단계와,하나라도 기입 미완료 상태의 FET가 있는 경우에 상기 제 1 단계를 반복하는 제 2 단계와,기입을 행할 모든 FET가 기입 완료 상태로 되면 상기 정공 배제 동작을 행하는 제 3 단계를 실행하는 것을 특징으로 하는 반도체 기억장치.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100801065B1 (ko) * | 2006-08-04 | 2008-02-04 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US20030040152A1 (en) * | 2001-08-22 | 2003-02-27 | Chen-Chin Liu | Method of fabricating a NROM cell to prevent charging |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| KR100475119B1 (ko) * | 2002-11-26 | 2005-03-10 | 삼성전자주식회사 | Ｓｏｎｏｓ 셀이 채용된 ｎｏｒ 형 플래시 메모리 소자의동작 방법 |
| US6849483B2 (en) * | 2002-12-09 | 2005-02-01 | Progressant Technologies, Inc. | Charge trapping device and method of forming the same |
| US6740927B1 (en) * | 2003-01-06 | 2004-05-25 | Applied Intellectual Properties Co., Ltd. | Nonvolatile memory capable of storing multibits binary information and the method of forming the same |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| KR100480645B1 (ko) * | 2003-04-01 | 2005-03-31 | 삼성전자주식회사 | 역자기 정합 방식을 이용한 트윈―ｏｎｏ 형태의ｓｏｎｏｓ 메모리 소자 제조 방법 |
| US20040262665A1 (en) * | 2003-05-19 | 2004-12-30 | Hiroshi Iwata | Semiconductor storage device, method for operating thereof, semiconductor device and portable electronic equipment |
| KR100498507B1 (ko) * | 2003-08-08 | 2005-07-01 | 삼성전자주식회사 | 자기정렬형 1 비트 소노스(ｓｏｎｏｓ) 셀 및 그 형성방법 |
| KR100518594B1 (ko) * | 2003-09-09 | 2005-10-04 | 삼성전자주식회사 | 로컬 ｓｏｎｏｓ형 비휘발성 메모리 소자 및 그 제조방법 |
| US6967873B2 (en) * | 2003-10-02 | 2005-11-22 | Advanced Micro Devices, Inc. | Memory device and method using positive gate stress to recover overerased cell |
| US7235848B2 (en) * | 2003-12-09 | 2007-06-26 | Applied Intellectual Properties Co., Ltd. | Nonvolatile memory with spacer trapping structure |
| US6949481B1 (en) * | 2003-12-09 | 2005-09-27 | Fasl, Llc | Process for fabrication of spacer layer with reduced hydrogen content in semiconductor device |
| JP4640918B2 (ja) * | 2004-03-11 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP5007017B2 (ja) * | 2004-06-30 | 2012-08-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US20060035474A1 (en) * | 2004-08-10 | 2006-02-16 | Pavel Komilovich | Increasing retention time for memory devices |
| US20060036803A1 (en) * | 2004-08-16 | 2006-02-16 | Mori Edan | Non-volatile memory device controlled by a micro-controller |
| US7119396B2 (en) * | 2004-10-08 | 2006-10-10 | Silicon Storage Technology, Inc. | NROM device |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| JP4275086B2 (ja) * | 2005-02-22 | 2009-06-10 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US7786512B2 (en) | 2005-07-18 | 2010-08-31 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US20070087503A1 (en) * | 2005-10-17 | 2007-04-19 | Saifun Semiconductors, Ltd. | Improving NROM device characteristics using adjusted gate work function |
| US7538384B2 (en) * | 2005-12-05 | 2009-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-volatile memory array structure |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US20070166971A1 (en) * | 2006-01-17 | 2007-07-19 | Atmel Corporation | Manufacturing of silicon structures smaller than optical resolution limits |
| US20070166903A1 (en) * | 2006-01-17 | 2007-07-19 | Bohumil Lojek | Semiconductor structures formed by stepperless manufacturing |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| JP4764773B2 (ja) * | 2006-05-30 | 2011-09-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| WO2008050775A1 (fr) * | 2006-10-25 | 2008-05-02 | Nec Corporation | Dispositif à semi-conducteur et son procédé de fabrication |
| US7879706B2 (en) * | 2007-10-31 | 2011-02-01 | Macronix International Co., Ltd. | Memory and manufacturing method thereof |
| JP2009271966A (ja) * | 2008-05-01 | 2009-11-19 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| KR101529575B1 (ko) * | 2008-09-10 | 2015-06-29 | 삼성전자주식회사 | 트랜지스터, 이를 포함하는 인버터 및 이들의 제조방법 |
| US11018156B2 (en) * | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US10892016B1 (en) * | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11069697B1 (en) * | 2019-04-08 | 2021-07-20 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11158652B1 (en) * | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4173766A (en) * | 1977-09-16 | 1979-11-06 | Fairchild Camera And Instrument Corporation | Insulated gate field-effect transistor read-only memory cell |
| US5428568A (en) * | 1991-10-30 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Electrically erasable and programmable non-volatile memory device and a method of operating the same |
| JP3410747B2 (ja) | 1992-07-06 | 2003-05-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5400286A (en) * | 1993-08-17 | 1995-03-21 | Catalyst Semiconductor Corp. | Self-recovering erase scheme to enhance flash memory endurance |
| JP3206236B2 (ja) | 1993-08-19 | 2001-09-10 | 松下電器産業株式会社 | 半導体記憶装置の消去方法 |
| KR100460845B1 (ko) * | 1995-08-31 | 2005-05-24 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체불휘발성기억장치및그것을사용한컴퓨터시스템 |
| US5838041A (en) * | 1995-10-02 | 1998-11-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region |
| US5774396A (en) * | 1996-03-29 | 1998-06-30 | Aplus Integrated Circuits, Inc. | Flash memory with row redundancy |
| JP2833585B2 (ja) * | 1996-05-17 | 1998-12-09 | 日本電気株式会社 | 半導体不揮発性記憶装置 |
| US5963465A (en) * | 1997-12-12 | 1999-10-05 | Saifun Semiconductors, Ltd. | Symmetric segmented memory array architecture |
| JP3346274B2 (ja) * | 1998-04-27 | 2002-11-18 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US6166958A (en) * | 1998-07-09 | 2000-12-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device, method for manufacturing the same, and method for controlling the same |
| US6181597B1 (en) * | 1999-02-04 | 2001-01-30 | Tower Semiconductor Ltd. | EEPROM array using 2-bit non-volatile memory cells with serial read operations |
| JP4138173B2 (ja) * | 1999-08-26 | 2008-08-20 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置およびその消去方法 |
-
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Cited By (1)
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