KR20020091063A - 급속 ｎ₂ 열처리에 의한 실리콘(100)상의 초박형의질화물 성장 - Google Patents

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맷슨 써멀 프로덕츠, 인크.
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Abstract

실리콘 함유 웨이퍼는 급속 열처리(RTP) 시스템에서 질소 함유 가스에서 웨이퍼 표면 상의 얇은 산화막이 적어도 부분적으로 분해되고 얇은 질화물 또는 옥시니트라이드막이 성장되는 소정 시간에 소정 온도로 가열된다.

Description

급속 Ｎ₂ 열처리에 의한 실리콘(100)상의 초박형의 질화물 성장{GROWTH OF ULTRATHIN NITRIDE ON Si(100) BY RAPID THERMAL N2 TREATMENT}
게이트 유전체 박막은 딥 서브마이크론 집적 회로를 가능케하는 가장 중요한 재료중 하나이다. 반도체가 산소 분위기 하에서 가열되어 웨이퍼 표면 상의 실리콘을 소멸시켜 산화물이 "성장"되는 종래의 열적 실리콘 산화물이 지금까지 상당히 만족스럽게 작용해왔다. 그러나, 막 두께가 지속적으로 축소됨에 따라, E. Garfunkel, E. Gusev 및 A. Vul(Kluwer Academic Boston, 1998)에 의해 편집된, "Fundamental Aspects of Ultrathin dielectrics on Si-based Devices"의 "Ultrathin dielectrics in silicon microelectronics-an overview"에서 L. C. Feldman, E. P. Gusev 및 E. Garfunkel에 의해 언급된 전자 터널링 및 붕소 확산 등의 문제점에 대응한 대안적 게이트 유전체가 사용되어야 할 수도 있다.
차세대 게이트 유전체에서 SiO2를 대체할 가장 매력적인 후보중 하나가 실리콘 질화물이다.
SiNx, SixNy또는 SizOxNy유전체를 생성하는 가장 통상적인 경로는 다양한 형태의 피착 방법(예를 들어, "Ultrathin SiO2and High-K Materials for ULSI Gate Dielectrics", Mat. Res. Soc. Symp. Proc. Vol.567(MRS, Warrendale, 1999 참조)을 통해서이다. 이러한 피착 방법에 따르면 처리 가스에서 반도체 표면으로 반송되는 유전체 박막용 재료를 갖는다. 처리 가스는 표면 상에서 혹은 그 근처에서 반응하여 박막을 형성한다. 처리 가스가 반응할 때 그 온도가 높기 때문에, 이러한 처리를 화학 증기 증착(CVD)이라 부른다. 몇몇 경우에, 처리 가스를 통해 전류를 흐르게 하는 것과 같은 저온(non thermal) 수단에 의해 에너지가 부가되어 플라즈마를 형성하며, 이러한 처리를 플라즈마 강화 CVD(PECVD)라 부른다. 그러한 증착 처리 및 소위 성장 처리에서 생성된 막들간의 계면은 서로 다르며, 실리콘 질화물 또는 혼합 산소 및 질소 함유 산화물(옥시니트라이드)막의 증착막은, 성장된 산화막보다 양호한 특성을 나타내지는 않는다.
오븐에서 비교적 고온(>1200℃)에서의 N2와 실리콘의 직접 반응이, S. M. Hu에 의한 J. Electrochem. Soc. 113,693(1966), A. Atkinson, a. J. Moulson 및 E. W. Roberts에 의한 J. Am. Ceram. Soc. 59,285(1976), 및 T. Ito, S. Hijiya, T. Nozaki, H. Arakawa, M. Shinoda 및 Y. Fukukawa에 의한 J. Electrochem. Soc. 125,443(1978)에서의 소결된 Si3N4의 생성시 나타난다. 그러나, 고온이 필수적이라고 생각되기 때문에, 실리콘 질화물만의 RTP 생성은 무시되었었다.
실리콘의 직접 질화에 이은 산화가 이루어지는 것에 대해, C. A. Paz, de Araujo, Y. P. Huang 및 R. Gallegos에 의해 J. Electrochem. Soc. 136,2035(1989)에서 연구되었으며, 질화물 표면이 산화물 성장을 억제한다는 것을 보여주었다.
M. L. Green, T. Sorsch, L. C. Feldman, W. L. Lennard, E. P. Gusev, E. Garfunkel, H. C. Lu 및 T. Gustafsson은 Appl. Phys. Lett. 71,2978(1997) 및 미국 특허 5,861,651호 및 5,904,523호에서 1050℃ 미만의 온도에서 산화막에 질소가 포함될 수 있음을 보여주었다. 미지의 수증기 및 산소 함유 처리 가스 분위기가 사용되었으며, 막 품질에 대한 계측이 이루어지지 않았다. 질소를 막에 포함시키면 처리 가스의 촉매 활동에 기여한다.
본 출원의 양수인에게 양도된, 1998년 12월 15일자 출원된 미국 특허 출원 제09/212,495호에는, 1050℃ 미만의 온도에서 박막에 질소가 포함될 수 있다는 것이 개시되어 있다. 막의 전기적 특성이 개시되어 있다.
종래 기술은, 최신 반도체 처리의 열적 버짓을 위해 요구되는 온도에서 실리콘 또는 실리콘 게르마늄 웨이퍼의 표면 상에 직접 성장될 수도 있는 실리콘 질화물 또는 실리콘 옥시니트라이드로 된 전기적으로 양호한 막을 전혀 예시하지 못하였다.
부록 및 참조문헌을 포함한 상기한 참조문헌, 출원 및 특허가 본 명세서에서 참조로서 사용된다.
< 관련 특허 및 출원>
RTP 원리에 기초한 리액터는 주로 웨이퍼 처리 중에 반응실의 한쪽 단부의전체 단면을 개방시켜 둔다. 처리가 변경되거나 예를 들어 다양한 사이즈의 웨이퍼가 사용되면, 상당히 큰 치수를 가지며 웨이퍼보다 두꺼울 수도 있는 다양한 웨이퍼 홀더, 보호 링 및 가스 분산판이, 반응실 내로 도입되어야 하며 쉽고 신속하게 변경되어야 하기 때문에, 이러한 구성이 설정되었다. 반응실의 치수는 임의로 설계된다. 미국 특허 5,580,830호는 가스 흐름의 중요성 및 가스 흐름을 조정하고 처리실 내의 불순물을 제어하는 도어 내의 개구의 사용을 개시하고 있다.
매우 광범위한 스펙트럼 응답의 고온계(pyrometer)를 사용하여 웨이퍼의 온도를 측정하는 중요성에 대해 미국 특허 제5,628,564호에 교시되어 있다.
종래의 RTP 시스템에서 가열되는 웨이퍼는 통상, 시스템의 반사벽에 실질적으로 평행한 웨이퍼를 지지하는 복수의 석영 핀 상에 위치한다. 종래 기술의 시스템은 장착된 서셉터 상에 웨이퍼, 특히 균일한 실리콘 웨이퍼를 위치시킨다. 미국 특허 제5,861,609호에는 웨이퍼로부터 분리된 서셉터 판의 중요성을 시사하고 있다.
소량의 반응 가스가 사용되어 산화물 또는 반도체의 에칭을 제어하는 기판의 RTP 방법이 미국 특허 제6,100,149호에 개시되어 있다. 실리콘의 증착이 제어되는 기판의 RTP 방법은 미국 특허 제6,077,751호에 개시되어 있다.
RTP 시스템에서 웨이퍼의 회전 방법은 미국 특허 제5,965,047호 및 미국 특허 제6,005,226호에 개시되어 있다.
1998년 12월 15일자로 출원된 미국 특허 출원 제09/212,495호에는 1050℃ 미만의 온도에서 박막에 질소가 포함될 수 있다는 것을 개시하고 있다.
상기한 출원은 본 발명의 양수인에게 양도되었으며 본 명세서에서 참조로서 사용된다.
<본 발명의 목적>
본 발명의 목적은 직접적 급속 열 질화 처리에 의해 실리콘 또는 실리콘 게르마늄 웨이퍼 상에 초박형의 순수 실리콘 질화막을 성장시키는 것이다.
본 발명의 목적은 또한 직접적 급속 열 질화 처리에 의해 실리콘 또는 실리콘 게르마늄 웨이퍼 상에 초박형의 순수 실리콘 옥시니트라이드막을 성장시키는 것이다.
본 발명의 목적은 또한 직접적 급속 열 질화 처리에 의해 실리콘 또는 실리콘 게르마늄 웨이퍼 상에 초박형의 순수 실리콘 질화물 및 실리콘 산화물의 이층 및 다층 막을 성장시키는 것이다.
본 발명은 RTP실 내의 처리 가스가 반도체의 재료와 반응하여 박막을 생성하게 되는 급속 열처리(RTP;rapid thermal processing)에 의해 반도체 웨이퍼의 표면 상에 박막을 생성하는 분야에 관한 것이다.
도 1은 Si 2p 코어 레벨 스펙트럼을 도시.
도 2는 N 1s 코어 레벨 스펙트럼을 1150℃에서의 N2노출 시간의 함수로서도시한 도면.
도 3은 질화물 두께를 1150℃에서의 N2노출 시간의 함수로서 도시한 도면.
도 4는 옥시니트라이드막의 N 함유량을 도시.
도 5는 각종 유전체막의 고주파수 용량-전압을 도시.
도 6은 각종 유전체막의 전류-전압 특성을 도시.
실리콘을 포함하는 반도체 웨이퍼는 RTP실에서 질소 함유 처리 가스에서 가열된다. 처리 가스는 처리 개시시에 웨이퍼 상에 존재했거나 산소 함유 가스가 존재하므로 인해 성장하는 박형 산화막이 1050 ℃ 이상의 온도에서 부분적으로 또는 완전히 제거될 수 있을 정도로 작은 산소 함유 가스를 포함한다. 그 후, 질소 함유 가스는 기판으로부터의 실리콘과 반응하여 실리콘 질화물 또는 실리콘 옥시니트라이드막을 형성한다. 또한, 산소 함유 가스의 고압 처리에 의해 막 두께가 증가되거나 실리콘 산화물, 실리콘 옥시니트라이드 또는 실리콘 질화물의 이층막 또는 다층막이 생성된다. 본 발명의 목적은, 실리콘을 포함하는 반도체 웨이퍼의 표면상에 막을 생성하기 위한 급속 열 처리(RTP) 방법에 의해 해소된다. 이러한 방법은 반도체 웨이퍼를 RTP 시스템의 처리실 내로 도입시키는 단계와, 반도체 웨이퍼를 적어도 하나의 질소 함유 가스의 분위기 하에서 1050℃ 이상의 온도 T까지 급속히 가열시키는 단계를 포함하고, 상기 분위기는 웨이퍼 표면 상의 제1 박막으로부터 적어도 부분적으로 산소가 제거될 정도로 충분히 산소 함유 가스를 제거시켰으며, 질소 함유 가스로부터의 질소가 표면과 반응하여 반도체 웨이퍼 표면 상의 상기 제1 박막 내에 포함된다.
가스는, 웨이퍼가 약 1050℃ 이상의 온도까지 가열될 때 웨이퍼의 제1 막으로부터 산소가 적어도 부분적으로 제거되면 산소 함유 가스가 충분히 없어지게 된다. 이로 인해, 산소 함유 가스의 농도는 가스 자체에 좌우된다. 한 예로서, 산소 함유 가스가 O2인 경우 그 농도는 통상 30 ppm 미만이며, 보다 바람직하게는 10 ppm 미만이며 가장 바람직하게는 4 ppm 미만이다. 산소 함유 가스가 H20이면, 그 농도는 10 ppm 미만이며, 보다 바람직하게는 1 ppm 미만이며 가장 바람직하게는 500 ppb 미만이다.
본 발명의 양호한 실시예에서, 웨이퍼를 1050℃ 이상의 온도까지 가열하면 반도체 웨이퍼의 표면 상의 제1 박막에는 산소가 전혀 남아있지 않게 된다. 웨이퍼 표면 상에서의 에칭 반응을 방지하기 위해, 산소 함유 가스의 농도는 온도 함수로서 제어될 수 있다. 산소 함유 가스가 O2및/또는 H20이면, 웨이퍼의 온도가 1050℃를 넘어서면 그 농도가 극적으로 감소되어 에칭이 방지될 수 있다. 이들 가스의 경우, 웨이퍼의 온도가 1050 ℃ 내지 1300 ℃이 되면 각각의 농도는 바람직하게는 1 ppm 미만이다. 일반적으로, 제1 막에 산소가 전혀 남아 있지 않도록 각각의 가스 성분(산소 함유 및/또는 질소 함유 가스)의 농도가 처리 시간 및 온도의 함수로서 제어될 수 있다. 반도체 웨이퍼의 열적 예산을 최소화하고 제1 막에 산소가 전혀 남아 있지 않도록 하기 위해, 웨이퍼는 1150 ℃ 이상의 온도까지 급속히 가열된다. 바람직하게는, 50℃/s 이상의 램프 레이트가 사용되며, 보다 바람직하게는 150℃/s 내지 500℃/s의 램프 레이트가 사용된다. 그러나, 웨이퍼 손상을 방지하기 위해, 웨이퍼 온도 및/또는 웨이퍼의 전면과 배면간 또는 웨이퍼를 가로지른 온도 경사 또는 웨이퍼 표면 상의 국부 경사를 의미하는 웨이퍼 상에서의 온도 경사 함수로서 램프 레이트 자체가 제어될 수 있다. 또한, 산소 함유 가스의 농도는 바람직하게는, 온도 램프 레이트를 고려하여 결정되거나 제어되며, 웨이퍼가 가열되거나 반대로 냉각되는 절대 온도, 램프 레이트 및/또는 웨이퍼가 가열되는 절대 온도는 산소 함유 가스에 따라 좌우되거나 제어된다. 웨이퍼 온도의 소정 온도 램프 다운시에 동일한 종류의 의존도 또는 제어가 사용될 수 있다.
상술한 양호한 실시예는 웨이퍼 상에 자연 산화물이 존재하는지 여부 또는 처리 가스가 소량의 산소 함유 가스에 의해 오염되었는지 여부에 무관하게 순수 실리콘 질화물(Si3N4)로 구성된 막을 생성하는 가능성을 제공한다. 처리 가스 내의 산소 함유 가스의 오염양 및/또는 자연 산화물 또는 오히려 RTP 처리 이전에 존재하는 산화물 층의 등가물의 두께에 따라, 1050 ℃ 이상의 웨이퍼의 처리 온도 및시간이 결정될 수 있다. 통상적으로 사용되는 RTP 리액터의 경우, 약 0.3 nm 내지 1.6 nm 범위에 있는 실리콘 질화막의 필요 두께에 따라, 순수 실리콘 질화물 층의 형성 온도는 1150℃ 이상이고, 이러한 온도에서의 처리 시간은 300 초 미만이다.
또한, 전기적 가스 방전 메카니즘에 의해 단파장의 자외선 방사 처리를 행하거나 질소 라디칼을 생성하면, 질화 처리를 추가적으로 지원하여 처리 시간을 감소시킬 수 있다.
순수 실리콘 질화막을 형성하는 상술된 처리의 또 다른 이점은, 웨이퍼 온도를 램프 다운시키면서 처리 가스 내에 제어된 양의 산소 함유 가스를 가짐으로써 실리콘 질화물층이 산화될 수 있다. 예를 들어, 웨이퍼 온도의 소정 온도의 램프 다운 또는 웨이퍼의 질화 처리 후 추가적 산화 단계를 행하여 산화가 이루어질 수 있다. 예를 들어, 그러한 부가적 단계는, 웨이퍼를 120 초 미만의 시간, 바람직하게는 1초 이상 60초 미만 동안 800℃ 내지 1100℃의 온도로 유지시키는 것이다. 또한, 이러한 산화 단계 중에, 자외선 방사 처리를 행하는 것이 유리할 수 있다. 상술된 처리는 처리실을 변화시킬 필요 없이 하나의 처리 사이클에서 실리콘 질화막 또는 실리콘 질화막에 이은 산화가 수행될 수 있다는 이점을 갖는다. 또한, 이러한 처리는 산소 함유 가스, 주로 대기에 존재하며 통상 처리실 벽에서 흡착되는 H2O 또는 O2의 상술된 오염에 대해 영향을 받지 않는다. 또한, 이러한 처리는 초기 실리콘 산화물층의 두께에도 영향을 받지 않는다. 이러한 이유들 때문에, 상술한 처리에 의해, 웨이퍼 온도가 램프 다운되는 동안 또는 질화 후의 추가적 산화단계에 의해 선택적으로 산화될 수 있는 매우 신뢰성 있으며 가장 유익하며 재생성이 높은 실리콘 질화막이 생성된다. 가장 큰 이점은 상술된 본 발명의 처리는 순수 N2로 행해질 수 있다는 것이다(언급된 산소 함유 가스의 저농도 또는 산소 함유 가스의 오염도와 관계 없음). 이러한 상술된 처리는 가스 공학 및 소유 비용면에서도 중요치 않다.
상술한 실시예의 또 다른 예에는 웨이퍼를 1150℃ 이상으로 가열한 후 사용되는 부가적 후속 단계를 들 수 있다. 이러한 단계는, 반도체 웨이퍼의 표면 상의 제2 박막에 산소가 포함되기에 충분한 레벨의 산소 함유 가스를 포함하는 분위기에서 웨이퍼를 급속히 가열하는 것을 포함한다. 웨이퍼 온도는 1150℃ 내지 1300℃ 범위 내이다. 산소 함유 가스는 바람직하게는 가스 O2, H2O, NO, N2O, O3로부터 선택되거나 그 조합이다. 이러한 부가적인 순차 단계에 필요한 시간은 바람직하게는 60초이며, 가장 바람직하게는 1초 이상 30초 미만이다. 또한, 자외선 방사 처리가 사용되어 분자로 된 산소로부터 O3를 생성하거나 분자로 된 산소의 생성을 지원하여 제2 박막으로의 산소 포함을 개선시킬 수 있다. UV 방사 처리는 필수적이지는 않고 바람직하게는 웨이퍼를 1150℃ 이상으로 가열하는 부가적 단계로 제한된다. 웨이퍼는, 바람직하게는 부가적 단계에서 1200℃ 이상의 온도까지 급속히 가열된다.
본 발명의 한 실시예에서, 웨이퍼를 온도 T까지 가열하는 동안 제1 박막이 성장한다. 박막 성장 동안에, 산소 및/또는 질소 함유 가스의 조성 또는 농도 및/또는 조성은, 웨이퍼 온도 및/또는 막 두께의 함수로서 제어될 수 있다. 또한, 가스의 온도는, 처리실로의 유입 이전에 가스가 소정 온도까지 사전 가열되도록 제어될 수 있다.
본 발명의 또 다른 실시예에서, 실리콘, 산소 및 질소는 반도체 웨이퍼가 1050℃ 이상의 온도를 가진 후 반도체 웨이퍼의 표면 상의 제1 박막에 남는다. 웨이퍼는 바람직하게는 1150℃ 이상의 온도까지 가열된다.
본 발명의 또 다른 실시예에서, 실리콘, 산소 및 질소는 반도체 웨이퍼가 1050℃ 이상의 온도를 가진 후 반도체 웨이퍼 표면 상의 제1 박막에 남으며, 제1 박막의 두께가 증가되기에 충분한 레벨의 산소 함유 가스를 포함하는 분위기에서 웨이퍼를 급속히 가열하는 부가적 순차 단계가 행해진다. 산소 함유 가스의 농도 및/또는 조성은 바람직하게는 웨이퍼 온도 및/또는 처리 시간 및/또는 막 조성 또는 두께의 함수로서 제어될 수 있도록 제어될 수 있다. 제1 막(예를 들어, SiO2막)의 두께를 증가시키기 위해, 산소 함유 가스의 농도는 바람직하게는 1 ppm 이상이다. O2의 경우, 그 농도는 바람직하게는 4 ppm 이상이고, 가장 바람직하게는 30 ppm 내지 10000 ppm이다.
또 다른 실시예에서, 반도체 웨이퍼는 게르마늄을 또한 포함한다.
양호한 질소 함유 가스는 N2, NH3, NO, N2O 또는 NF3에서 선택된다. 그러나, 이들 가스의 다양한 조성의 임의 조합, 예를 들어, N2및 N2O 또는 NO 및 NH3의 조합이 사용될 수 있다. 또한, Ar 또는 He과 같은 불활성 가스의 희석이 행해질 수 있다.
또한, 제1 박막을 온도 T 까지 가열한 후 박막의 두께가 증가되기에 충분한 레벨의 산소 함유 가스를 포함하는 분위기에서 웨이퍼를 급속히 가열함으로써 순차 단계가 행해진다. 필수적으로 제한되지는 않고 바람직하게는, 이러한 부가 단계는 질소 함유 가스가 N2, NH3, 또는 NF3에서 선택되거나 이들 가스의 조합인 경우 행해진다. 또한, 산소 함유 가스는 산소 및 질소 함유 가스의 경우 상술된 실시예에서 기술된 바와 같이 제어될 수 있다. 부가적 자외선 방사 처리를 행하면, 소정의 산소 함유 가스의 경우 막 성장률 및 전기적 막 특성을 향상시킬 수 있다는 점에서 유리하다.
본 발명의 또 다른 실시예는, 제1 박막의 두께가 증가되기에 충분한 레벨의 산소 함유 가스를 포함하는 분위기에서 웨이퍼를 급속히 가열하는 단계를 포함한다. 이 실시예에서, 게이트 산화물과 같은 고 품질의 실리콘 산화물이 1150℃ 미만의 온도(예를 들어, 950℃ 내지 1100℃의 온도에서 약 1 내지 30초 동안)에서 생성된다. 그 후, 고 품질의 실리콘 산화물 성장 후, 웨이퍼 온도는 1150℃ 이상으로 램프 업되며 실리콘 산화물의 질화가 예를 들어 약 60 초 미만 동안 행해진다.
본 발명의 다른 실시예는 웨이퍼를 RTP 시스템의 처리실 내에 도입시켜 1050℃ 이하의 온도까지 가열시킨 후 산소 함유 가스 중에서 제1 박막을 형성하는 단계를 포함한다. 제1 박막을 형성한 후에는, 웨이퍼를 적어도 하나의 질소 함유 가스 분위기 중에서 1050℃ 이상의 온도 T까지 가열시키는 것이 바람직하며, 이 분위기는 산소가 웨이퍼의 표면 상의 제1 박막으로부터 적어도 부분적으로 제거될 정도로산소 함유 가스가 충분히 제거되었으며, 질소 함유 가스로부터의 질소가 반도체 웨이퍼의 표면과 반응하여 그 웨이퍼의 표면 상의 제1 박막 내에 포함됨으로써 웨이퍼를 RTP 처리실로부터 제거시키지 않고도 처리할 수 있다.
본 발명의 다른 실시예에서는, RTP 시스템의 처리실 벽 및 다른 장비에 흡착되어 있는 H2O를 제거시키기 위해 처리실을 NH3가스로 세정시킨다. 이러한 세정은 약 5 내지 60초 동안 약 100℃ 내지 500℃까지의 웨이퍼 온도로 행해지는 것이 바람직하다. 세정 단계 후에, 웨이퍼를 상술된 실시예 중 하나에 따라 처리한다. 이 세정 단계는 웨이퍼의 오염을 1ppm 이하로 매우 신속하게 감소시킬 수 있으므로, 흡착된 물로부터 생겨나는 웨이퍼 오염에 기인하는 추가적인 산화가 대체적으로 발생되지 않기 때문에 제1 박막을 제거시켜야 하는 처리 시 1050℃ 이상의 온도에서의 처리 시간을 단축시킬 수 있다. 따라서, 전체적인 열적 버짓(budget)을 감소시킬 수 있다.
본 발명은 이하의 실시예들을 첨부된 도면을 참조하면서 설명하기로 한다. 또한, 본 발명의 상기 실시예들의 특징 및 이하의 실시예의 특징들은 본 발명의 교시를 벗어나지 않는 범위 내에서 전체적으로 또는 부분적으로 결합 또는 교환될 수 있다.
Steag Heatpulse 410 급속 열처리(RTP) 장치에서 질화를 행하였다. 질화 실험에서는 직경이 100㎜인 붕소 도핑된 Si(100) 웨이퍼들을 사용하였다. 모든 웨이퍼들을 RCA 세정제 조성물을 사용하여 세정시킨 후 수성 HF 용액에 침지시킴으로써 표면 자연 산화물을 제거시켰다. 세정된 웨이퍼를 RTP에 장착시켜 질화물을 성장시켰다. X-선 광전자 분광기(XPS)를 사용하여 막두께와 화학 조성물을 관찰하였다. 단색성 Al Kα소스 및 반구형 전자 분석기를 갖춘 PHI 시스템에서 XPS 계측을 행하였다. 실리콘 질화물에 대해 정확하게 정해진 전자 평균 자유 경로값이 없기 때문에, 본 발명자들은 SiO2에 대해 측정된 파라미터를 사용하여 질화물 두께를 얻었다.
표준 RCA 세정제를 사용하여 세정시킨 10-25Ω-㎝(100) p형 Si 기판들 상에 MOS 캐패시터들을 제조하였다. 아래의 표 1에 열거된 조건들에 따라 5종류의 게이트 유전체를 준비하였다. 300㎚ 두께의 폴리실리콘-게이트를 ~ 1×1020/㎤의 도핑 농도로 625℃에서 LPCVD에 의해 피착시켰다. 불순물을 활성화시킨 후, Al을 스퍼터링하고 나서, 웨이퍼를 25분간 435℃에서 포밍 가스로 소결시켰다. 습식 에칭에 의해 게이트를 형성하였다. 이러한 연구 시에, 본 발명자들은 3.36×10-3㎠의 면적을 갖는 정사각형 캐패시터들을 사용하였다. 이들 캐패시터들을 테스트하기 위해사용된 계기들에는 누설 전류 측정을 위한 HP 4155A 반도체 파라미터 분석기와, 고주파수(1㎒) C-V 측정을 위한 HP 4280A가 포함된다.
<MOS 캐패시터를 위한 옥시니트라이드 성장 조건>
샘플 단계 1 단계 2 물리적 두께
RNO N2, 1150℃, 20s O2, 1050℃, 60s 32Å
RON O2, 850℃, 60s N2, 1200℃, 60s 14Å
OX O2, 1020℃, 60s 32Å
결과 및 논의
<초박형 질화물 성장>
도 1에서는 레이블된 바와 같이, 여러 시간동안 1150℃에서 N2에 노출된 샘플들로부터 기록된 Si 2p 코어 레벨 스펙트럼을 도시한다. 본 발명자들의 실험에서는, 본 발명자들은 온도 램프 업 동안 급속 산화물 성장을 피하기 위해 주의깊게 수증기를 제어시켰다. 1150℃ 이하의 온도에서 질화물이 형성된다는 표시는 없었다. 본 발명자들은 수증기 또는 다른 촉매 가스가 첨가됨으로써 1100℃나 아마도 1050℃까지 내려간 약간 저온에서는 박막에 질소가 포함될 수 있는 것으로 예측하였다. 도 1로부터 관찰할 수 있는 바와 같이, 1150℃에서의 표면에 대한 짧은 1초 동안의 관찰 결과, 표면 상에 두 개의 이중선 피크(doublet peak)가 관찰되었다.이 이중선은 폭 에너지 간격이 0.6eV이고 강도비가 1/2인 스핀-전자 궤도 분할 p1/2및 p3/2에 기인한다. 약 99eV에서의 p3/2위치를 갖는 이중선은 벌크 실리콘으로부터 생겨난다. 그 결합 에너지에 근거하여, 약 103eV에서의 제2 이중선(해상되지 않음)은 SiO2〔8〕에 기인된다. 이러한 SiO2막의 형성은 온도 램프 업 동안 RTP 시스템에서의 잔류 산소에 의한 표면 산화에 의한 것이다. 10초 동안, 약 103eV에서의 SiO2피크의 강도는 현저히 감소되는 것으로 발견되었다. SiO2막은 약 1150℃의 온도 범위에서 SiO로 전환되는 것으로 알려져 있다. 이 SiO는 이들 온도에서 휘발성으로서 표면에서 방출된다.
도 1은 10초 이상 동안 나타난 약 101.2eV에서의 다른 이중선 피크를 도시한다. 2.37eV의 화학적 시프트를 갖는 후자의 이 피크는 Si3N4종류의 특성이다. 보다 긴 시간 동안의 N2처리에 의해, 질화물 피크 강도가 증가한다. 이는 실리콘 표면 상에 질화물막이 성장된 것을 의미한다.
도 2는 N 1s 코어 레벨 스펙트럼을 1150℃에서의 N2노출 시간의 함수로서 도시한 것이다. 스펙트럼의 강도가 기록되어 있다. 도 2로부터 알 수 있는 바와 같이, 짧은 1초 노출 동안 N 피크는 나타나지 않으므로, Si 2p 데이타는 질화물이 형성되지 않은 것이 확인된다.
(1초) 이상의 지속 시간 동안에는, 보다 강한 N 1s 피크가 가시화되고, 그 스펙트럼 강도는 N2노출 시간이 증가함에 따라 증가한다. 산화물 신호는 사라진다. N 1s 피크의 결합 에너지는 Si3N4종류의 특성인 397eV인 것으로 발견되었다. 이는 N이 실리콘 표면과 반응하여 질화물을 형성하는 것을 의미한다. 질화물 형성은 N2노출 시간이 증가함에 따라 증가한다.
도 3는 질화물 두께를 1150℃에서의 N2노출 시간의 함수로서 도시한 것이다. 이 두께는 60초 노출 후 매우 신속하게 포화되는 것으로 발견되었다. 이러한 포화 성장 동역학은 대수 성장 모델에 의해 설명할 수 있다. 노출 시간(초 단위) t의 함수로서 질화물 두께(Å 단위) d는 방정식 d = A log(Bt + 1) + C에 적용될 수 있으며, 여기서 상수 A, B, 및 C는 각각 2.6, 30, 및 5인 값을 취한다. t=0초에서의 5Å의 상수는 0.5㎚ 질화물의 등가물(N 확산 계수)을 갖는 산화된 표면 상에서 질화가 개시된다는 사실을 의미하는 것이다. 이러한 개시는 두께를 일정한 60초의 노출 시간에서 질화 온도의 함수로서 도시한 것이다. 질화물 두께는 온도의 함수로서 선형적으로 증가하는 것으로 발견되었다.
지금부터 질화물 형성을 위한 가능한 메카니즘에 대해 논의하기로 한다. 온도 램프 업 동안 박막의 SiO2가 형성되는 것은 명백하다. 온도가 임계 온도(본 발명자들의 실험에서는, ≥1150℃)에 도달하자마자, SiO2막은 분해되기 시작하며 질화물은 형성되기 시작한다. 가능한 반응은 산화물에 대한 직접 열분해나, 아마도 화학 반응 처리인 2N2+ 4Si + SiO2→ Si3N4+ 2SiO이다. 양쪽의 경우, SiO는 가스로서 방출된다. 이와 같은 초기의 질화는 모든 산화물이 질화물로 전환됨으로써실리콘 표면 상에는 단지 Si3N4만이 남겨질 때까지 매우 빠른 속도로 진행한다. 이 질화물이 불순물 및 반응제의 확산을 저지시키는 기능을 하는 것으로 알려져 있다. 그러므로, 얇은 질화막이 질화물/Si 계면으로의 반응제, 가능하게는 원자 N,의 확산을 효과적으로 차단시킴으로써 더 이상의 질화가 방지된다. 그럼에도 불구하고, RTP 질화물의 두께는 장래 ULSI 기술에 필요한 전반적인 요건에 적합하다. 더욱이, 1150℃에서의 처리 열 버짓이 확실히 실현가능하다. 따라서, RTP N2는 장래의 게이트 유전체를 위한 다른 매력적인 대체품을 제공할 것이다.
<초박형의 질소 풍부 옥시니트라이드의 성장>
질소 풍부 옥시니트라이드를 형성하기 위해 서로 다른 두 개의 RTP 처리 시퀀스를 이용하였다. 제1 방식에서는, Si 기판을 고온(≥1150℃)에서 N2가스로 처리하여 상술한 바와 같은 얇은 Si3N4박막을 형성하였다. 다음에 질화막을 RTP에서 O2로 처리하여 질소 풍부 옥시니트라이드를 형성하였다. 제2 방식에서는, 먼저 SiO2를 형성하기 위해 Si 웨이퍼에 대해 O2산화를 행한 후 N2에 노출시켜 질소 풍부 옥시니트라이드를 형성하였다.
질소 풍부 옥시니트라이드의 성장은 1150℃ 이상의 온도에서 SiO2막을 N2에 노출시킴으로써 달성된다. 두께가 50, 25, 및 16Å인 3 개의 서로 다른 SiO2막을 RTP의 O2하에서 1010℃, 910℃, 및 850℃에서 열적으로 각각 성장시켰다.
도 4는 이들 옥시니트라이드막의 N 함유량을 도시한 것이다. 50Å의 SiO2막에는 질소가 포함되어 있지 않은 것이 관찰되었다. 그러나, 온도가 1150℃ 이상일 경우에는 박막(~25Å) 상에 질소가 포함되어 있는 것이 발견되었다. 16Å의 SiO2막의 질화에서는 25Å의 SiO2막을 질화시킬 때 얻어진 것과 비교할 때 다른 행동이 나타났다. 1200℃에서의 16Å의 SiO2막의 질화는 질소 풍부 옥시니트라이드막을 형성하는 반면, 1250℃에서 질화될 경우에는 Si3N4가 형성된다. 이는 SiO2막이 1250℃에서의 질화에 의해 전체적으로 분해되어 새로운 초박형의 순수 질화막이 성장되는 것을 의미한다. 50Å의 SiO2막에서의 질소 부재와 16Å막에서의 산소 사라짐은 Si-유전체 계면에서 질화가 발생한다는 것을 의미한다. 온도가 임계 온도(본 발명자들이 현재까지 조사한 케이스에서는 ≥1150℃)에 도달하자마자, SiO2막은 SiO2/Si 계면에서 분해되기 시작하여 N이 이 계면으로 확산될 수 있으면 질화물이 형성되기 시작한다. XPS 결과에 의하면, 초기 두께가 50Å인 SiO2막의 샘플에서는 질소가 존재하지 않은 것을 알 수 있다. 반대로, 초기 두께가 25Å 및 16Å인 SiO2막의 샘플에 대한 N 1s 스펙트럼에서는 1200℃ 및 1250℃에서 질화가 발생할 경우에만 질소가 존재하는 것이 밝혀졌다. 1150℃에서 질화된 막은 질소가 존재하지 않는 것이 밝혀졌다. 60초간 1200℃ 및 1250℃에서 질화가 행해진 두께가 25Å인 초기 SiO2막의 샘플에 대한 N 1s 결합 에너지는 각각 397.55와 397.52eV〔11〕이다. 이들 수치는 옥시니트라이드막에서 얻어지는 결합 에너지의 전형이다. 60초간 1200℃ 및 1250℃에서 질화가 행해진 두께가 16Å인 초기 SiO2막의 샘플에 대한 N 1s 결합 에너지는 각각 397.52와 397.1eV이다. 1250℃에서 질화된 샘플은 상대적으로 낮은 결합 에너지를 나타내어, 순수 질화 실리콘 샘플의 결합 에너지에 필적한다. 또한, 두께가 16Å인 초기 SiO2막의 질화된 샘플에 대한 Si 2p 스펙트럼도 얻어졌다. 1150℃, 1200℃, 및 1250℃에서 질화된 샘플들에 상당하는 결합 에너지는 Si0피크에서는 99.16, 99.12 및 99.12이고, Si+4피크에 대한 결합 에너지는 103.16, 102.92 및 101.5이다. Si+4피크 위치는 질화 온도가 증가함에 따라 감소한다. 1150℃에서 질화된 샘플에 대한 화학적 시프트는 4eV로서, 이는 필적할만한 두께를 갖는 SiO2의 것과 일치함으로써, 1150℃에서의 질화에 의한 질소 부재를 다시 확인하였다. 1200℃에서 질화된 샘플에 대한 화학적 시프트는 3.8eV인 반면, 1250℃에서 질화된 샘플에 대한 화학적 시프트는 2.38eV이다. 2.38eV의 화학적 시프트는 순수 Si3N4막〔9〕의 전형이다. 이러한 관찰로부터, Si/SiO2계면에서 발생하는 질화 메카니즘에 관해서 보다 일찍이 결론을 얻을 수 있음을 확인하였다. 1200℃에서 질화된 샘플은 순수 질화물의 화학적 시프트와 SiO2의 화학적 시프트 사이에 존재하는 화학적 시프트로 표시되는 옥시니트라이드막을 형성한다.
<질소 풍부 옥시니트라이드의 전기적 특성>
도 5는 각종 유전체막의 고주파수 용량-전압을 도시한 것이다. 1200℃에서 16Å SiO2막의 질화에 의해 성장된 SiON 샘플은 계면에서의 양전하의 존재로 인해 오히려 "스미어 아웃(smeared out)" C-V 곡선을 나타낸다. 계면에서 트랩된 전하들의 축적으로 질화가 발생하기 쉽다. 도출된 전기적 두께(17Å)는 XPS에 의해 측정된 물리적 두께(14Å)보다 상대적으로 두껍다. 이는 전자들의 파동 성질에 기인되는 것으로 예기되며, C-V 데이타로부터 얻어진 두께는 약 3-5Å 이상인 것으로 보고되어 있다. 질화물의 산화에 의해 성장된 32Å SiON막은 -0.35V의 플랫 밴드 전압을 나타내는 것으로, 이는 기준 SiO2의 플랫 밴드 전압(-0.75)보다 낮다. 옥시니트라이드는 보다 낮은 임계 전압을 나타내며, 이는 저 전력 CMOS 장치에서는 관심 대상 후보가 된다. 유전체 내에 질소 원자가 존재함으로써 PMOS 트랜지스터에서 붕소 침투에 대한 확산 장벽으로서 효과적으로 기능하는 것으로 입증되었다.
도 6은 각종 유전체막의 전류-전압 특성을 도시한 것이다. 두 타입의 옥시니트라이드막으로부터 측정된 누설 전류는 32Å SiO2로부터 얻어진 것에 필적한다. 질소 풍부 초박형의 옥시니트라이드(17Å)의 경우, 본 발명자들은 누설 전류에서 현저한 개선을 보임으로써, 이 막을 2㎚ 이하의 게이트 유전체에 대한 잠재적인 후보로서 설정하고 있다. 2V에서, 산화에 이은 질화에 의해 현상된 질소 풍부 옥시니트라이드는 1.2×10-5A/㎠의 누설 전류를 나타낸다. 이 수치는 1997년 Appl. Phys. Lett. 70, 384에서 K. Kumar, A.I.Chou, C.Lin, P.Choudhury, J.C.Lee, 및 J. Lowell씨에 의한 24Å NO 성장 옥시니트라이드막; 1998년 IEEE Elect. Dev.Lett. 19, 341에서 Q.Lu, D.Park, A.Kalnitsky, C.Chang, S.P.Tay, T.J.King, 및 C.Hu씨에 의한 19Å N2O 옥시니트라이드막, 19Å의 EOT를 갖는 Ta2O5게이트 스택에 대해 보고된 것보다 훨씬 낮다.
비록 본 발명은 상기 실시예 및 도면에 대해서만 기술 및 도시하였지만, 당업자라면 이들 실시예에 대한 변형 및 수정 실시예가 가능하다는 것은 인식할 수 있을 것이다. 그러므로, 본 발명은 첨부된 청구범위의 사상 및 범주 내에서 여러 실시예가 가능하다. 특히, 산화물막의 분해 온도를 낮추어 상기 실시예에서 기술된 것과 등가인 우수한 막 전기적 특성을 얻을 수 있는 촉매 가스의 도입은 본 발명자들에 의해 예기된 것에 주목해야 한다.

Claims (15)

  1. 실리콘을 포함하는 반도체 웨이퍼의 표면 상에 막을 형성하기 위한 급속 열처리(RTP) 방법에 있어서,
    a) 상기 반도체 웨이퍼를 RTP 시스템의 처리실 내로 도입시키는 단계와,
    b) 상기 반도체 웨이퍼를 적어도 하나의 질소 함유 가스의 분위기 하에서 1050℃ 이상의 온도 T까지 급속으로 가열시키는 단계를 포함하고,
    상기 분위기는 상기 반도체 웨이퍼 표면 상의 제1 박막으로부터 적어도 부분적으로 산소가 제거될 정도로 충분히 산소 함유 가스를 제거시켰으며, 상기 질소 함유 가스로부터의 질소가 상기 표면과 반응하여 상기 반도체 웨이퍼 표면 상의 상기 제1 박막 내에 포함되는 급속 열처리 방법.
  2. 제1항에 있어서,
    상기 단계 b 후에, 상기 반도체 웨이퍼 표면의 상기 제1 박막에는 산소가 존재하지 않는 급속 열처리 방법.
  3. 제2항에 있어서,
    상기 반도체 웨이퍼는 상기 단계 b)에서 1150℃ 이상의 온도까지 급속히 가열되는 급속 열처리 방법.
  4. 제2항에 있어서,
    상기 반도체 웨이퍼 표면 상의 제2 박막에 산소가 포함되기에 충분한 레벨의 산소 함유 가스를 포함하는 분위기에서 상기 반도체 웨이퍼를 급속히 가열시키는 후속 단계 c를 더 포함하는 급속 열처리 방법.
  5. 제3항에 있어서,
    상기 반도체 웨이퍼는 상기 단계 b에서 1200℃ 이상의 온도에서 급속히 가열되는 급속 열처리 방법.
  6. 제1항에 있어서,
    상기 제1 박막은 상기 온도 T까지의 상기 반도체 웨이퍼의 가열 동안 성장되는 급속 열처리 방법.
  7. 제1항에 있어서,
    상기 단계 b 이후의 상기 반도체 웨이퍼 표면 상의 상기 제1 박막에는 실리콘, 산소, 및 질소가 존재하는 급속 열처리 방법.
  8. 제7항에 있어서,
    상기 반도체 웨이퍼는 상기 단계 b에서 1150℃ 이상의 온도에서 급속히 가열되는 급속 열처리 방법.
  9. 제7항에 있어서,
    상기 제1 박막의 두께가 증가하기에 충분한 레벨의 산소 함유 가스를 포함하는 분위기에서 상기 반도체 웨이퍼를 급속히 가열시키는 후속 단계 c를 더 포함하는 급속 열처리 방법.
  10. 제1항에 있어서,
    상기 반도체 웨이퍼는 게르마늄을 더 포함하는 급속 열처리 방법.
  11. 제1항에 있어서,
    상기 질소 함유 가스는 N2, NH3, 또는 NF3인 급속 열처리 방법.
  12. 제11항에 있어서,
    상기 박막의 두께가 증가하기에 충분한 레벨의 산소 함유 가스를 포함하는 분위기에서 상기 반도체 웨이퍼를 급속히 가열시키는 후속 단계 c를 더 포함하는 급속 열처리 방법.
  13. 제1항에 있어서,
    상기 박막의 두께가 증가하기에 충분한 레벨의 산소 함유 가스를 포함하는분위기에서 상기 반도체 웨이퍼를 급속히 가열시키는 후속 단계 c를 더 포함하는 급속 열처리 방법.
  14. 제1항에 있어서,
    상기 단계 a와 상기 단계 b 사이에, 상기 제1 박막을 형성하기 위해 상기 반도체 웨이퍼를 산소 함유 가스에서 급속히 가열시키는 단계 a'를 더 포함하는 급속 열처리 방법.
  15. 제14항에 있어서,
    상기 단계 a' 및 상기 단계 b는, 상기 단계 a'와 상기 단계 b 사이에서 동일 RTP 처리실로부터 상기 반도체 웨이퍼를 제거시키 않고도 상기 동일 RTP 처리실에서 행해지는 급속 열처리 방법.
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