KR100848423B1 - 유전체 코팅 및 유전체 코팅을 형성하는 방법 - Google Patents

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Abstract

반도체 웨이퍼 등의 기판에 높은 유전율 유전체 코팅을 피착하기 위한 방법이 제공된다. 일 실시예로, 이 방법은 기판에 질화물층을 형성하는 것을 목적으로 한다. 대체 실시예에서는, 본 발명은 반도체 웨이퍼 상에 금속 산화물 또는 실리케이트를 형성하는 것을 목적으로 한다. 금속 산화물이나 실리케이트를 형성할 때, 패시베이션 층을 먼저 기판에 피착시킨다.
유전막, 패시베이션층, 유전체 코팅, 질화물층, 산화물층

Description

유전체 코팅 및 유전체 코팅을 형성하는 방법{DIELECTRIC COATING AND METHOD OF FORMING A DIELECTRIC COATING}
[관련 출원]
본 출원은 출원번호 60/233,740으로 2000년 9월 19일 출원된 가출원에 근거하고 우선권을 주장한다.
상보형 금속 산화물 반도체(CMOS) 장치, MOSFET 장치나 DRAM과 같은 고용량 메모리 장치들을 형성하기 위해, 실리콘 웨이퍼와 같은 기판 상에 얇고 높은 유전율(high-k) 코팅을 형성하는 것이 자주 필요하다. 반도체 웨이퍼에 그러한 얇은 막을 형성하기 위한 다양한 기술들이 개발되어 왔다.
과거에는, 게이트 유전층은 이산화규소로 형성되었다. 그러나 위에 설명한 장치들의 소형화(scaling down)에 따라 이산화규소보다 더 높은 유전율을 가진 게이트 유전체(gate dielectrics)에 대한 요구가 증가되어 가고 있다. 이것은 게이트 누전 전류(leakage current)를 나쁘게 하지 않으면서 매우 얇은 산화물 등가 두께(20Å이하)에 도달하기 위해 필요하다. 일 실시예에서, 당 기술 분야에 숙련된 사람들은 종래의 실리콘산화물층(silicon dioxide layer) 대신에 질화물층(nitride layer)을 사용하는 가능성을 조사해왔다.
예를 들어, 유전막을 형성하는 종래의 한 방법에서는, 기판 상에 옥시나이트라이드 층(oxynitride layer)을 먼저 기판에 형성하고 나서 산소 함유 또는 불활성 환경에서 어닐링(annealing)시킴으로서 유전층을 생성하였다. 예를 들어 그러한 종래의 방법 하나가 Sun 등의 미국 특허 제 5,880,040호에 기재되어 있다. 특히 Sun 등은 실리콘 기판의 가열된 표면을 N2O에 노출시켜 그 표면에 SiO2 층을 성장시킴으로써, 이 층에 질소 성분이 포함되는 유전층 제조 방법을 기재하고 있다. 다음에, 이 SiO2층을 가열시켜 NO에 노출시킴으로써 SiO2층과 실리콘 기판 사이의 계면 영역에서 실리콘-질소 결합이 형성된다. 그 다음에 이 층을 질소와 같은 불활성 기체의 존재하에서 어닐링시킨다. 이 방법이 약간의 이점은 있을 수 있지만, 최종 형성된 막의 유전율 "k"는 상대적으로 낮은 질소 성분으로 인해 특정 용도에 충분할 정도로 크지 않다.
추가적인 방법들도 개발되어 왔다. 예를 들어, 게이트 스택(gate stack)으로 알려진 또 다른 종래의 방법에서는 실리콘 기판 상에 베이스 산화물층(base oxide layer)을 형성한 후 게이트 유전체에 게이트 접촉 물질(gate contact material)을 피착시킴으로써 유전막을 형성한다. 이러한 게이트 스택에 확인된 하나의 문제점은 100nm용 테크날러지 노드(technology node)에서는 2nm보다 작고 50nm노드에서는 1nm보다 작은 산화막 두께가 돌출되는 것이다. 종래의 이산화규소는 터널링 전류로 인한 만족스러운 게이트 누전을 형성하면서 이러한 크기에는 스케일될 수 없는 것으로 여겨진다. 이러한 두께 범위에서 이산화규소에 대해 예측되는 터널링 전류 크기가 수 자릿수 정도 너무 크게 되는 것으로 예기된다. 터널링 전류를 감소시키기 위해서는 높은 유전율을 가진 물질들이 필요하다.
이처럼, 현재로서는 기판에 높은 유전율(high-k) 코팅을 피착하는 개선된 방법에 대한 필요성이 존재한다.
본 발명의 일 실시예에 따르면, 기판에 유전체 코팅을 피착하는 방법이 제공되는데, 기판을 포함하기에 적합한 반응 용기와 반응 용기와 연결되어 기판을 가열하기 위한 에너지원을 포함하는 시스템을 포함한다. 예를 들어, 일 실시예로, 기판은 반도체 웨이퍼가 될 수 있다.
반응 용기 안에 있는 동안, 약 4보다 큰 유전율을 가지는 질화막이 기판에 형성될 수 있다. 예를 들어, 이 질화막을 형성하기 위한 하나의 방법은 아래를 포함할 수 있다.
a)기판을 에너지원으로 산화물 피착 온도까지 가열하는 단계,
b)기판을 산화물 피착 온도로 유지시킨 채 반응 용기에 산화물 가스를 공급하는 단계. 이 산화물 가스는 적어도 하나의 질소 원자를 포함하는 화합물을 포함해서 산화물 가스가 기판과 반응함으로써 그 기판에 옥시나이트라이드 층(oxynitride layer)을 형성한다. 예를 들어, 몇 몇 실시예에서, 질소를 포함하는 화합물은 NO, N2O, NO2, 그들의 화합물로 구성된 군으로부터 선택된다.
c)기판을 질화물 피착 온도로 유지시키면서 옥시나이트라이드 층에 질화물층을 피착하는 단계. 예를 들어, 몇 몇 실시예들에서, 이 질화물층은 반응 용기에 제1 가스 프리커서 및 제2 가스 프리커서를 공급하는 것에 의해 피착될 수 있다. 몇 몇 실시예에서, 제1 가스 프리커서는 적어도 하나의 실리콘 원자를 포함하는 화합물(예, SiH4, SiH3, SiH2Cl2, 등등)을 포함하고, 제2 가스 프리커서는 적어도 하나의 질소 원자를 포함하는 화합물(예, NH3, N2O, 등등)을 포함한다.
유전막을 형성하는 방법은 산화물 어닐링 가스(예, N2O)의 존재하에서 질화물층을 어닐링하는 단계뿐만 아니라, 질화물 형성 어닐링 가스(예, NH3)의 존재하에서 질화물층을 어닐링하는 단계를 포함한다.
일 실시예에 있어서, 형성된 층의 표면의 거칠기를 최소화하기 위해, 옥시나이트라이드 층은 10Å보다 작은 두께를 가지도록 형성될 수 있다. 또한 질화물층은 섭씨 750도보다 낮은 온도에서 피착되어질 수 있고, 이어서 질화물층은 섭씨 770도보다 높은 온도에서 산화물 어닐링 가스의 존재하에서 어닐링될 수 있다. 이와 같이 형성된 질화물층은 25Å보다 작은 두께를 가질 수 있다.
질화물 증착 전에 얇은 옥시나이트라이드 층을 형성하기 위해서, 옥시나이트라이드 층은 약 50토르보다 낮은 압력, 특히 25토르보다 낮은 압력을 가진 환경 안에서 형성되어질 수 있다.
상기에서 설명한 바와 같이, 산화물 어닐링 가스의 존재하에서 질화물층을 어닐링하는 것 이외에, 질화물층은 또한 질화물 형성 어닐링 가스의 존재하에서 어닐링될 수 있다. 질화물 형성 어닐링 가스의 존재하에서 어닐링될 때, 온도는 섭씨 약 875 내지 925도일 수 있다.
질화물층은 다양한 장치들(devices)에서 사용될 수 있다. 예를 들어, 질화물층은 커패시터나 트랜지스터에 포함될 수 있다.
다른 실시예에 있어서는, 질화물층을 형성하는 대신에, 본 발명은 반도체 웨이퍼 위에 금속 산화물이나 실리케이트 층을 형성하도록 되어있다. 이 실시예에서, 본 발명의 방법은 웨이퍼 위에 패시베이션(passivation) 층을 형성하기 위해 질소를 포함하는 가스의 존재하에서 실리카를 포함하는 웨이퍼를 가열하는 것을 포함한다. 질소를 포함하는 가스는 암모니아일 수 있다. 패시베이션 층은 약 5nm보다 작은, 특히 1nm보다 작은 두께를 가질 수 있다. 패시베이션 층은 섭씨 약 600도 내지 900도의 온도에서 10초 이하의 시간으로 형성될 수 있다. 패시베이션 층의 형성 동안 질소를 포함하는 가스의 부분압은 약 100토르보다 낮을 수 있다.
본 발명에 따르면, 패시베이션 층은 나중에 산화물층이 형성되는 것을 막기위해 형성되어진다.
패시베이션 층을 형성한 후에, 웨이퍼를 가스 프리커서의 존재하에서 가열시켜 금속 산화물이나 실리케이트를 포함하는 유전층을 형성할 수 있다. 이 유전층은 섭씨 약 300도보다 높은 온도, 특히 섭씨 약 400 내지 800도의 온도에서 형성될 수 있다. 가스 프리커서는 유전층의 형성동안 약 100토르보다 작은 부분압을 가질 수 있다. 이 유전층은, 예를 들어, HfO2, ZrO2, Al2O3, Ta2O5, La2O5 또는 그것들의 실리케이트가 될 수 있다.
유전층을 형성한 후에, 웨이퍼는 어닐링 가스의 존재하에서 어닐링될 수 있 다. 어닐링 가스는 불활성 가스와 산소를 포함하는 가스를 포함한다. 어닐링 가스는, 예를 들어, 질소, 아르곤, 또는 그들의 혼합물이 될 수 있다. 한편, 산소를 포함하는 가스는 NO, N2O, O2 또는 그들의 혼합물이 될 수 있다.
유전층이 일단 형성되면, 상기 유전층은 1.2nm보다 작은 EOT를 가질 수 있다. 유전층은 다양한 장치들에서 사용될 수 있다. 일 실시예로, 폴리실리콘 층이 유전층 맨 위에 피착될 수 있다.
본 발명의 모든 공정은 웨이퍼를 고온으로 급속히 가열시키는 급속 열처리 챔버(rapid thermal processing chamber) 안에서 실행될 수 있다. 모든 층들은 희망에 따라 독립된 가열 싸이클(heating cycle) 중에 형성될 수 있다.
본 발명의 다른 특징과 양상들에 대해서는 이하에서 상세히 기술하기로 한다.
도 1은 본 발명의 일 실시예에서 이용될 수 있는 급속 열 화학 기상 증착 시스템(rapid thermal chemical vapor deposition system)의 단면도.
도 2는 본 발명의 방법의 일 실시예의 흐름도.
도 3은 본 발명에 따라 사용될 수 있는 RT-CVD 모듈의 평면도.
도 4는 본 발명의 한 방법의 일 실시예의 도표.
도 5는 본 발명의 방법의 또 다른 실시예의 도표.
도 6-23은 예 1에서 얻어진 결과들을 설명하는 그래프.
도 24는 아래의 예2에서 얻어진 결과들을 설명하는 그래프이다.
본원 명세서와 도면의 참조 부호의 반복 사용은 동일하거나 유사한 특징 또는 본 발명의 소자를 나타낸다.
본 설명은 단지 실시예들 중 하나의 설명이고, 본 발명의 더 넓은 양태를 제한하려는 의도가 아니며, 본 발명의 광범위한 양태가 일 구성에 구현되어 있다는 것을 통상의 기술을 가진 사람에게 이해되어져야 한다.
본 발명은 일반적으로 기판 위에 상대적으로 높은 유전율 k를 가진 코팅을 피착하는 방법에 관한 것이다. 예를 들어, 본 발명에 따라 형성된 코팅의 유전율은 일반적으로 약 4보다 크고, 어떤 실시예에서는 약 10보다 크고, 어떤 실시예에서는 약 15보다 크다. 예를 들어 본 발명에 따라 형성된 코팅은 약 5 내지 100 사이의 유전율을 가질 수 있고, 어떤 실시예에서는 약 15 내지 20 사이의 값을 가질 수 있다. 또한, 최종 형성된 높은 유전율(high-k) 코팅은 일반적으로 약 30nm보다 작은 두께를 가질 수 있다. 예를 들어, 장치들을 형성할 때, 최종 두께는 일반적으로 약 1nm 내지 20nm 사이이고, 어떤 실시예에서는 약 1 내지 10나노미터(nanometer)이다.
이하에서 더 자세하게 설명되는 바와 같이, 본 발명은 일반적으로 높은 유전율을 갖는 게이트 유전층의 형성을 목적으로 한다. CMOS 장치와 같은 다양한 장치들은 작은 EOT를 가진 채 본 발명에 따라 생산될 수 있다. 일 실시예에서, 본 발명은 게이트 유전막 형성을 위한 질화물 스택(nitride stack), 특히 Si3N4/SiO2 스택의 형성을 목적으로 한다. 다른 실시예에서 본 발명은 게이트 유전체의 형성시에 반도체 웨이퍼 위에 높은 유전율 금속 산화물이나 실리케이트 코팅을 피착하는 것을 목적으로 한다. 본 발명에 따라 형성된 금속 산화물이나 코팅은 장치의 성능과 신뢰도를 떨어뜨리는 계면에서의 산화물층의 형성을 최소화 시키면서 통상의 자기 정렬된(self-aligned) 듀얼-게이트 폴리-Si(dual-gate poly-Si) CMOS 기술에 적합하다. 장치는 낮은 EOT 값과 감소된 누전 전류(leakage current)를 갖고 제조된다.
일반적으로, 본 발명에서는 기판에 유전체 코팅을 피착하기 위해 이용될 수 있는 어떤 챔버(chamber)나 용기도 이용될 수 있다. 예를 들어, 본 발명의 방법에서는 통상의 화학 기상 증착 용기(chemical vapor deposition vessel)가 사용하기에 적합할 수 있다. 그러나 물리적 기상 증착, 플라즈마 증강 화학 기상, 스퍼터링 등과 같이 다른 기술에서 사용되는 다른 용기들도 본 발명에서 사용될 수 있다는 것은 이해되어야 한다.
도 1을 참조하면, 기판 위에 유전체 코팅을 피착하기 위해 화학 기상 증착을 이용하는 시스템(10)의 하나의 구체적인 실시예가 설명되어 있다. 도시된 바와 같이, 시스템(10)은 반도체 웨이퍼(14)와 같은 기판을 수용하기에 적합한 반응 용기(12)를 포함한다. 도시된 바와 같이, 웨이퍼(14)는 석영과 같은 열절연체로 만들어진 기판 홀더(holder)(15) 위에 위치한다. 처리(processing) 중에, 기판 홀더(15)는, 한 실시예에서, 웨이퍼 회전 메커니즘을 이용하여 상기 웨이퍼(14)를 회전시키도록 개조될(adapted) 수 있다. 웨이퍼(14)를 회전시키는 것은 웨이퍼(14)의 표면에 걸쳐 온도 균일성을 보다 더 향상시킬 수 있고 웨이퍼(14)와 반응 용기(12) 내로 투입된 가스 사이에서의 접촉을 향상시키고 가스 균일성을 향상시킬 수 있다. 그러나, 웨이퍼 외에도, 반응 용기(12)도 광학 부품(optical parts), 막(films), 섬유(fiber), 리본(ribbon) 등등과 같은 다른 기판을 처리하도록 개조될 수 있다는 것에 주목할 필요가 있다.
반응 용기(12)는 웨이퍼(14)를 매우 빠른 속도와 주의깊게 제어되는 조건 하에서 가열되도록 설계된다. 반응 용기는(12)는, 예를 들어, 금속이나 세라믹(ceramics)를 포함하는, 다양한 물질들로 만들어질 수 있다. 예를 들어 어떤 실시예에서는, 반응 용기(12)는 스테인레스 강철이나 석영으로 만들어질 수 있다. 반응 용기(12)가 열전도 물질로 만들어지면, 그것은 일반적으로 냉각 시스템을 포함한다. 예를 들어, 도 1에서 도시된 바와 같이, 반응 용기(12)는 반응 용기(12)의 주변을 둘러싸거나 반응 용기(12)의 구멍에 포함된 냉각 도관(12)을 포함한다.
도시된 바와 같이, 에너지원(22) 또한 시스템(10)에 제공된다. 특히, 에너지원(22)은 처리동안 반응 용기(12) 내에 결합 상태로 웨이퍼(14)를 가열하는 에너지를 방출하도록 놓여진다. 일반적으로 다양한 가열 장치들이 에너지원(22)으로서 이용될 수 있다. 예를 들어, 에너지원(22)은 발광체(lights), 레이저(예, 질소 레이저), 자외선 방출 가열 장치, 아크 램프(arc lamp), 높은 자외광 출력을 가지는 수은과 같은 증기 램프(vapor lamp), 섬광 램프(flash lamp), 적외선 방출 장치, 전기 저항 가열기, 그것들의 조합 등을 포함할 수 있다. 또한 에너지원(22)의 스펙트럼의 모양 그리고/또는 소정의 특성들(예, 강도, 편광, 연속적인 그리고/또는 펄스형 방출 방사(pulsed emission radiation)는 특정 프로세스에 적합하게 변경될 수 있다. 예를 들어 에너지원(22)의 스펙트럼 모양은 시간의 함수 그리고/또는 웨이퍼(14)나 웨이퍼(14)위의 막(들)의 특성(예, 막(들) 그리고/또는 웨이퍼(14)의 온도, 웨이퍼(14)에 피착된 막의 두께, 또는 막(들) 또는 웨이퍼(14)의 어떤 다른 물리적 또는 화학적 파라미터)의 함수로 제어될 수 있다.
상기 설명된 실시예에서, 예를 들어, 에너지원(22)은 다수의 램프들(24)을 포함한다. 램프들(24)은 텅스텐-할로겐 램프(tungstem-halogen lamp)와 같은 백열광을 내는 램프가 될 수 있다. 에너지원(22)은 또한 램프들(24)에 의해 웨이퍼(14) 상으로 방출되는 에너지를 균일하게 전달하기 위한 반사체 또는 반사체의 셋트를 포함할 수 있다. 도 1에서 도시된 바와 같이, 상기 램프들(24)은 웨이퍼(14) 위에 놓여진다. 그러나 램프들(24)은 어떠한 특정 위치에 놓여질 수 있다는 것이 이해되어야 한다. 예를 들어, 램프들은 웨이퍼(14) 위 그리고/또는 아래에서 이용될 수 있다. 또한, 바람직하다면, 추가적 또는 더 적은 램프들이 시스템(10)에 포함될 수 있다.
시스템(10)은 또한 에너지원(22)과 웨이퍼(14) 사이에 위치하여 미리 선택된 파장의 에너지를 통과시킬 수 있는 창을 포함할 수 있다. 예를 들어 창(32)은, 어떤 실시예에서는, 특정 파장의 빛을 통과시키고, 반면에 다른 파장의 빛은 흡수하도록 하는 필터로서 작용할 수 있다. 추가적으로, 창(32)은, 어떤 실시예에서는, 필터로서 작동하지 않을 수 있다.
가열 사이클 동안 웨이퍼(14)의 온도를 감시하기 위해, 반응 용기(12)는, 한 실시예에서, 방사 감지 장치(27)를 복수 개 포함할 수 있다. 방사 감지 장치(27)는, 예를 들어, 복수의 광섬유, 렌즈, 도광관(light pipe) 등등을 포함할 수 있다. 예를 들어, 상기 설명된 실시예에서, 방사 감지 장치들은 복수의 대응하는 온도 감지기(30)에 연결되는 도광관(28)을 포함한다. 한 실시예에서, 예를 들어, 광섬유(28)는 웨이퍼(14)에서 특정 파장으로 방출되는 열에너지를 수용하도록 구성된다. 이래서 감지된 방열의 양은 온도 검출기들(30)에 전달되어, 이 검출기는 일부분 플랑크 법칙(Planck's Law)으로 계산될 수 있는 웨이퍼의 온도를 정하기 위한 사용 가능 전압 신호를 발생시킨다. 일 실시예에서, 온도 검출기(30)에 결합된 각 광섬유(28)는 고온계(pyrometer)를 구성한다. 또 다른 실시예에서, 광섬유(28)는 단일이지만 다중 방열 감지 장치(multiplexing radiation sensing)에 연결된다.
방열 감지 장치를 사용하는 것 외에, 다른 온도 감지 장치들이 또한 본 발명의 시스템에서 사용될 수 있다. 예를 들어, 하나 또는 다수의 열전쌍(thermocouples)이 한 위치 또는 여러 위치에 웨이퍼(14)의 온도를 감시하기 위해 시스템에 포함될 수 있다. 열전쌍은 웨이퍼(14)와 직접 접촉하여 놓여지거나, 온도를 웨이퍼로부터 외삽법에 의해 추정할 수 있는 웨이퍼 근처에 놓여질 수 있다.
반응 용기(12)는 또한 웨이퍼(14)에 유전체 코팅을 형성하기 위해 용기 속으로 하나 또는 다수의 가스를 도입할 수 있도록 적어도 하나의 주입구(18)를 가지고 있다. 예를 들어, 도시된 바와 같이, 주입구(18)는 라인(72)을 통해 가스 공급원(70)과 라인(74)를 통해 가스 공급원(80)과 결합되어 반응 용기(12)에 두 개 또는 그 이상의 각각의 가스를 공급한다. 일 실시예에서, 웨이퍼 상에 가스를 산포시키기 위해 샤워헤드(showerhead)를 가스 주입구에 연결시킬 수 있다. 반응 용기(12)는 특정 시간 이후에 반응 용기(12)로부터 가스를 탈기시키기 위한 적어도 하나의 방출구(20)를 포함한다. 단지 하나의 주입구(12)와 방출구(20)가 도시되었지만, 용기(12)는 용기에 가스를 공급하기 위한 임의 수의 주입구와 방출구를 포함할 수 있다는 것이 또한 이해되어져야 한다.
일 실시예에서, 반응 용기는 VAT로부터 구입된 게이트 밸브와 같은 게이트 밸브를 포함할 수 있으며, 이 밸브는 챔버(chamber)를 조작부(handling side)와 분리시킨다. 챔버 내의 진공은 기계적 러프 펌프(mechanical rough pump)를 사용해서 달성될 수 있다. 압력은 밸브로 제어될 수 있다. 10-3토르(Torr) 이하의 고 진공은 터보몰레큘러 펌프(turbomolecular pump)를 이용해서 얻이질 수 있다.
질화물 스택의 형성(Formation of A Nitride Stack)
도 2를 참조해서, 도 1에 도시된 화학 기상 증착 시스템을 이용하여 웨이퍼(14) 위에 질화물 유전체 코팅을 형성하기 위한 본 발명의 방법의 한 실시예에 대해 더 자세하게 설명하기로 한다. 그러나 다른 시스템과 다른 증착 기술도 본 발명의 방법에 사용될 수 있는 것을 이해해야 한다. 예를 들어, 하나의 적당한 화학 기상 증착 시스템은 Loan 외의 미국 특허 제 6,136,725호에서 개시되며, 이 문서 전부 참조로서 본 명세서에 병합된다.
초기에, 웨이퍼(14)는 에너지원(22)을 사용하여 특정 산화물 피착 온도까지 가열된다. 웨이퍼(14)를 원하는 산화물 피착 온도로 유지시키면서, 산화물 가스를 특정 피착 시간 주기 동안 특정 흐름 비율(flow rate)로 주입구(18)를 통하여 반응용기(12)에 공급한다. 예를 들어, 도 1에서 도시된 바와 같이, 하나 또는 다수의 산화물 가스가 가스 공급원(70)으로부터 라인(72)을 통해 가스 주입구(18)에 공급될 수 있다. 산화물 가스의 흐름 비율은 변할 수 있지만, 일반적으로 분당 약 50 표준 cm3에서 분당 약 10 표준 리터이다. 또한, 일 실시예에서, 산화물 가스는 평균 약 10초동안 공급된다. 형성된 층의 두께는 약 15Å 이하(예, 10Å 이하)일 수 있다.
다양한 종류의 산화물 가스가 본 발명에서 이용될 수 있다. 특히 웨이퍼에 상대적으로 높은 유전율을 갖는 베이스 산화물층을 형성할 수 있는 임의 산화물 가스를 본 발명에서 이용할 수 있다. 예를 들어, 임의 적당한 산화물 가스로서는 또한 일산화질소(NO), 아산화질소(N2O), 이산화 질소(NO2), 등의 질소를 포함하는 가스가 포함된다. 그래서, 상술된 바와 같이 질소를 포함하는 산화물 가스를 이용하면, 형성되는 베이스 산화물층은 일반적으로 일반 화학식, SiOxNy를 갖는 옥시나이트라이드 구조이다.
또한, 특정 산화물 피착 온도는 이용되는 기판, 이용되는 산화물 가스, 그리고/또는 피착되는 코팅의 원하는 특성에 따라 바뀔 수 있다. 예를 들어, 전형적으로는 산화물 피착 온도는 베이스 산화물층의 두께가 최소화(6Å 내지 9Å)되도록 비교적 낮게되어, 최종 형성막의 유전율을 증가시킨다. 예를 들어, 베이스 산화물층을 실리콘 웨이퍼에 피착할 때, 웨이퍼의 온도를 일반적으로 섭씨 약 100도보다 작게, 어떤 실시예에서는 섭씨 약 600도 내지 1100도 사이에, 어떤 실시예에서는 섭씨 약 750도보다 작게, 어떤 실시예에서는 섭씨 약 600도 내지 750도 사이에, 일 실시예에서는 섭씨 약 700도로 유지시킨다. 게다가, 옥시나이트라이드(oxynitride) 피착 동안의 반응 용기의 압력은 일반적으로 약 1토르 내지 760토르이다.
상기에서 설명된 실시예에서, 베이스 산화물층 내에 존재하는 질소 함유량이 그 층의 유전율을 상당히 증가시킬 수 있으므로, 최종 형성된 장치의 전기적 특성을 향상시킬 수 있다. 질소 함유량을 증가시키기 위하여, 산화 과정의 압력은 감소되어야 한다고 알려져왔다. 그래서, 질소 함유량을 증가시키기 위해서는, 압력은 100토르보다 작게, 특히 50토르보다 작게, 더욱 특히 25토르보다 작게 되어야 한다.
본 발명의 이 실시예에서, 베이스 산화물층 위에 질화물층이 피착된다. 일반적으로, 화학 기상 증착과 같은, 임의 잘 알려진 질화물 증착 기술을, 본 발명에서 이용할 수 있다. 예를 들어, 하나의 적당한 화학 기상 증착 기술은 Roy 외의 미국 특허 제 6,177,363호에서 설명되어 있으며, 이 문서 전체가 참조로서 본 명세서에 병합된다. 또한, 일 실시예에서, 도 1의 화학 기상 증착을 웨이퍼에 질화물층을 증착하는데 사용될 수 있다. 예를 들어, 하나 또는 그 이상의 질화물 프리커서 가스가 특정 시간 주기 동안 특정 흐름 비율로 주입구(18)를 통해서 반응 용기(12)에 공급될 수 있다. 일 실시예에서, 도 1에서 도시된 바와 같이, 한 질화물 프리커서 가스가 한 가스 공급원(도시되지 않음)으로부터 라인(74)을 통해서 가스 주입구(18)에 공급되고, 반면에 다른 프리커서 가스는 다른 가스 공급원(도시되지 않음)으로부터 가스 주입구(18)에 공급된다. 질화물 프리커서 가스의 흐름 비율은 변할 수 있지만, 일반적으로 분당 약 50 표준 cm3에서 분당 약 10 표준 리터이다. 또한 일 실시예에서, 약 20Å의 두께에 도달할 때까지(일반적으로 20-50초) 질화물 프리커서 가스가 공급된다.
일반적으로, 질화물층을 형성할 수 있는 여러 종류의 가스 프리커서 중 임의의 것을 본 발명에서 사용할 수 있다. 예를 들어, 하나의 질화물 가스 프리커서는 실리콘을 포함할 수 있으며(예, SiH3, SiH2Cl2, SiH4 등), 반면에, 다른 가스 프리커서는 질소를 포함할 수 있다(예, NH3, 등). 따라서, 예를 들어, SiH4 가스 프리커서와 NH3 가스 프리커서가 웨이퍼에 표면에서 반응해서 화학식 Si3N4를 가지는 질화물층을 형성할 수 있다.
질화물 피착 시간 동안, 웨이퍼(14)는 에너지원(22)에 의해 특정 온도로 유지된다. 예를 들어, 질화물 피착 온도는 섭씨 약 900도보다 이하일 수 있고, 어떤 실시예에서는 섭씨 약 600도 내지 750도 사이가 될 수 있다. 일 실시예에서, 온도를 섭씨 약 750도보다 낮게 유지하는 것은 최종 형성 층의 거칠기를 감소시킬 수 있다고 알려져왔다. 게다가, 질화물 프리커서 가스(nitride precursor gas)의 공급 동안 반응 용기 압력은 일반적으로 약 760토르보다 작고, 어떤 실시예서는 약 100토르보다 작다.
질화막 코팅을 형성한 후에, 질소 함유량을 증가시키고, 수소를 제거하고, 그 층의 결함(defect)을 제거하기 위해 하나 또는 더 추가적인 어닐링 가스에 노출시킨다. 예를 들어, 도 1에서 도시된 바와 같이, 원하는 질화물 피착 시간 후에, 질화물 가스는 펌프(도시되지 않음)를 사용해서 방출구(20)를 통해 반응용기(12)로부터 제거될 수 있다. 그 후에, 질소를 포함하는 어닐링 가스(예, NH3)가 특정 시간 동안 특정 흐름 비율로 주입구(18)를 통해 반응 용기(12)에 공급되어 질화물층의 질소 함유량을 증가시킬 수 있다. 질소를 포함하는 어닐링 가스의 흐름 비율은 변할 수 있지만, 일반적으로 분당 약 50 표준 cm3와 분당 약 10 표준 리터이다.
질화물 형성 어닐링 시간 동안, 웨이퍼(14)는 에너지원(22)에 의해 소정의 질화물 형성 온도까지 가열된다. 예를 들어, 어떤 실시예에서, 웨이퍼(14)의 질화물 형성 온도는 섭씨 약 1100도 이하일 수 있고, 어떤 실시예에서는 섭씨 약 600도 내지 1100도 사이가 될 수 있다. 본 발명자들은 질화물 형성 어닐링의 온도를 낮춤으로써 표면 거칠기를 낮출 수 있다는 것을 발견했다. 이점에 있어서, 거칠기를 줄이기 위해, 온도는 섭씨 약 900도 이하로 되어야 하고, 특히 섭씨 약 850도 이하로 되어야 한다. 한편, 질소 함유량을 최대화하기 위해서, 온도는 섭씨 약 875도 내지 925도 범위에 있어야 하고, 특히 섭씨 약 905도에 있어야 한다. 질소를 포함하는 어닐링 가스의 공급 동안 반응 용기 압력은 일반적으로 약 1토르 내지 760토르이고, 일 실시예에서는 약 500토르이다.
질화물층을 일단 질화물 형성 가스로 어닐링 시킨 후에, 산화물 가스로 어닐링 시킴으로써 그 층으로부터 수소를 제거시킨다. 예를 들어, 도 1에서 도시된 바와 같이, 원하는 질화물 형성 어닐링 시간 후에, 질소를 포함하는 어닐링 가스는 펌프(도시되지 않음)를 이용하여 방출구(20)를 통해서 반응용기(12)로부터 제거될 수 있다. 그 후, 산화물 어닐링 가스(예, N2O, NO, 등)를 특정 시간 동안 특정 흐름 비율로 주입구(18)를 통해 반응 용기(12)에 공급할 수 있다. 산화물 어닐링 가스의 흐름 비율은 변할 수 있지만, 일반적으로 분당 약 50 표준 cm3와 분당 10 표준 리터 사이이다.
산화물 어닐링 시간 동안, 웨이퍼(14)는 에너지원(22)에 의해 특정 산화물 온도까지 가열된다. 예를 들어, 어떤 실시예에서, 웨이퍼(14)의 산화물 어닐링 온도는 섭씨 약 1100도 이하이고 어떤 실시예에서는 섭씨 약 600도 내지 1100도 사이이다. 거칠기를 줄이기 위해 산화물 어닐링 온도는 고온이어야 하는데, 예를 들어, 섭씨 750도 이상이다. 그러나 질소 함유량을 증가하거나 최대화하기 위해서, 온도는 더 낮아야 하는데, 특히 섭씨 약 700도 이하로 되어야 한다. 산화물 어닐링 가스의 공급 동안의 반응 용기 압력은 전형적으로 약 1토르 내지 760토르이고, 일 실시예에서는 약 500토르이다.
필요에 따라, 위에서 설명한 방법의 다양한 파라미터들을 또한 소정의 미리 선택된 특성을 갖는 유전 코팅을 형성하도록 제어할 수 있다. 피착과 어닐링 조건을 제어하기 위해, 다양한 메커니즘이 이용될 수 있다. 예를 들어, 본 발명의 일 실시예에서, 도 1에서 도시된 바와 같이, 시스템(10)은 시스템(10)의 다양한 구성 요소 또는 조작자로부터 입력 신호를 받을 수 있고, 이러한 신호를 기반으로 시스템(10)의 특정 파라미터를 제어할 수 있는 시스템 제어기(50)를 포함할 수 있다. 제어기(50)는, Allen-Bradley Controllogix Processor와 같은 프로그래머블 로직 컴퓨터(PLC)일 수 있지만, 위에서 설명된 시스템(10)을 제어하는데 적당한 임의의 다른 제어기도 일반적으로 허용 가능하다. 이와는 달리, 하드 와이어 회로(hard-wired circuitry), 릴레이(relays), 소프트웨어, 등등이, PLC대신 대체되어 제어기(50)로서 사용될 수 있다.
예를 들어, 일 실시예에서 시스템 제어기(50)는 온도 검출기(30)로부터 여러 위치에서 샘플링되는 방출 양을 나타내는 전압 신호를 수신한다. 수신한 신호를 바탕으로, 제어기(50)는 여러 위치에서 웨이퍼(14)의 온도를 계산하도록 구성된다. 추가적으로, 시스템 제어기(50)는, 도 1에서 도시된 바와 같이, 또한 램프 전원 제어기(25)와 결합될 수 있다. 이런 구성에서, 제어기(50)는 웨이퍼(14)의 온도를 결정할 수 있고, 이 정보를 바탕으로, 에너지원(22)에 의해 방출되는 열 에너지의 양을 제어할 수 있다. 이러한 방법으로, 반응 용기(12) 내의 조건들을 고려하여 비교적 순간적인 조정을 행하여 웨이퍼(14)를 세심하게 제어되는 제한 내에서 처리할 수 있다.
예를 들어, 상기에서 설명한 바와 같이, 시스템 제어기(50)는 온도 검출기(30) 및 에너지원(22)과 함께 반응 용기(12) 내의 온도를 미리 정한 피착 또는 어닐링 온도로 조절하는데 이용될 수 있다. 온도는 또한 미리 설정된 피착 또는 어닐링 시간 후에 자동으로 조절될 수도 있다. 또한, 피착 또는 어닐링 온도는 상기에서 설명된 바와 같이, 하나 또는 그 이상의 사이클 동안 제어기(50)를 이용해서 변경될 수 있다.
제어기(50)는 또한 시스템(10)의 다른 구성 요소를 자동으로 제어하기 위해 사용될 수 있다. 예를 들어, 제어기(50)는 가스 주입구(18)를 통해서 반응 용기(12)에 들어가는 가스의 흐름 비율을 제어하는데 사용될 수 있다. 도시된 바와 같이, 시스템 제어기(50)는 각각 가스 공급원(70,80)로부터의 가스의 흐름 비율을 제어하기 위해 밸브들(76,78)(예, 솔레노이드 밸브들)과 결합할 수 있다. 예를 들어, 어떤 실시예에서, 제어기(50)는 온도 검출기(30)로부터 온도 측정치를 받도록 구성될 수 있다. 따라서, 특정 반응 사이클 동안 일정 온도에 도달하면, 상기에서 설명한 바와 같이, 시스템 제어기(50)는 밸브들(76 및/또는 78)을 개방시켜 미리 정한 흐름 비율로 반응 용기(12)에 하나 또는 그 이상의 가스 공급되도록 하게 할 수 있다. 시스템 제어기는 시스템(10) 또는 프로그래머로부터의 다양한 입력 신호에 근거해서 가스의 흐름 비율을 조절할 수 있다.
상기 질화물 스택(Si3N4/SiO2)을 형성한 후에, 이 스택을 MOS 커패시터나 트랜지스터 등의, 상술된 다양한 장치들에서 사용할 수 있다. 일 실시예에서는, 스택을 형성한 후에, 폴리실리콘 피착 및 POCL5 도핑(doping)을 행할 수 있다. 또한, PMOS 웨이퍼에서, BH3를 이용하여 붕소 이온 주입을 행한 후 어닐링 처리를 행할 수 있다. 트랜지스터 구조에서 사용되어질 때, 상기 스택은 14.6Å의 -1.5V EOT에서 4e-3A/cm2의 뛰어난 누전 전류를 보인다.
금속 산화물 및 실리케이트를 포함하는 높은 유전율 게이트 유전체의 형성
본 발명의 본 실시예는 금속 산화물 및 실리케이트를 포함하는 유전층을 형성하는 것을 목적으로 한다. 게이트 유전층은 산화물-실리콘 계면과 게이트 접촉 물질 사이의 반도체 웨이퍼 상에 위치한다. 본 발명에 따라 형성되는 게이트 유전체는 특히 소형 장치에서의 사용에 매우 적합하다.
본 발명의 발명자들은 실리콘 MOS 채널과 높은 유전율 유전체 사이의 계면층이 1nm보다 작은 등가 산화물 두께(EOT)를 달성하기 위한 가장 중요한 특징 중의 하나라는 것을 인식해왔다. 과거에는 통상적으로 산화물층을 실리콘 표면과 게이트 유전체 사이에 형성하였다. 이 산화물층은 의도적으로 또는 어닐링 중에 형성되었다. 예를 들어, 대부분 높은 유전율 유전체는 산소에 대해 확산 장벽으로서 불충분하므로, 어닐링 중에 계면 산화물층이 성장되어진다. 그러나 이 계면 산화물층의 존재함으로써 EOT가 증가하게 되어 높은 유전율 유전체의 효율성이 감소된다. 또한, 어닐링 동안의 높은 유전율 유전체와 실리콘 기판 사이의 어떠한 반응에 의해 EOT가 증가되고, 계면 상태가 형성되고, 이동도가 떨어짐으로써, 누전 전류가 상당히 증가된다.
본 발명의 본 실시예는 작은 EOT를 가지는 CMOS 장치 구조를 목적으로 한다. 특히, 본 발명은 장치 성능과 신뢰성을 떨어뜨리는 계면 산화물층의 형성을 최소화하면서 통상의 자기 정렬된 듀얼-게이트 폴리실리콘 CMOS에 적합한 고 유전율 게이트 유전체를 제조할 수 있다. 본 발명에 따라 제조된 장치들은 누전 전류를 상당히 감소시킨 1.2nm보다 작은 EOT를 가진다.
본 발명은, 본 실시예에서, 실리콘 기판 위에 처음에 본래의 장소에 매우 얇은 패시베이션층을 형성함으로써 증착 후(post-deposition) 어닐링뿐만 아니라 높은 유전율 유전체의 형성 동안 계면 산화물층이 형성되는 것을 피할 수 있다. 매우 얇은 패시베이션층은 세정된 실리콘 표면을 NH3와 같은 질소를 포함한 환경에 제어가능하게 일시적으로 노출시킴으로써 형성된다. 형성된 층은 5nm보다 작은 두께를 가지고, 특히 1nm보다 작은 두께를 갖는다. 패시베이션 층을 형성한 후에, 금속 산화물 또는 금속 실리케이트와 같은 높은 유전율 게이트 유전체의 피착이 행해진다.
본 발명의 방법은 높은 유전율 금속 산화물 또는 실리케이트 코팅을 피착하기 위해 사용될 수 있으며 금속은 알루미늄, 하프늄, 탄탈, 티타늄, 지르코늄, 이트륨, 실리콘, 란탄 그리고 그들의 화합물 등이다. 예를 들어, 본 발명의 방법은 알루미늄 옥사이드(Al2O3), 탄탈 옥사이드(Ta2O5), 티타늄 옥사이드(TiO2), 지르코늄 옥사이드(ZrO2), 하프늄 옥사이드(HfO2), 이트륨 옥사이드(Y2O3), 실리콘 지르코늄 옥사이드(SiZrO4), 란탄 옥사이드(La2O5), 다른 대응하는 실리케이트 등의 얇은 금속 산화물 코팅을 실리콘으로 만들어진 반도체 웨이퍼 상에 피착하는데 사용될 수 있다. 탄탈 옥사이드는, 예를 들어, 약 15 내지 30 사이의 유전율을 가지는 코팅을 통상 형성한다.
비교적 높은 유전율 코팅을 피착하기 위해, 본 실시예에서는, 필요에 따라 기판을 먼저 세정한다. 세정한 후에, 암모니아와 같은 질소를 포함하는 가스로 기판 상에 패시베이션 층을 형성한다. 그 후 패시베이션 층 상에 고유전율 유전체를 피착시킨다. 이 고유전율 유전층에 대해 제어 가능한 양의 산소를 포함하는 질소 또는 아르곤 환경에서 본래의 장소에서 어닐링을 행함으로써 유전체 특성을 향상시킨다. 이러한 방법에 의해 매우 얇은 EOT와 매우 높은 질을 갖는 높은 유전율 유전체가 생산된다.
통상, 기판에 유전체 코팅을 피착하기 위해 사용될 수 있는 임의의 챔버나 용기를 이용하여 유전층을 형성할 수 있다. 예를 들어, 통상의 화학 기상 증착 용기가 본 발명에서 사용하기에 적합할 수 있다. 예를 들어 도 1에서 설명한 시스템은 상기에서 설명한 방법으로 사용될 수 있다. 또는, 급속 열처리를 행하는 클러스터 툴(cluster tool) 시스템 또한 사용될 수 있다. 클러스터 툴의 일례가 도 3에 도시되어 있다.
금속 산화물 또는 금속 실리케이트를 포함하는 유전층을 형성하기 위한 프로세스에 대한 일 실시예를 지금부터 더 자세하게 설명하기로 한다. 본 발명의 프로세스의 실시예가 도 4와 도 5에 개략적으로 도시되어 있다. 도시되고 상기에서 설명한 바와 같이, 우선 실리콘 웨이퍼를 세정한다. 통상, 임의의 적합한 세정 프로세스를 사용할 수 있다. 예를 들어, 한 가지 실시예에서는, 실리콘의 표면은 기판을 묽은 불화수소 산(hydrofluoric acid)에 담그고 나서 탈이온수나 다른 용액으로 헹굼으로써 준비될 수 있다.
웨이퍼가 세정되면, 질화물 장벽 막으로 만들어진 패시베이션 층을 기판에 도포시킨다. 질화물층은 웨이퍼의 표면을 암모니아를 포함하는 환경과 같은 질소를 포함하는 환경에 노출시켜 형성된다. 형성된 질화물층은 5nm 이하, 특히 1nm 이하로 매우 얇아야 한다. 예를 들어, 일 실시예에서는, 기판은 약 0.1 내지 10초 동안 섭씨 약 600도 내지 900도의 온도로 암모니아에 노출될 수 있다.
반응 챔버에 암모니아를 넣기 전에, 기준 압력(base pressure)을 약 1 내지 약 1x10-9토르의 범위에 있도록 만들며, 기준압력을 낮게 하는 것이 바람직하다. 패시베이션 층의 성장 동안 암모니아의 부분압은 약 0.1 내지 100토르의 범위에 있을 수 있다. 패시베이션 층이 형성된 후에, 필요에 따라 기판을 냉각시킬 수 있고 암모니아를 처리 챔버로 탈기시킬 수 있다.
다음에, 높은 유전율 유전층이 패시베이션 층 위에 형성된다. 높은 유전율 유전층을 형성하기 위해, 가스 프리커서를 일정 피착 시간 동안, 일정 흐름 비율, 일정 온도로 반응 용기에 공급한다. 가스 프리커서의 흐름 비율은 변할 수 있지만, 통상 분당 약 1 표준 cm3내지 분당 약 1 리터이다. 가스 프리커서는 독자적으로 또는 불활성 가스(예, 아르곤 또는 질소)와 같은 캐리어 가스와 함께 반응 용기에 공급될 수 있다.
통상, 본 발명에서는 다양한 가스 프리커서를 이용하여 높은 유전율 "k"를 갖는 코팅을 형성할 수 있다. 특히, 본 발명에서는 웨이퍼 상에 높은 유전율 코팅을 형성할 수 있다면 어떠한 가스 프리커서와도 이용될 수 있다. 예를 들어, 임의의 적당한 가스 프리커서로서는 알루미늄, 하프늄, 탄탈, 티타늄, 실리콘, 이트륨, 지르코늄, 그들의 화합물 등을 포함하는 가스가 있다.
일부 예에서, 유기 금속 화합물의 증기를 프리커서로서 사용될 수 있다. 이러한 유기 금속 가스 프리커서의 몇 예로서 트리-l-부틸알루미늄(tri-l-butylaluminum), 알루미늄 에톡사이드(aluminum ethoxide), 알루미늄 아세틸아세토네이트(aluminum acetylacetonate), 하프늄(Ⅳ) t-부톡사이드(hafnium(Ⅳ) t-butoxide), 하프늄(Ⅳ) 에톡사이드(hafnium(Ⅳ) ethoxide), 테트라부옥실란(tetrabuoxysilance), 테트라에톡실란(tetraethoxysilane), 펜타키스(디메틸아미노) 탄탈(pentakis(dimethylamino) tantalum), 탄탈 에톡사이드(tantalum ethoxide), 탄탈메톡사이드(tantalum methoxide), 탄탈 테트라에톡시아세틸아세토네이트(tantalum tetraethoxyacetylacetonate), 테트라키스(디에틸아미노) 티탄(tetrakis(diethylamino) titanium), 티타늄 t-부톡사이드(Titanium t-butoxide), 티탄 에톡사이드(titanium ethoxide), 트리스(2,2,6,6-테트라메틸-3,5-헤파네디오나토) 티탄(tris(2,2,6,6-tetramethyl-3,5-hepanedionato) titanium), 트리스[N, N-비스(트리메틸실린)아미드]이트륨(tris[N, N-bis(trimethylsilyl)amide]yttrium), 트리스(2,26,6-테트라메틸-3,5-헵타네디오나토)지르코늄(tris(2,26,6-tetramethyl-3,5-heptanedionato)zirconium), 비트(시클로펜타디에닐)디메틸지르코늄(bit(cyclopentadienyl)dimethylzirconium)등을 포함하지만 이들에만 한정되지는 않는다.
본 발명에 따라 이용되면, 상기에서 설명한 것과 같은 유기 금속 프리커서는 웨이퍼 기판 위에 하나 또는 그 이상의 금속 산화물층을 형성할 수 있다.
금속 산화물 또는 실리케이트 피착 동안, 온도는 섭씨 약 400도 내지 800도가 될 수 있다. 피착은 약 0.1 내지 100초의 지속 동안 일어날 수 있다. 피착 중의 부분압은 약 0.1 내지 100토르의 범위에 있을 수 있다.
높은 유전율 유전층을 피착한 후에, 챔버로부터 임의 잔류가스 프리커서를 제거시킬 수 있다. 그리고 나서 피착후 어닐링을 행한다. 어닐링은 동일한 챔버에서 행할 수 있거나 또한 웨이퍼를 RTP 모듈로 이동시킬 수 있다.
피착 후 어닐링을 처리 조건은 약 0.1에서 100초의 지속 동안 섭씨 약 400도 내지 900도의 온도를 포함한다. 어닐링은 분자 질소 또는 아르곤 또는 NO, N2O, 및 O2와 같은 산소를 포함하는 가스와의 혼합물의 환경에서 수행되어 진다. 챔버의 압력은 약 0.1 내지 700토르 사이가 될 수 있다.
프로세스 동안, 계면을 제어하기 위해 어떤 산소도 챔버에 들어가지 않도록 반응 용기 또는 용기들을 10-9내지 10-3토르의 매우 높은 진공 상태로 유지시키는 것이 바람직하다. 이러한 프로세스를 통해, 매우 낮은 EOT와 매우 낮은 누전 전류를 갖는 층이 형성된다. 예를 들어, 약 7.87Å의 EOT를 가지며 Vg=-1V에서 5x10-4A/cm2 누전 전류를 나타내는 게이트 스택이 제조될 수 있다.
예
예1
상보형 금속 산화물 반도체(CMOS) 장치의 소형화에 따라 이산화 실리콘보다 높은 유전율을 가지는 게이트 유전체에 대한 요구가 증가되어가고 있다. 이것은 게이트 누전 전류를 나쁘게 하지 않고 매우 얇은 산화물 등가 두께(<20Å)에 도달하기 위해 필요하다. 아래 실험들은 게이트 유전체의 적용을 위한 Si3N4/SiO2 스택의 사용을 조사하기 위해 행해졌다. 조사된 물리적 특징은 거칠기, 질소 함유량, 및 물리적 두께였다. 커패시터 및 트랜지스터에 대한 전기적 특성도 조사되었다.
NMOS 커패시터는 LOCOS 절연(LOCOS isolation)을 이용해서 p-형 에피택셜 실리콘 웨이퍼 상에 제작되었다. 또한 PMOS 커패시터를 붕소 침투 억제를 검증하기 위해 제작하였다. 실리콘 다이옥사이드/니트라이트 게이트 스택은 본 발명의 양수인에 의해 시판중인 IntegraPro?-급속 열 CVD(Rapid Thermal CVD) 클러스터 툴을 이용해서 생산되었다.
우선, 웨이퍼를 10초 동안 섭씨 800도의 NO 환경의 RT-CVD 챔버에서 산화시켰다. 그리고 나서, 20Å의 실리콘 질화물을 25초 내지 50초 동안 섭씨 700도 내지 800도에서 NH3 및 SiH4로 피착시켰다. CVD 질화물 피착 후에, 시료(samples)들을 30초 동안 섭씨 700도 내지 900도에서 NH3 환경에 이어서 N2O 환경에서 어닐링시켰다. 표 1은 각 처리 단계에 대한 처리 조건을 보여준다. 이후, 시료를 폴리실리콘 피착 및 POCL5 도핑을 위해 LPCVD 노(furnace)로 이동시켰다. OMOS 웨이퍼의 경우에는, BH3를 이용하여 붕소 이온 주입을 행한 후 RTP 어닐링을 행하였다.
표1: 처리 조건
Ⅰ-NO 산화물 형성 Ⅱ-CVD SiN Ⅳ-NH3 어닐링 Ⅴ-N2O 어닐링
온도(℃) 시간 [sec] 온도 (℃) 온도 (℃) 온도 (℃)
800 25 800 700-900 700-900
유전율 - 식(1)은 산화된 질화물에 대한 유전율을 계산한다:
ε_actual = (x/EOT)*ε_SiO2
여기서:
X = 물리적 두께
EOT = QM 효과 및 폴리 공핍 효과(poly depletion effects)를 포함하는 전기적 산화물 두께
ε_SiO2 = 유전율 SiO2 (3.9)
물리적 두께는, 식(1)에서의 사용을 위해, TEM으로 23Å인 것으로 평가되었다. 도 6에서 도시된 바와 같이, QM 효과 및 폴리 공핍 효과를 포함하는 EOT는 다섯달 주기로 얻어졌다. 산화물 등가 두께를 커패시터 구조에 대한 C-V 측정으로부터 추출하였다.
식(1)을 이용해서 전기적 산화물의 두께와 물리적 두께를 비교한 결과 열 산화물 유전율보다 1.45배 높은 5.6의 유전율이 얻어졌다.
막 거칠기를 줄임으로써 낮은 누전 전류, 파괴를 위한 고전하(high charge to break down), 및 높은 신뢰성의 양호한 전기적 특성이 유지된다. 거칠기 반복성(Roughness repeatability)을 결과의 유효성을 조사하기 위해 확인하였다. 도 7은 섭씨 750도의 피착 온도에서 CVD에 대한 거칠기 반복성을 나타낸다. 웨이퍼 대 웨이퍼에 대해 생기는 표준 편차는 8%이다.
질화물 막을 엑스-시투(ex-situ)한 분석을 이용해서 검사하였다. 분석 전에 막의 스테이징(staging) 시간을 조사하여 측정된 결과에 어떤 영향을 미쳤는지를 판단하였다. 도 8에서 도시된 바와 같이, 시료의 스테이징으로 인한 거칠기에 큰 변화는 없다.
각 처리 단계 후에, 도 9에서 도시된 바와 같이 각 단계가 전체 막의 미세 거칠기에 대한 영향에 대해 거칠기를 분석하였다.
도 9를 주시해 보면, 제1 산화 형성 단계는 막 거칠기에 큰 영향을 미치지 않는 것을 알 수 있다. CVD 단계가 막 거칠기의 주된 원인이다.
시간 의존성(도 10)을 주시하면서 CVD 단계의 거칠기를 더 조사하였다. 웨이퍼 처리에는 NO 산화형성과 이어서 CVD 질화물 피착이 포함되지만 어닐링은 포함되어 있지 않다.
CVD 온도는 막의 거칠기를 제어함에 있어서 또한 중요한 요인이다. 도 11에서, 같은 두께의 막들에 대해 다른 피착 온도에서 표면 거칠기를 비교하였다. 피착 시간은 같은 두께를 얻기 위해 조절되었다.
AFM 이미지(image)를 서로 다른 두 온도에서 실리콘 질화물 막 성장의 초기 단계에서 취해졌다. AFM 이미지는 온도가 고온으로 됨에 따라 거칠기가 증가되는 경향을 보여주었다. 추가적으로, AFM 이미지를 통해 그레인(grain) 크기가 서로 다르다는 것을 알았다. 그레인은 고온에서 훨씬 크다. 고온에서는, 표면 상의 원자들은 늘어난 확산 길이(diffusion length)를 가져 더 큰 그레인을 형성하는 낮은 에너지 영역(site)으로 옮겨갈 것이다. 확산 길이가 증가됨에 따라, 파이소브드(physorbed) 원자들은 새로운 것을 형성하기 보다 기존의 클러스터에 부착되기 쉽다. 그 결과 그레인 밀도는 작아지고 크기는 커진다.
도 12는 다른 산화물 막에 피착되었을 때 생기는 CVD 막 미세한 거칠기를 보여준다. 산화물은 CVD 피착 파라미터는 일정하게 유지시키면서 서로 다른 압력에서 성장시켰다. 산화물이 얇을수록 CVD 질화물의 미세한 거칠기는 감소되었다. NO 압력이 감소함에 따라, 산화물 두께는 줄어든다. 이러한 두께 상황(6Å-9Å)에서, 산화물은 그 두께의 함수로서 다른 표면 댕글링 결합(dangling bond) 밀도를 나타낼 정도록 충분히 얇다. Si 와 SiO2 사이의 계면은 5Å(2ML)의 폭을 가지고 있다. 댕글링 밀도가 높다면, 막 성장의 초기 단계 중에 형성된 아일랜드들은 보다 작고 근접해 있다. 이것으로써 더 낮은 미세한 거칠기를 갖는 막이 형성된다.
온도를 변화시키면서 다른 NH3 어닐링 조건으로 막의 거칠기를 조사하였다. 암모니아 어닐링 온도를 증가시키면 도 13에서 보는 바와 같이 막 거칠기는 증가할 것이다.
마지막으로, 막 미세한 거칠기에 대한 N2O 어닐링의 효과를 조사하였다. N2O 어닐링 온도를 증가시킴으로써 막 미세한 거칠기를 감소시키는 것을 발견하였다. 약 섭씨 750도에서, 막 미세한 거칠기에 큰 변화가 있다. 이 온도가 막 점도(viscosity)가 줄어들어서 막이 흐를 수 있도록 하는 전이 온도라고 여겨진다. 암모니아 어닐링 온도가 증가함에 따라 막 미세한 거칠기가 증가하는 것(도 13)을 주목하는 것이 중요하다. 그러나, N2O 어닐링의 경우, 나타나는 경향은 반대이다. 더 적은 단단한 분자 망(network)를 가진 막은 더 낮은 점도를 보일 것이다. O-Si-O 망은 Si-O-N 망보다 더 큰 자유도를 가지고 있다. 산화하는 환경, N2O하에서, 막은 증가된 산소 함유물을 가질 것이고, 결과적으로 분자망은 덜 단단해질 것이다. 막 흐름은 더 쉬워질 것이고, 그 결과 거칠기가 줄어들 것이다. 추가적으로, 암모니아 어닐링은 질소에 대한 높은 실리콘 비를 가지는 막 영역에 우선적으로 반응한다. 그것이 선택적으로 반응하므로, 거칠기를 증가시킨다고 여겨진다. 도 14는 이 점도 효과와 막 미세 거칠기에서의 점성 영향과 그 결과로 생기는 급격한 감소를 보여주고 있다.
얇은 SiO2의 스케일링(scaling)에 대한 근본적인 한계는 직접적인 터널링(direct tunneling)에 따른 큰 누전 전류이다. 더 높은 유전율을 갖는 실리콘 질화물/산화물 스택을 사용하면 동일한 커패시턴스를 유지하면서 물리적으로 더 두꺼운 막이 되는 것에 의한 직접적인 터널링을 감소시켜야 한다. 산화물/질화물층의 유전율은 질소 농도가 증가함에 따라 단조 증가한다.
막의 물질 조성은 XPS를 사용해서 특징지워진다. 막 물리적 두께도 TEM과의 좋은 상관관계를 산출하기 위해 XPS로 조사되었다. XPS 측정에 의해 정해지는 절대적인 질소량은 낮게 평가되었다. 이것은 TEM과 C-V 곡선(curve)의 조합으로 측정할 때 유전율 5.4와, XPS에 의해 측정된 질소량으로 계산된 4.9인 유전율을 비교 해보면 알 수 있다. XPS 측정은 단지 상대적이다.
첫번째 실험은 NO 산화 형성 단계에서 압력의 영향을 정하는 것이었다. 도 15는 최종 형성된 막 조성과 두께를 보여준다. 산화 형성 압력이 1에서 100토르로 증가되었을 때, 질소량은 14.2에서 9.5%로 줄어든다.
질화물 증착 단계는 피착 온도를 변화시킴으로써 조사되었다. 도 16은 질소량과 물리적 두께를 보여준다. 실험 결과치는 질소량이 피착 온도를 변화시키는 것에 의해 크게 바뀌지 않는다는 것을 나타낸다. 그러나, 피착 온도가 증가되면 물리적 두께는 증가한다.
다음, 암모니아 단계를 조사하였다. 도 17은 서로 다른 암모니아 어닐링 온도에서의 질소량을 보여준다.
물리적 두께는 도 18에서 볼 수 있다. 암모니아 온도가 증가되면, 두께는 증가한다.
다음에, N2O 어닐링 온도의 함수로서의 질소량을 조사하였다. 질소 공핍은 N2O 온도에 따라 증가한다. 열적 시스템에서의 분해 중에 N2O에 의해 짧은 거주시간의 산소원자가 만들어진다.
N2O→N2+O*+△H=38.3 kcal/mol (2)
산소 원자는 Si-NH2, Si=NH 군의 부분인 [-NH2]과 [-NH]와 반응한다. 산소 원자는 막의 대부분에서 [-NH2]과 [-NH]를 치환시킨다. 그 결과 도 19에서 보는 바와 같이 막에서 수소와 질소량이 감소될 것이다.
마지막으로 도 18에서 보이는 것처럼 N2O 어닐링 온도의 함수로 막 두께를 조사하였다.
산화물 등가 두께는 C-V 플롯(plot)으로부터 얻어졌다. 게이트 누전 전류 또한 측정되었다. 그 결과는 도 22에서 도시된 것처럼 마스터 곡선(master curve)상에 플롯하였다. 마스터 곡선은 새로운 처리 조건을 위한 기준으로서 사용된다. 정규화된 전류 밀도는 식 3에 의해 정의된다.
누전 비율 = lg_measured(EOT=x)/lg_mastr_plt(EOT=x) (3)
여기서:
lg_measured = 측정된 막이 C-V 곡선으로부터 결정된 x의 EOT를 갖는 곳에서 누산(NMOS 커패시터에서 -2.5V)으로 측정된 누전 전류
lg_mstr_plt(EOT=x) = x의 EOT에서 도 22의 질화물 곡석으로부터 예기되는 누전 전류
전류 전송 메커니즘은 낮은 필드에서는 DT 터널링이고 높은 필드에서는 FN이 우세하다. 이 전류 전송 메커니즘의 결과로, 식 (4)에서 보는 바와 같이 누전 전류대 EOT를 그릴 때 지수함수가 예기된다. 식 (4)는 단층 유전체에 대한 터널링 확률이다.
P(Veff,EOT)=exp[-2*EOT*a*(me *{Eb -Vbeff})0.5] (4)
여기서:
a- = 상수
me- = 전자 터널링 질량
Eb- = 터널링에 대한 유효한 균일 장벽 높이
막이 낮은 결함 밀도를 가지고 있고 RN 터널링 식에 의해 외삽법에 의해 추정될 수 있다는 것을 증명하기 위해, FN 함수를 플롯하였다(도 21). 질화물 막은 FN 터널링 메커니즘을 나타낸다.
최소의 누전 전류와 EOT를 달성하기 위한 목적으로 큰 DOE가 행해졌다. 도 22에서 보는 바와 같이, 14.5Å의 EOT를 가지며 산화물보다 양호한 두 자리 크기에 근접한 게이트 누전 전류를 갖는 막을 달성하는 처리를 최적화시켰다.
포화 전류(saturation current)를 최적화하는 것은 트랜지스터에 중요한 고려사항이다. 지배적인 영향을 찾기 위해 파라미터 범위를 조사하였다. 데이터는 캐리어 이동도를 얻어내고, 이 결과를 이산화 실리콘과 비교하는 것에 의해 정규화되어진다:
μNormalized = μSi3N4peak(E)/μSiO2(E)
여기서
μSi3N4peak(E) = 전기장 E에서 측정된 데이터(C-V와 ld-Vg)로부터 얻어진 산화물/질화물 최고 이동도
μSiO2(E) = 전기장 E에서 산화물의 일반적인 이동도
Matthiessen의 규칙을 이용해서 이동도 데이터 대 전기장을 분석한 결과, 이동성 저하의 주요 원인이 쿨롬 산란(coulomb scattering)이라는 것이 밝혀졌다. 그래서 NO 온도를 증가시킬 때 EOT가 크게 변하지 않으므로 높은 캐리어 이동도(carrier mobility)를 달성하기 위해 높은 NO 온도를 사용하는 것이 바람직하다.
요약
원자간력현미경검사(Atomic Force Microscopy(AFM))를 이용하여 프로세스 전체를 통해 아일랜드 성장으로부터 생기는 거칠기를 특징짓는다. 우선, 산화물을 측정하여 1.4Å의 RMS를 가진 매우 평탄한 것을 발견하였다. 실리콘 질화물 피착후에, 거칠기는 증가되었다. NO 옥시나이트라이드가 두꺼워질수록, 실리콘 질화물이 더 평탄하게 피착되는 것을 발견하였다. NO 산화물을 얇게 한 결과 CVD 질화물은 두껍게 되었다. CVD 온도를 줄임으로써 또한 실리콘 질화물 거칠기가 감소되었다. CVD 질화물 피착에 이어지는 NH3 어닐링은 등질이 아닌 막의 질화물 형성으로 인해 거칠기를 증가시켰다. 마지막으로 N2O 어닐링은 상당히 거칠기를 줄였다.
XPS를 사용하여 막의 질소, 산소, 및 실리콘 함유량을 평가하였다. NH3 온도를 증가시키는 것은 질량을 증가시키는 반면, N2O 온도를 증가시키는 것은 질소량을 감소시키는 것을 발견하였다.
TEM 과 XPS를 사용하여 막의 물리적 두께를 연구하였다. XPS는 TEM과의 상관성을 확립한 후에 물리적 두께 측정을 행하였다. 물리적 두께는 어닐링 온도를 증가시킬 때 증가하는 것으로 발견되었다.
커패시터 구조는 EOT와 누전을 최적화하기 위해 사용되었다. CVD 온도를 감소시키고 어닐링을 최적화함으로써 EOT와 누전을 개선시켰다.
트랜지스터 구조는 양전하(positive charge)와 포화 전류를 분석하기 위해 사용되었다.
트랜지스터 구조에서 양호한 이동도에 의해 14.6Å의 EOT인 -1.5V에서 누전 전류가 4e-3A/cm2로서 우수하다는 것이 증명되었다.
예2
이 예에서는 p-형 Si (100) 기판이 사용되었다. 기판을 0.02 ohms-cm의 저항율로 붕소로 도핑시켰다. 에피택셜 Si 층을 10 ohms-cm의 저항율로 기판 상에 성장시켰다. 막 피착 전에 기판을 30초 동안 묽은 HF에 감근 후, 탈이온수로 세정하였다. 기판을 RT-CVD 챔버에 설치한 후, 이 챔버를 10-4토르의 압력으로 탈기시켰으며, 1-10토르의 압력으로 NH3 가스로 충전시켰다. 기판을 700-800℃로 가열시켜 옥시나이트라이드 패시베이션 층을 형성하였다. 그 후 기판을 10초 동안 섭씨 400-700도에서 5토르의 부분 압력의 O2 및 50sccm에서의 N2의 캐리어 가스에서 Hf 프리커서를 위해 하프늄 테트티아리부톡사이드(C16H36O4HF)를 사용해서 급속 열 MOCVD에 노출시켰다. Al/TiN과 polySi를 게이트 전극으로서 사용하였다.
장치들의 전기적 특성은 게이트 전압의 함수로서 측정되었다. 도 24는 이 방법으로 제조된 HfO2 게이트 스택에 의해 뛰어난 누전 전류(Jg=5*10-4A/cm2@Vg=-1V)를 갖는 EOT=7.87Å이 형성되는 것을 보여준다. 본 발명은 여기에서 설명된 특정한 실시예에 의해 한정되지 않는다. 많은 잠재적인 높은 유전율 게이트 유전체는 이 인-시투(in-situ) RTCVD 방법으로부터 이점을 얻을 것이다.
본 발명의 의도 및 범위를 벗어나지 않고, 본 발명의 이것들 및 다른 변경 및 변화는 그 기술분야에서 통상의 기술을 자에 의해 행해질 수 있다. 추가적으로, 다양한 실시예의 면들은 전체적 또는 부분적으로 둘이 바꾸어질 수 있다. 더욱이, 그 기술의 통상의 기술을 가닌 자는 앞서 말한 설명이 단지 예를 위한 용도이고, 첨부되는 청구항에서 더 설명되는 발명을 제한하려는 의도가 아님을 인정할 것이다.

Claims (33)

  1. 기판에 유전체 코팅을 피착하기 위한 방법에 있어서,
    ⅰ)상기 기판을 포함하는 반응 용기와, 상기 반응 용기와 결합하여 상기 반응 용기 내에 포함된 상기 기판을 가열시키기 위한 에너지원을 포함하는 시스템을 제공하는 단계와;
    ⅱ)상기 기판 상에 막을 형성하는 단계를 포함하며:
    상기 막 형성 방법은,
    a)상기 에너지원으로 기판을 가열하는 단계와;
    b)상기 기판을 가열시키면서 상기 반응 용기에 산화물 가스를 공급하는 단계로서, 상기 산화물 가스는 적어도 하나의 질소 원자를 포함하는 화합물을 포함해서 상기 산화물 가스가 상기 기판과 반응하여 상기 기판 상에 옥시나이트라이드 층을 형성하며, 상기 형성층은 10Å보다 작은 두께를 갖는 산화물 가스 공급 단계와;
    c)상기 옥시나이트라이드 층 상에 질화물층을 섭씨 750도보다 낮은 온도에서 피착시키는 단계와;
    d)질화물 형성 어닐링 가스의 존재하에서 상기 질화물층을 어닐링하는 단계와;
    e)섭씨 770도보다 높은 온도에서 산화물 어닐링 가스의 존재하에서 상기 질화물층을 어닐링시키는 단계를 포함하고,
    상기 질화물 형성 어닐링 가스는 암모니아인 방법.
  2. 제1항에 있어서, 상기 막은 4 내지 80 사이의 유전율을 가지는 방법.
  3. 제1항에 있어서, 상기 질소를 포함하는 화합물은 NO를 포함하는 방법.
  4. 제1항에 있어서, 상기 질화물층은 상기 반응 용기에 제1 가스 프리커서와 제2 가스 프리커서를 공급함으로써 형성되고, 상기 제1 가스 프리커서는 적어도 하나의 실리콘 원자를 포함하는 화합물을 포함하고, 상기 제2 가스 프리커서는 적어도 하나의 질소 원자를 포함하는 화합물을 포함하는 방법.
  5. 제4항에 있어서, 상기 제1 가스 프리커서는 SiH4를 포함하는 방법.
  6. 제4항에 있어서, 상기 제2 가스 프리커서는 NH3를 포함하는 방법.
  7. 제1항에 있어서, 상기 기판은 실리콘을 포함하는 반도체 웨이퍼인 방법.
  8. 제1항에 있어서, 상기 옥시나이트라이드 층은 50 토르보다 낮은 압력을 가진 환경에서 형성되는 방법.
  9. 제1항에 있어서, 상기 질화물층은 25Å보다 작은 두께를 가지는 방법.
  10. 삭제
  11. 제1항에 있어서, 상기 산화물 어닐링 가스가 N2O인 방법.
  12. 제1항에 있어서, 상기 질화물 형성 어닐링 가스의 존재하에서 상기 질화물층의 어닐링은 섭씨 875도 내지 925도 사이의 온도에서 행해지는 방법.
  13. 기판 상에 유전체 코팅을 피착하기 위한 방법에 있어서,
    산화물 가스의 존재하에서 실리콘을 포함하는 반도체 웨이퍼를 가열하는 단계로서, 상기 산화물 가스는 NO를 포함하며, 상기 산화물 가스는 상기 반도체 웨이퍼와 반응하여 상기 기판 상에 옥시나이트라이드 층을 형성하고, 상기 옥시나이트라이드 층은 10Å보다 작은 두께를 가지는 층을 형성하기에 충분한 온도, 압력, 시간으로 형성되는 단계와;
    그 다음에 상기 반도체 웨이퍼를 제1 가스 프리커서와 제2 가스 프리커서의 존재하에서 가열하여 상기 옥시나이트라이드 층 위에 질화물층을 형성하는 단계로서, 상기 제1 가스 프리커서는 SiH4를 포함하며, 상기 제2 프리커서는 암모니아를 포함하며, 상기 질화물층은 섭씨 750도보다 낮은 온도에서 형성되고, 상기 질화물층은 25Å보다 작은 두께를 갖는 단계와;
    암모니아의 존재하에서 상기 질화물층을 어닐링하는 단계와;
    그 후 적어도 섭씨 770도의 온도에서 N2O 존재하에서 상기 질화물층을 어닐링하는 단계
    를 포함하는 방법.
  14. 제13항에 있어서, 상기 질화물층은 섭씨 875도 내지 925도의 온도에서 상기 암모니아의 존재하에 어닐링되는 방법.
  15. 제13항에 있어서, 상기 질화물층의 상부에 폴리실리콘 층을 피착하는 단계를 더 포함하는 방법.
  16. 제13항에 있어서, 커패시터에 상기 유전체 코팅을 포함하는 단계를 더 포함하는 방법.
  17. 제13항에 있어서, 트랜지스터에 상기 유전체 코팅을 포함하는 단계를 더 포함하는 방법.
  18. 반도체 웨이퍼에 유전체 코팅을 형성하는 방법에 있어서,
    질소를 포함하는 가스의 존재하에서 실리카를 포함하는 웨이퍼를 가열하여 상기 웨이퍼에 패시베이션 층을 형성하는 단계와;
    그 다음에 가스 프리커서의 존재하에서 상기 웨이퍼를 가열하는 단계와, 상기 가스 프리커서는 상기 웨이퍼에 금속 산화물 또는 실리케이트를 포함하는 유전층을 형성하고, 상기 유전층은 섭씨 300도보다 큰 온도에서 형성되는 단계와;
    불활성 가스와 산소를 함유하는 가스를 포함하는 어닐링 가스의 존재하에서 상기 유전층을 어닐링하는 단계를 포함하고,
    상기 패시베이션 층을 형성하기 위해 사용된 질소를 포함하는 상기 가스는 암모니아를 포함하는 방법.
  19. 제18항에 있어서, 상기 패시베이션 층은 5나노미터보다 작은 두께를 가지는 방법.
  20. 삭제
  21. 제18항에 있어서, 상기 패시베이션 층은 섭씨 600 내지 900도의 온도에서 10초보다 짧은 시간에 형성되는 방법.
  22. 제18항에 있어서, 상기 패시베이션 층의 형성 동안 상기 암모니아의 부분 압력이 100토르보다 낮은 방법.
  23. 제18항에 있어서, 상기 유전층은 섭씨 400도 내지 800도의 온도에서 형성되고, 상기 패시베이션 층의 형성 동안, 상기 가스 프리커서는 100토르보다 낮은 부분 압력을 가지는 방법.
  24. 제18항에 있어서, 상기 유전층은 섭씨 400도 내지 900도의 온도에서 어닐링되는 방법.
  25. 제18항에 있어서, 상기 어닐링 단계 동안 존재하는 상기 산소를 함유하는 가스는 NO, N2O, O2, 또는 그들의 혼합물을 포함하는 방법.
  26. 제25항에 있어서, 상기 불활성 가스는 질소, 아르곤, 또는 그들의 혼합물인 방법.
  27. 제18항에 있어서, 상기 유전층은 HfO2, ZrO2, Al2O3, Ta2 O5, La2O5, 또는 그들의 실리케이트를 포함하는 방법.
  28. 반도체 웨이퍼 상에 형성되는 유전체 코팅에 있어서,
    실리카를 포함한 반도체 웨이퍼;
    상기 반도체 웨이퍼에 피착된 패시베이션 층 - 상기 패시베이션 층은 암모니아를 상기 반도체 웨이퍼의 표면과 반응시킴으로써 형성됨 - ;
    상기 패시베이션 층위에 형성되며 금속 산화물 또는 실리케이트를 포함하는 유전층을 포함하며;
    상기 유전층은 산소를 포함하는 가스의 존재하에서 어닐링되는
    유전체 코팅.
  29. 제28항에 있어서, 상기 패시베이션 층은 5나노미터보다 작은 두께를 가지는 유전체 코팅.
  30. 제28항에 있어서, 상기 유전층은 HfO2, ZrO2, Al2O3, Ta2O5, La2O5, 또는 그들의 실리케이트로 구성되는 군으로부터 선택된 물질을 포함하는 유전체 코팅.
  31. 제28항에 있어서, 상기 유전체 코팅은 1.2나노미터보다 작은 EOT를 갖는 유전체 코팅.
  32. 제28항에 있어서, 상기 패시베이션 층은 1나노미터보다 작은 두께를 가지는 유전체 코팅.
  33. 제28항에 있어서, 상기 유전층은 HfO2를 포함하는 유전체 코팅.
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