KR100512824B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

메탈 원소를 함유하는 실리콘 산화막을 갖는 반도체 장치의 제조 방법에 있어서, 그 특성이나 신뢰성의 향상을 도모한다. 실리콘을 함유하는 유기 화합물과, Zr, Hf, Al 및 La의 그룹 중에서 선택된 메탈 원소를 함유하는 유기 화합물을, 기판이 보유된 용기에 공급하는 공정과, 산소의 활성종을 이용하지 않은 열 CVD에 의해, 상기 기판 위에 상기 메탈 원소를 함유하는 실리콘 산화막을 형성하는 공정을 포함하는 것을 특징으로 한다.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법, 특히 반도체 장치에 이용하는 절연막에 관한 것이다.
MOSFET의 미세화에 수반하여, 게이트 절연막의 박막화가 요구되고 있다. 종래 이용되고 있는 실리콘 산화막이나 실리콘산 질화막에서는, 다이렉트 터널 전류의 증가에 의해, 약 2㎚에서 박막화의 한계에 도달하게 된다.
그래서, 메탈을 함유하는 실리콘 산화막(메탈 실리케이트막 또는 실리케이트막이라고 하는 경우도 있음)의 게이트 절연막에의 적용이 제안되고 있다. 이 메탈 실리케이트막은 유전율이 실리콘 산화막보다 높고, 또한 결정화 온도가 비교적 높기 때문에, 폴리 Si(폴리 SiGe) 게이트 전극 프로세스와의 정합성이 높다.
게이트 전극으로부터의 붕소 확산을 억제하기 위해서, 질소를 포함한 옥시 질화 메탈 실리콘막도 제안되고 있다(일본 특개2000-49349). 그러나, 양호한 계면 특성을 갖는 옥시 질화 메탈 실리콘막은 얻어지고 있지 않다. 또한, 메탈 질화물이 도전성이므로, 누설 전류가 많아, 전하 트랩 밀도도 높다. 또한, 게이트 전극 계면에서 메탈 실리사이드가 형성되어, 절연 특성을 손상시키는 경우도 있다.
메탈 실리케이트막의 형성 방법으로서는, 유기 실란을 이용한 CVD법(화학 기상 퇴적법)을 예로 들 수 있다. 유기 실란 중에서도, 테트라 에톡시 실란(Si(OC2H5)4: TEOS)이 자주 이용되고 있다. TEOS는 분해 온도가 높기 때문에, 열 CVD법을 이용한 경우에는 700℃ 이상의 온도가 필요하다. 그래서, 보다 저온에서 막 형성을 행하기 위해서, TEOS와 함께 오존(O3)을 이용하는 방법이나, 플라즈마 CVD법이 이용된다.
그러나, 오존이나 플라즈마를 이용한 경우, 성막 분위기에 산소 래디컬이나 산소 이온 등의 산소의 활성종이 생성된다. 활성인 산소는 반응성이 높기 때문에, 기반을 산화시키는 문제가 있다. 또한, 플라즈마를 이용한 경우, 플라즈마 손상에 의해 기반에 손상을 준다는 문제도 생긴다.
메탈 실리케이트막의 형성 방법에 관련된 공지 기술로서는, 다음과 같은 것이 있다.
일본 특개평5-239650호 공보에는, 알콕시 실란을 소스로 한 CVD법에서, 티탄족 원소의 알콕시드 또는 알킬아민 화합물을 첨가하는 방법이 개시되어 있다. 그러나, 오존이나 플라즈마를 이용하고 있기 때문에, 기본적으로 산소의 활성종을 이용하는 방법이다.
일본 특개평6-160657호 공보도, 오존을 이용하는 방법으로, 산소의 활성종을 이용하는 방법이다.
일본 특개평11-111715호 공보에는, 알콕실기를 갖는 화합물의 열 분해에 의해 생기는 생성물을 소스 가스에 첨가하는 방법이 개시되어 있다. 그러나, 실리콘 소스와 메탈 소스를 혼합하는 것에 관한 기재는 없다.
일본 특개평5-226608호 공보에는, 메탈 실리케이트막에 함유되는 메탈로서, 티탄을 이용하는 것이 개시되어 있다. 그러나, 티탄을 함유하는 메탈 실리케이트막은 양호한 특성을 얻기 어려워, 반도체 장치에 적용하기가 곤란하다는 문제가 있다.
이상 설명한 바와 같이, 종래는 우수한 특성을 갖는 메탈 실리케이트막이 얻어지지 않는다는 등의 문제나, 기반에 악영향을 준다는 등의 문제가 있었다. 그 때문에, 특성이나 신뢰성에 우수한 반도체 장치를 얻는 것이 곤란하였다.
본 발명은 상기 종래의 과제를 해결하기 위해서 이루어진 것으로, 메탈 원소를 함유하는 실리콘 산화막을 갖는 반도체 장치에 있어서, 그 특성이나 신뢰성의 향상을 도모하는 것을 목적으로 하고 있다.
본 발명에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 위에 형성되고, 메탈 원소를 함유하는 실리콘 산화막을 포함하는 게이트 절연막과, 상기 게이트 절연막 위에 형성된 전극을 포함하는 반도체 장치로서, 상기 메탈 원소를 함유하는 실리콘 산화막은, 하면 근방의 제1 영역과, 상면 근방의 제2 영역과, 제1 영역과 제2 영역 사이의 제3 영역을 포함하고, 상기 실리콘 산화막에 함유된 메탈 원소의 두께 방향에서의 농도 분포는 상기 제3 영역에 최대점을 갖는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법은, 하면 근방의 제1 영역과, 상면 근방의 제2 영역과, 제1 영역과 제2 영역 사이의 제3 영역을 포함하고, 메탈 원소의 두께 방향에서의 농도 분포가 제1 영역 또는 제3 영역에 최대점을 갖는, 메탈 원소를 함유하는 비정질 실리콘막을 반도체 기판 위에 형성하는 공정과, 상기 메탈 원소를 함유하는 비정질 실리콘막을 산화하여, 상기 메탈 원소를 함유하는 실리콘 산화막을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 실리콘을 함유하는 유기 화합물과, Zr, Hf, Al 및 La의 그룹 중에서 선택된 메탈 원소를 함유하는 유기 화합물을, 기판이 보유된 용기에 공급하는 공정과, 산소의 활성종을 이용하지 않는 열 CVD에 의해, 상기 기판 위에 상기 메탈 원소를 함유하는 실리콘 산화막을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 메탈 원소를 함유하는 실리콘 산화막을 CVD에 의해 반도체 기판 위에 형성하는 공정을 포함하는 반도체 장치의 제조 방법으로서, 반도체 기판이 보유된 용기에의 실리콘을 함유하는 유기 화합물의 공급을 개시하는 공정과, 상기 실리콘을 함유하는 유기 화합물의 공급을 개시한 후에, 상기 용기에의 메탈 원소를 함유하는 유기 화합물의 공급을 개시하는 공정과, 상기 용기에의 상기 메탈 원소를 함유하는 유기 화합물의 공급량을 증가시키는 공정을 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
〈제1 실시예〉
이하, 도면을 참조하여, 본 발명의 제1 실시예를 설명한다.
도 1은 제1 실시예에 따른 MIS(MOS)형 전계 효과 트랜지스터에 있어서, 게이트 절연막으로서 이용하는 메탈 실리케이트막(실리콘을 함유하는 실리콘 산화막) 내의 메탈 원소의 막 두께 방향의 농도 분포를 모식적으로 도시한 것이다. 여기서는 메탈 원소로서 Zr(지르코늄)을 이용하고 있지만, Hf(하프늄), Al(알루미늄), La(랜턴) 등, 실리콘 산화막에 첨가함으로써 실리콘 산화막에 비하여 유전율이 증가하는 원소를 이용해도, Zr의 경우와 마찬가지의 효과를 얻을 수 있다.
도 1에 도시한 바와 같이, 메탈 실리케이트막의 중앙 부근에서 Zr의 농도가 최대로 되어 있다. 또, 농도 피크는 반드시 메탈 실리케이트막의 중앙일 필요는 없고, 메탈 실리케이트막의 하면 근방의 영역(메탈 실리케이트막과 실리콘 기판과의 계면 근방의 영역)과, 상면 근방의 영역(메탈 실리케이트막과 게이트 전극과의 계면 근방의 영역) 사이에 위치한 영역(내부 영역)이면 된다.
이러한 구성으로 함으로써, 특성이나 신뢰성에 우수한 MIS형 전계 효과 트랜지스터를 얻을 수 있다. 즉, 반도체 기판측의 계면에서는, 계면에서의 고정 전하 밀도가 낮아, 채널 이동도의 저하가 억제된다. 또한, 게이트 전극측의 계면에서는 게이트 전극으로서 폴리 Si나 폴리 SiGe를 이용한 경우, 계면에서의 실리사이드 반응을 억제할 수 있어, 신뢰성의 저하를 방지할 수 있다.
도 2는 상술한 바와 같은 구성에 대하여, 또한 게이트 전극측에 질소(N)를 도입한 경우의, Zr 및 N의 농도 분포를 모식적으로 도시한 것이다. 도 2에 도시한 바와 같이 게이트 전극측의 계면 근방에서 N 농도가 최대로 되어 있다.
이와 같이, 메탈 실리케이트막의 상면측에 급경사인 N 농도의 피크가 있기 때문에, 게이트 전극으로서 폴리 Si나 폴리 SiGe를 이용한 경우, 도우펀트로서 이용하는 붕소 등의 불순물이 게이트 절연막 내에 나아가서는 반도체 기판으로 확산하는 것을 유효하게 억제할 수 있다. 또한, Zr과 질소의 반응이 억제되므로, 누설 전류의 증가나 신뢰성의 저하를 억제할 수 있다. 또한, 상면측에 질소가 존재하기 때문에, 기판측 계면 근방의 고정 전하 밀도의 증가가 억제되어, 채널 이동도의 저하를 억제할 수 있다.
또, 메탈 실리케이트막 내에 함유되는 메탈 원소는 반드시 1종류일 필요는 없고, Zr, Hf, Al 및 La 중의 2종류 이상의 원소가 함유되어 있어도 된다.
다음으로, 본 실시예의 제조 방법에 대하여, 도 3의 (a) 내지 (e)를 참조하여 설명한다.
우선, 도 3의 (a)에 도시한 바와 같이 통상의 소자 분리 영역(도시 생략)을 형성한 실리콘 기판(11)을 준비한다.
다음으로, 도 3의 (b)에 도시한 바와 같이 실리콘 기판(11)의 표면 위에, Zr을 함유하는 비정질 실리콘막(12)을 약 2㎚ 퇴적한다. 이 비정질 실리콘막(12)은, 예를 들면 ZrCl4, SiH4 및 H2를 이용한 LPCVD법으로 형성된다. 전형적인 성막 조건은 500℃, 0.5Torr이다. ZrCl4와 SiH4의 유량비를 제어함으로써, Zr을 함유하는 비정질 실리콘막(12) 내의 Zr 농도의 피크를 막 두께 방향의 중앙 부근으로 할 수 있다.
비정질 실리콘막(12)은 Zr 타깃과 Si 타깃을 이용한 스퍼터링법을 이용하여 퇴적해도 된다. 이 경우에는 Zr 스퍼터링과 Si 스퍼터링의 파워비를 제어함으로써, Zr 농도의 피크를 막 두께 방향의 중앙 부근으로 할 수 있다.
또, Zr의 농도 피크는 반드시 비정질 실리콘막(12)의 중앙일 필요는 없고, 비정질 실리콘막(12)의 하면 근방의 영역과 상면 근방의 영역 사이에 위치한 영역(내부 영역)이면 된다. 또한, 비정질 실리콘막(12)의 하면 근방의 영역에 Zr의 농도 피크가 있어도 된다.
다음으로, 도 3의 (c)에 도시한 바와 같이, 기판 온도를 400℃로 하고, O2 플라즈마 산화법을 이용하여, Zr을 함유하는 비정질 실리콘막(12)을 산화하여, Zr 실리케이트막(Zr을 함유하는 실리콘 산화막)(13)을 형성한다. Zr 실리케이트막(13)은 비정질 실리콘막(12)의 Zr 농도 분포를 반영하여, 도 1에 도시한 바와 같은 Zr 농도 분포를 갖는다. 여기서, 비교적 저온에서 산화가 가능한 플라즈마 산화법을 이용함으로써, 산화 시의 결정화가 억제되어, 결정화에 수반되는 모폴로지(mophorogy) 거침을 방지할 수 있다.
또, 비정질 실리콘막(12)의 하면 근방의 영역에 Zr의 농도 피크가 있는 경우에도, 상기 산화 공정에서 실리콘 기판(11)의 표면 영역도 산화되기 때문에, 역시 Zr 실리케이트막(13)의 내부에 Zr의 농도 피크가 위치한다.
다음으로, 도 3의 (d)에 도시한 바와 같이, 웨이퍼 온도를 400℃로 하고, N2 플라즈마 질화법을 이용하여, Zr 실리케이트막(13)의 표면을 질화하여, 표면이 질화된 Zr 실리케이트막(14)을 형성한다. 이 표면이 질화된 Zr 실리케이트막(14)은 도 2에 도시한 바와 같은 질소 농도 분포로 된다.
다음으로, 도 3의 (e)에 도시한 바와 같이, 게이트 전극으로 되는 폴리 SiGe 막(폴리 Si막이어도 됨)(15)을 LPCVD법을 이용하여 약 150㎚ 퇴적한다. 여기서, 폴리 SiGe막(15)을 퇴적하기 전에, 예를 들면 900℃, 10초의 어닐링을 행하여, 도입된 질소의 안정화를 행해도 된다.
그 후에, 리소그래피 공정, 게이트 전극 에칭 공정, 이온 주입 공정, 활성화 어닐링 공정 등을 거쳐, MIS형 트랜지스터가 형성된다(도시 생략). 또한, 배선 공정을 거쳐, 반도체 장치가 완성된다(도시 생략).
이상과 같이 본 실시예에 따르면, 메탈 실리케이트막 내의 메탈 원소의 농도 분포를 최적화함으로써, 양호한 계면 특성이 얻어질 뿐만 아니라, 게이트 전극 계면의 반응이 억제된다. 또한, 질소의 농도 분포를 최적화함으로써, 메탈 실리케이트막 내의 트랩의 증가가 억제될 뿐만 아니라, 게이트 전극으로부터의 불순물의 확산을 억제할 수 있다. 따라서, 고성능이며 고신뢰성의 높은 반도체 장치를 실현할 수 있다.
또한, 메탈 원소로서 Zr, Hf, Al 또는 La를 이용함으로써, 메탈 실리케이트막의 실효적인 유전율을 증가시킬 수 있다. 그 때문에, 물리적 막 두께가 두꺼운 메탈 실리케이트막을 게이트 절연막으로서 이용할 수 있으며, 고성능이며 고신뢰성의 반도체 장치를 실현할 수 있다.
또한, 본 실시예에 따르면, 메탈과 실리콘의 2원계의 퇴적에 의해 비정질 실리콘막을 형성함으로써, 조성의 제어가 용이하게 되어, 저비용으로 고성능의 반도체 장치를 제조할 수 있다. 또한, 부분적인 금속 산화물 결정의 형성이 억제되고, 특성 변동이 적은 반도체 장치를 실현할 수 있다. 게다가, 메탈 원소와 독립적으로 질소를 도입함으로써, 최적의 막 조성을 용이하게 실현할 수 있다.
또한, 메탈 소스와 실리콘 소스를 이용한 CVD법으로 비정질 실리콘막을 형성함으로써, 예를 들면 국소적인 요철을 갖는 반도체 표면 위에도, 균일하게 성막을 행할 수 있게 되어, 고신뢰성의 반도체 장치를 실현할 수 있다. 또한, 메탈 소스에 메탈 원소의 할로겐 화물을 이용하고, 실리콘 소스에 실리콘의 수소 화물을 이용함으로써, 극 박막의 제어성을 확보 가능한 비교적 저온에서 성막이 가능하여, 수율을 높게 할 수 있다.
또한, O2 플라즈마 산화법 등, 비정질 실리콘막을 활성인 산화종을 이용하여 산화함으로써, 메탈 실리케이트막의 다결정화를 억제할 수 있다. 또한, 메탈 실리케이트막의 표면을 플라즈마를 이용하여 질화함으로써, 급경사인 농도 분포를 갖는 질소를 저온에서 메탈 실리케이트막에 도입할 수 있게 된다.
〈제2 실시예〉
이하, 도면을 참조하여, 본 발명의 제2 실시예를 설명한다. 본 실시예는 메탈 실리케이트막(메탈 원소를 함유하는 실리콘 산화막)을, 산소의 활성종을 이용하지 않고, 열 CVD법으로 형성하는 것이다. 가스 소스에는 실리콘을 함유하는 유기 화합물과, 메탈 원소(Zr, Hf, Al 또는 La)를 함유하는 유기 화합물을 이용한다.
〈제2 실시예-A〉
본 실시예는 메탈 실리케이트막을 테트라에톡시 실란(Si(OC2H5)4 : TEOS)과 지르코늄 터셔리부토키사이드(Zr(Ot-C4H9)4: ZTB)를 이용하여, 열 CVD법으로 퇴적하는 예이다.
도 4는 본 실시예에서 이용하는 LPCVD 장치의 일례를 도시한 것이다. 이하, 도 4를 참조하여, 제조 방법을 설명한다.
우선, 8인치 실리콘 기판을 준비하고, 순수로 희석한 불산을 이용하여, 실리콘 기판 표면에 형성되어 있는 자연 산화막을 제거한다. 희불산 처리 후 즉시, 실리콘 기판(103)을 반응 용기(101) 내에 설치되어 있는 서셉터(104) 상에 반송한다. 또한, 반응 용기(101) 내를 진공 펌프(107)로 배기한다.
반응 용기(101) 내의 압력이 10-2Torr 이하에 도달한 후, 매스플로우 콘트롤러(124, 125)에 의해 유량을 300sccm로 설정한 Ar 가스를 반응 용기 내에 도입한다. 그리고, 압력계(108)와 연동하는 압력 조정 밸브(106)에 의해, 반응 용기(101) 내의 압력이 10Torr가 되도록 제어한다. 반응 용기(101) 내의 압력이 안정된 후, 기판 가열 히터(105)에 의해 기판(103)의 가열을 개시한다. 기판(103)의 온도는 서셉터(104)에 접하도록 배치된 열전쌍과 온도 조절기(도시 생략)를 이용하여, 595℃가 되도록 제어한다.
기판 온도가 안정된 후, 산소 가스(O2 가스)를 매스플로우 콘트롤러(123)를 이용하여 유량이 200sccm로 되도록 조정하고, 밸브(143)를 통해, 반응 용기(101)를 통하지 않고 흘린다. 또한, 아르곤 가스를 매스플로우 콘트롤러(121, 122)를 이용하여 각각 100sccm로 되도록 조정하고, 원료 용기(111, 112)에 흘림으로써, 원료의 버블링을 개시한다. 이들 가스도, 각각 밸브(141, 142)를 통해, 반응 용기(101)를 통하지 않고 흘린다.
원료 용기(111) 내에는 TEOS가 충전되어 있고, 원료 용기(112) 내에는 ZTB가 충전되어 있다. 원료 용기(111, 112)는 모두, 70℃가 되도록 온도 제어한다. 또한, 압력계(151, 152) 및 압력 조정 밸브(131, 132)를 이용하여, 원료 용기(111, 112) 내의 압력이 각각 100Torr가 되도록 조정한다. 이러한 조건에서, TEOS는 56sccm, ZTB는 1.6sccm의 유량이 될 것으로 추정된다.
원료의 온도가 70℃로 실온보다 높기 때문에, 반응 용기(101)에 원료 가스를 수송하는 배관 및 밸브를 오븐 내에 수납하여 200℃ 정도로 가열하여, 응집을 방지한다. 또한, 샤워 헤드(102)도, 오일을 이용하여 200℃ 정도로 가열하여, 샤워 헤드 내에서의 원료의 응집도 방지한다. 여기까지가 성막을 개시하기 전의 단계이다.
미리 흘려 둔 산소 가스와 원료 가스를, 밸브(141, 142, 143)를 동시에 밸브(144, 145, 146)로 전환함으로써, 샤워 헤드(102)를 통해 반응 용기(101) 내에 도입하여, 성막을 개시한다. 성막 시간은 10분이다.
10분 경과 후, 밸브(144, 145, 146)를 밸브(141, 142, 143)로 전환함으로서, TEOS, ZTB 및 산소 가스의 반응 용기 내에의 공급을 정지한다. 가스의 공급을 정지한 후, 즉시 기판 가열 히터(105)에의 통전을 정지하여, 기판(103)을 냉각한다. 기판 온도가 200℃까지 저하한 후, 기판(103)을 반응 용기(101)로부터 추출한다.
이와 같이 하여 형성한 박막의 막 두께를 엘립소미터를 이용하여 측정한 결과, 237㎚의 Zr 실리케이트막이 형성되어 있었다. 또한, 기판 온도를 550℃, 570℃로 하여, 마찬가지의 성막을 행하였다. 기판 온도를 바꾼 것 이외에는, 상술한 조건과 동일하다. 그 결과, 550℃에서는 191㎚, 570℃에서는 176㎚이었다. 도 5는 이들 데이터를 성막 속도로 변환한 것이다.
비교를 위해, TEOS만을 이용하여 성막을 행하였다. 성막의 순서는 상술한 것과 완전히 마찬가지이다. 단, ZTB의 공급은 행하지 않았다. 기판 온도는 570℃ 및 590℃로 하였다. 그 결과, 기판 온도 570℃에서는 0.7㎚, 590℃에서는 0.9㎚의 막 두께이었다. 도 6은 이들 데이터를 성막 속도로 변환한 것이다.
또한, ZTB만을 이용하여 595℃에서 성막을 행한 결과, 성막 속도는 0.1㎚/분 이하이었다.
상기한 점으로부터, TEOS와 ZTB의 양방을 동시에 공급한 경우에 한하여, 성막 속도가 증가하는 것을 알 수 있다.
이상과 같이 TEOS의 유량(공급량)의 1/10 이하의 약간의 ZTB를 동시에 공급함으로써, TEOS만인 경우에 비하여, 100배 이상의 성막 속도가 얻어지게 되어, 실용적인 성막 속도에서의 메탈 실리케이트막의 형성이 가능하다.
또한, 기반 기판에 악영향을 주는 플라즈마나 오존 등의 화학적으로 활성인 산소를 이용하지 않아도, 600℃ 이하의 비교적 저온에서, 열 CVD법으로 메탈 실리케이트막을 형성할 수 있다. 이것은 ZTB에 의해 TEOS의 분해 반응이 촉진되기 때문이다.
Zr 실리케이트막에 함유된 Zr 원자 수와 Si 원자 수의 합에 대한 Zr 원자 수의 비율(조성비)을 형광 X선 측정에 의해 조사하였다. 상기 비율을, 여기서는 Zr/(Zr+Si)로 나타낸다. 그 결과, ZTB와 TEOS를 동시에 공급하여 성막한 시료에서는 Zr/(Zr+Si)이 12∼30%이었다. 또한, ZTB와 TEOS의 유량을 제어함으로써, Zr/(Zr+Si)을 5∼30%의 범위에서 제어할 수 있는 것을 확인하였다.
Zr/(Zr+Si)이 커지면, 얻어지는 Zr 실리케이트막의 비유전률이 높아진다. 다시 말하면, Zr과 Si의 비율을 제어함으로써, Zr 실리케이트막의 비유전률을 제어할 수 있게 된다. 이것은 반도체 장치에 응용할 때에 중요하게 된다. 즉, 층간 절연막이나 스페이서막 등, 비유전률이 낮은 쪽이 바람직한 경우에는, Zr/(Zr+Si)이 작아지도록, ZTB와 TEOS의 공급량을 조정한다. 한편, 게이트 절연막과 같이 비유전률이 높은 쪽이 바람직한 경우에는, Zr/(Zr+Si)이 커지도록, ZTB와 TEOS의 공급량을 조정한다.
〈제2 실시예-B〉
본 실시예는 메탈 실리케이트막을 TEOS와 하프늄 터셔리부토키사이드 Hf(0t-C4H9)4:HTB)를 이용하여, 열 CVD법으로 퇴적하는 예이다. 본 실시예에서도, 상술한 제2 실시예-A와 마찬가지로, 도 4에 도시한 LPCVD 장치를 이용한다.
우선, 8인치 실리콘 기판을 준비하고, 순수로 희석한 불산을 이용하여, 실리콘 기판 표면에 형성되어 있는 자연 산화막을 제거한다. 희불산 처리 후 즉시, 실리콘 기판(103)을 반응 용기(101) 내에 설치되어 있는 서셉터(104) 위에 반송한다. 또한, 반응 용기(101) 내를 진공 펌프(107)로 배기한다.
반응 용기(101) 내의 압력이 10-2Torr 이하에 도달한 후, 매스플로우 콘트롤러(124, 125)에 의해 유량을 300sccm로 설정한 Ar 가스를 반응 용기 내에 도입한다. 그리고, 압력계(108)와 연동하는 압력 조정 밸브(106)에 의해, 반응 용기(101) 내의 압력이 1Torr가 되도록 제어한다. 반응 용기(101) 내의 압력이 안정된 후, 기판 가열 히터(105)에 의해 기판(103)의 가열을 개시한다. 기판(103)의 온도는 서셉터(104)에 접하도록 배치된 열전쌍과 온도 조절기(도시 생략)를 이용하여, 570℃가 되도록 제어한다.
기판 온도가 안정된 후, 산소 가스(O2 가스)를 매스플로우 콘트롤러(123)를 이용하여 유량이 200sccm로 되도록 조정하고, 밸브(143)를 통해 반응 용기(101)를 통하지 않고 흘린다. 또한, 아르곤 가스를 매스플로우 콘트롤러(121, 122)를 이용하여 각각 100sccm로 되도록 조정하고, 원료 용기(111, 112)에 흘림으로써, 원료의 버블링을 개시하였다. 이들 가스도, 각각 밸브(141, 142)를 통해, 반응 용기(101)를 통하지 않고 흘린다.
원료 용기(111) 내에는 TEOS가 충전되어 있고, 원료 용기(112) 내에는 HTB가 각각 충전되어 있다. 원료 용기(111, 112)는, 각각 40℃ 및 45℃가 되도록 온도 제어한다. 또한, 압력계(151, 152) 및 압력 조정 밸브(131, 132)를 이용하여, 원료 용기(111, 112) 내의 압력이 각각 100Torr가 되도록 조정한다. 이러한 조건에서, TEOS는 12sccm, ZTB는 0.31sccm의 유량이 될 것으로 추정된다.
원료의 온도가 실온보다 높기 때문에, 반응 용기(101)에 원료 가스를 수송하는 배관 및 밸브를 오븐 내에 수납하여 200℃ 정도로 가열하여, 응집을 방지한다. 또한, 샤워 헤드(102)도, 오일을 이용하여 200℃ 정도로 가열하고, 샤워 헤드 내에서의 원료의 응집도 방지한다. 여기까지가 성막을 개시하기 전의 단계이다.
미리 흘려 둔 산소 가스와 원료 가스를, 밸브(141, 142, 143)를 동시에 밸브(144, 145, 146)로 전환함으로써, 샤워 헤드(102)를 통해 반응 용기(101) 내에 도입하여, 성막을 개시한다. 성막 시간은 10분이다.
10분 경과 후, 밸브(144, 145, 146)를 밸브(141, 142, 143)로 전환함으로써, TEOS, HTB 및 산소 가스의 반응 용기 내에의 공급을 정지한다. 가스의 공급을 정지한 후, 즉시 기판 가열 히터(105)에의 통전을 정지하여, 기판(103)을 냉각한다. 기판 온도가 200℃까지 저하된 후, 기판(103)을 반응 용기(101)로부터 추출한다.
이와 같이 하여 형성한 박막의 막 두께를 엘립소미터를 이용하여 측정한 결과, 40㎚의 Hf 실리케이트막이 형성되어 있었다.
비교를 위해, TEOS만을 이용하여 성막을 행하였다. 성막의 순서는 상술한 것과 완전히 마찬가지이다. 단, HTB의 공급은 행하지 않았다. 그 결과, 막 두께는 0㎚이고, 메탈 실리케이트막의 형성은 인지되지 않았다.
또한, HTB만을 이용하여 570℃에서 성막을 행한 결과, 성막 속도는 0.1㎚/분 이하이었다.
상기한 점으로부터, TEOS와 HTB의 양방을 동시에 공급한 경우에 한하여, 성막 속도가 증가하는 것을 알 수 있다.
이상과 같이 TEOS의 유량(공급량)의 1/10 이하의 약간의 HTB를 동시에 공급함으로써, TEOS만의 경우에 비하여, 성막 속도가 대폭 증가하여, 실용적인 성막 속도에서의 메탈 실리케이트막의 형성이 가능하다.
또한, 기반 기판에 악영향을 주는 플라즈마나 오존 등의 화학적으로 활성인 산소를 이용하지 않아도, 600℃ 이하의 비교적 저온에서, 열 CVD법으로 메탈 실리케이트막을 형성할 수 있다. 이것은 HTB에 의해 TEOS의 분해 반응이 촉진되기 때문이다.
Hf 실리케이트막에 함유된 Hf 원자 수와 Si 원자 수의 합에 대한 Hf 원자 수의 비율(조성비)을 형광 X선 측정에 의해 조사하였다. 상기 비율을 여기서는 Hf/(Hf+Si)로 나타낸다. 그 결과, HTB와 TEOS를 동시에 공급하여 성막한 시료에서는 Hf/(Hf+Si)가 23%이었다. 또한, HTB와 TEOS의 유량을 제어함으로써, Hf/(Hf+Si)를 5∼30%의 범위에서 제어할 수 있는 것을 확인하였다.
Hf/(Hf+Si)가 커지면, 얻어지는 Hf 실리케이트막의 비유전률이 높아진다. 다시 말하면, Hf와 Si의 비율을 제어함으로써, Hf 실리케이트막의 비유전률을 제어할 수 있게 된다. 이것은 반도체 장치에 응용할 때에 중요하게 된다. 즉, 층간 절연막이나 스페이서막 등, 비유전률이 낮은 쪽이 바람직한 경우에는, Hf/(Hf+Si)이 작아지도록 ZTB와 TEOS의 공급량을 조정한다. 한편, 게이트 절연막과 같이 비유전률이 높은 쪽이 바람직한 경우에는, Hf/(Hf+Si)가 커지도록 HTB와 TEOS의 공급량을 조정한다.
본 실시예에서 행한 성막의 결과를 도 7에 도시한다. 기판 온도는 모두 570℃이고, 반응실 내의 압력은 1Torr이며, 성막 시간은 10분이다.
〈제2 실시예-C〉
본 실시예는 제2 실시예-B의 방법에 의해 형성한 메탈 실리케이트막을 갖는 MOS 캐패시터에 관한 것이다.
도 8에 도시한 바와 같이 n형 실리콘 기판(21) 위에, 제2 실시예-B의 방법에 의해 메탈 실리케이트막(22)을 4㎚의 두께로 형성하였다. 막 두께의 제어는 성막 시간을 바꾸는 것으로 행하였다. 형성된 메탈 실리케이트막(22)에서는 Hf/(Hf +Si)가 10%인 것을 형광 X선 측정에 의해 확인하였다. 또한, 메탈 실리케이트막(22) 위에, 백금 전극(23)을 형성하였다. 백금 전극(23)은 섀도 마스크를 통해, 스퍼터링법으로 형성하였다.
이와 같이 하여 제작한 MOS 캐패시터를 이용하여, 용량-전압법(C-V법)에 의해, 계면 단위 밀도를 측정하였다. 그 결과, 실리콘의 대역 갭 내에 형성된 계면 준위 밀도의 최저값은 2×1011㎝-2eV-1이었다.
비교를 위해, 메탈 실리케이트막(22)을 TEOS와 산소를 이용한 플라즈마 CVD법으로 형성하였다. 기판 온도를 400℃로 하고, 13.56㎒의 RF 플라즈마를 이용하였다. 막 두께는 4㎚로 하였다. 전극(23)에는 스퍼터링법으로 형성한 백금을 이용하였다. 이와 같이 하여 형성된 MOS 캐패시터의 계면 준위 밀도를 측정한 결과, 1×1013㎝-2eV-1이었다.
다른 비교예로서, 메탈 실리케이트막(22)을 TEOS-O3을 이용한 열 CVD법으로 형성하고, 전과 마찬가지의 MOS 캐패시터를 제작하였다. 메탈 실리케이트막(22)은 핫월형 CVD 장치를 이용하고, 상압, 400℃에서 형성하였다. 막 두께는 4㎚로 하였다. 상부 전극(23)은 백금으로 하였다. 이 MOS 캐패시터를 이용하여 측정한 결과, 계면 단위 밀도는 5×1012㎝-2eV-1이었다.
도 9는 상술한 각 측정 결과를 정리한 것이다.
플라즈마 CVD법으로 메탈 실리케이트막을 형성한 경우에, 계면 단위 밀도가 높아지는 것은, 메탈 실리케이트막의 형성 시에, 플라즈마에 의해 실리콘 기판 표면이 손상을 받기 때문이다. TEOS-O3을 이용한 열 CVD법으로 메탈 실리케이트막을 형성한 경우에, 계면 준위 밀도가 높아지는 것은, O3의 화학 반응성이 높기 때문에, 실리콘 기판 표면이 양호한 상태를 유지할 수 없기 때문이다.
이에 대하여, 본 실시예에서는 산소의 활성종을 이용하지 않기 때문에, 결함이 적은 산화막/실리콘 계면을 형성할 수 있다. 결과적으로, 낮은 계면 단위 밀도가 얻어진다.
이상과 같이 본 실시예에 따르면, 실리콘 소스와 메탈 소스의 상호 작용에 의해, 소스 가스의 분해가 촉진된다. 그 때문에, 예를 들면 600℃ 이하의 저온에서도, 산소의 활성종을 이용하지 않고, 열 CVD법으로 양질의 메탈 실리케이트막을 형성할 수 있다. 또한, 산소의 활성종을 이용하지 않기 때문에, 메탈 실리케이트막과 반도체 기판 사이의 계면에서는 우수한 계면 특성을 얻을 수 있다.
또한, 메탈 원소로서는 상술한 Zr 및 Hf 외에, Al 또는 La를 이용해도 된다. 이들 금속 원소를 이용함으로써, 메탈 실리케이트막의 실효적인 유전율을 증가시킬 수 있다. 그 때문에, 물리적 막 두께가 두꺼운 메탈 실리케이트막을 게이트 절연막으로서 이용할 수 있어, 고성능이며 고신뢰성의 반도체 장치를 실현할 수 있다. 또, 메탈 실리케이트막 내에 함유되는 메탈 원소는 반드시 1종류일 필요는 없고, Zr, Hf, Al 및 La 중의 2종류 이상의 원소가 함유되어 있어도, 마찬가지의 효과를 얻을 수 있다.
또한, 실리콘 소스로서는 실리콘을 함유하는 유기 화합물을 이용할 수 있으며, 메탈 소스로서는 Zr, Hf, Al 및 La 중의 적어도 하나의 메탈 원소를 함유하는 유기 화합물을 이용할 수 있다.
특히, 실리콘을 함유하는 유기 화합물로서는 TEOS 등, 실리콘의 알콕시드 화합물을 이용하는 것이 바람직하다. 또한, 메탈 원소를 함유하는 유기 화합물로서는, 터셔리부토키사이드 화합물(M(Ot-C4H9)4: 단, M은 Zr, Hf, Al 또는 La) 등의 메탈 원소의 알콕시드 화합물을 이용하는 것이 바람직하다. 이들 화합물은 증기압이 높기 때문에, CVD의 제어성이 향상된다. 그 결과, 막 두께 균일성이나 조성 제어성에 우수한 메탈 실리케이트막의 형성이 가능하게 된다.
또한, 반응 용기에 공급되는 메탈 소스의 유량(공급량)이 실리콘 소스의 유량(공급량)의 1/10보다 크면, 메탈 실리케이트막의 성막 속도의 증대 효과가 얻어지기 어렵지만, 1/10 이하로 함으로써 성막 속도를 대폭 증대시킬 수 있다.
또한, 메탈 실리케이트막에 함유된 메탈 원소의 원자 수를 NM, 실리콘의 원자 수를 Nsi로 하여,
0<NM/(NM+Nsi)<0.5
인 것이 바람직하다. 메탈 원소의 비율이 너무 높으면 메탈 실리케이트막이 열적으로 불안정하게 되고, 특히 비율이 0.5 이상으로 되면 그 경향이 현저해지기 때문이다.
〈제3 실시예〉
이하, 도면을 참조하여, 본 발명의 제3 실시예를 설명한다. 본 실시예는 메탈 실리케이트막에 함유되는 메탈 원소(Zr, Hf, Al 또는 La)에 농도 분포를 갖게 하는 방법에 관한 것이다.
도 10은, 예를 들면 제2 실시예에서 설명한 바와 같은 CVD 장치를 이용하여 메탈 실리케이트막을 형성할 때의, 가스 공급 시퀀스를 도시한 도면이다. 여기서는 실리콘 소스로서 TEOS를 이용하고, 메탈 소스로서 ZTB(또는 HTB)를 이용하고 있다. 또, 기본적인 성막 조건 등에 대해서는, 제2 실시예와 마찬가지로 여기서는 설명을 생략한다.
우선, 실리콘 기판이 수용된 반응 용기 내에의 TEOS의 공급을 개시한다. TEOS의 공급이 안정된 후, ZTB의 공급을 개시하고, ZTB의 공급량을 서서히 증가시켜 간다. 그 후, ZTB의 공급량을 일정하게 유지하고, 소정 시간 경과한 후, ZTB의 공급량을 서서히 감소시켜 간다. 그 후, ZTB의 공급을 정지하고, 또한 TEOS의 공급을 정지한다. 이와 같이 하여, 실리콘 기판 위에 메탈 실리케이트막이 형성된다. 또한, 질소 플라즈마를 이용하여 메탈 실리케이트막의 표면을 질화한다.
이와 같이 하여 얻어진 메탈 실리케이트막에서는 메탈 원소 및 질소의 농도 분포는, 예를 들면 제1 실시예에서 설명한 도 2와 같이 된다. 따라서, 도 3의 (a) 내지 (e)에서 설명한 바와 같은 공정을 감소시킴으로써, 제1 실시예에서 설명한 것과 마찬가지의 효과를 갖는 반도체 장치를 얻을 수 있다.
또한, 실리콘 소스 및 메탈 소스에는 TEOS 및 ZTB 이외에도, 제2 실시예에서 상술한 것을 마찬가지로 적용 가능하다. 따라서, 예를 들면 제2 실시예와 마찬가지로 산소의 활성종을 이용하지 않는 열 CVD법을 이용함으로써, 제2 실시예에서 설명한 것과 마찬가지의 효과를 갖는 반도체 장치를 얻을 수 있다.
이상과 같이 본 실시예에 따르면, 메탈 실리케이트막 내의 메탈 원소나 질소의 농도 분포를 최적화할 수 있어, 고성능이며 고신뢰성의 반도체 장치를 실현할 수 있다. 또한, 산소의 활성종을 이용하지 않는 열 CVD법을 이용함으로써, 보다 고성능이며, 고신뢰성의 반도체 장치를 실현할 수 있다.
이상, 본 발명의 실시예를 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 취지를 일탈하지 않는 범위 내에서 여러가지 변형하여 실시하는 것이 가능하다. 또한, 상기 실시예에는 여러가지의 단계의 발명이 포함되어 있고, 개시된 구성 요건을 적절하게 조합함으로써 다양한 발명이 추출될 수 있다. 예를 들면, 개시된 구성 요건으로부터 몇 개의 구성 요건이 삭제되어도, 소정의 효과가 얻어지는 것이면 발명으로서 추출될 수 있다.
본 발명에 따르면, 메탈 원소를 함유하는 실리콘 산화막을 갖는 반도체 장치의 특성이나 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 제1 실시예에 관한 것으로, 메탈 실리케이트막 내의 메탈 원소의 막 두께 방향의 농도 분포를 모식적으로 도시한 도면.
도 2는 본 발명의 제1 실시예에 관한 것으로, 메탈 실리케이트막 내의 메탈 원소 및 질소의 막 두께 방향의 농도 분포를 모식적으로 도시한 도면.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도.
도 4는 본 발명의 제2 실시예에 관한 것으로, CVD 장치의 구성을 도시한 도면.
도 5는 본 발명의 제2 실시예에 관한 것으로, 메탈 실리케이트막의 성막 속도와 기판 온도와의 관계를 도시한 도면.
도 6은 본 발명의 제2 실시예의 비교예에 관한 것으로, 메탈 실리케이트막의 성막 속도와 기판 온도와의 관계를 도시한 도면.
도 7은 본 발명의 제2 실시예에 관한 것으로, HTB와 TEOS의 유량을 변화시켰을 때의, 메탈 실리케이트막의 측정 결과를 도시한 도면.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치의 구성을 도시한 단면도.
도 9는 본 발명의 제2 실시예에 관한 것으로, 계면 준위 밀도의 저감 효과를 도시한 도면.
도 10은 본 발명의 제3 실시예에 관한 것으로, 가스 공급 시퀀스를 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 실리콘 기판
12 : 비정질 실리콘막
13 : Zr 실리케이트막
14 : 표면이 질화된 Zr 실리케이트막
15 : 폴리 SiGe막
21 : n형 실리콘 기판
22 : 메탈 실리케이트막
23 : 백금 전극
101 : 반응 용기
102 : 샤워 헤드
103 : 실리콘 기판
104 : 서셉터
105 : 기판 가열 히터
106, 131, 132 : 압력 조정 밸브
107 : 진공 펌프
108, 151, 152 : 압력계
109 : 가열 오븐
111, 112 : 원료 용기
121, 122, 123, 124, 125 : 매스플로우 콘트롤러
141, 142, 143, 144, 145, 146 : 밸브

Claims (13)

  1. 실리콘을 함유하는 유기 화합물과, Zr, Hf, Al 및 La의 그룹 중에서 선택된 메탈 원소를 함유하는 유기 화합물을, 기판이 보유된 용기에 공급하는 공정과,
    산소의 활성종을 이용하지 않은 열 CVD에 의해, 상기 기판 위에 상기 메탈 원소를 함유하는 실리콘 산화막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 용기에 O2 가스를 더 공급하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 메탈 원소를 함유하는 실리콘 산화막은 게이트 절연막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 메탈 원소를 함유하는 유기 화합물은 다른 메탈 원소를 더 함유하고,
    상기 다른 메탈 원소는 Zr, Hf, Al 및 La의 그룹 중에서 선택되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 용기에 공급되는 상기 메탈 원소를 함유하는 유기 화합물의 공급량은, 상기 용기에 공급되는 상기 실리콘을 함유하는 유기 화합물의 공급량의 1/10 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 실리콘 산화막에 함유된 메탈 원소의 원자 수를 NM, 실리콘의 원자 수를 Nsi로 할 때,
    0<NM/(NM+Nsi)<0.5
    인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 메탈 원소를 함유하는 실리콘 산화막을 CVD에 의해 반도체 기판 위에 형성하는 공정을 포함하는 반도체 장치의 제조 방법으로서,
    반도체 기판이 보유된 용기에의 실리콘을 함유하는 유기 화합물의 공급을 개시하는 공정과,
    상기 실리콘을 함유하는 유기 화합물의 공급을 개시한 후에, 상기 용기에의 메탈 원소를 함유하는 유기 화합물의 공급을 개시하는 공정과,
    상기 용기에의 상기 메탈 원소를 함유하는 유기 화합물의 공급량을 증가시키는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 메탈 원소를 함유하는 유기 화합물의 공급량을 증가시킨 후, 상기 용기에의 상기 메탈 원소를 함유하는 유기 화합물의 공급량을 감소시키는 공정과,
    상기 용기에의 상기 메탈 원소를 함유하는 유기 화합물의 공급을 정지하는 공정과,
    상기 메탈 원소를 함유하는 유기 화합물의 공급을 정지한 후, 상기 용기에의 상기 실리콘을 함유하는 유기 화합물의 공급을 정지하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 실리콘을 함유하는 유기 화합물의 공급을 정지한 후에 얻어진 상기 메탈 원소를 함유하는 실리콘 산화막의 표면을 질화하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항 또는 제7항에 있어서,
    상기 실리콘을 함유하는 유기 화합물은 실리콘의 알콕시드 화합물인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 실리콘의 알콕시드 화합물은 테트라에톡시 실란인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1항 또는 제7항에 있어서,
    상기 메탈 원소를 함유하는 유기 화합물은 상기 메탈 원소의 알콕시드 화합물인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 메탈 원소의 알콕시드 화합물은 터셔리부토키시 화합물인 것을 특징으로 하는 반도체 장치의 제조 방법.
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