JP2000188400A - 半導体デバイスを形成する方法 - Google Patents
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Abstract
(57)【要約】 (修正有)
【課題】 標準プロセス、かつ、より高い比誘電率の材
料を使用する。 【解決手段】 この発明の実施例は、半導体基板202
の上にある半導体デバイスを形成する方法である。この
方法は基板202の上に亜酸化物材料の層206を形成
し、この亜酸化物材料はHfSiOx、ZrSiOx、L
aSiOx、YSiOx、ScSiOx及びCeSiOxか
ら成る群から選ばれた材料を含み、亜酸化物材料の層の
上に構造210を形成する工程を含む。別の実施例で
は、半導体デバイスはトランジスタであり、この場合、
亜酸化物材料の層の上に形成される構造はゲート電極
(好ましくは多結晶シリコン、タングステン、チタン、
窒化タングステン、窒化チタン、白金、アルミニウム又
はその任意の組合せを含む)である。
料を使用する。 【解決手段】 この発明の実施例は、半導体基板202
の上にある半導体デバイスを形成する方法である。この
方法は基板202の上に亜酸化物材料の層206を形成
し、この亜酸化物材料はHfSiOx、ZrSiOx、L
aSiOx、YSiOx、ScSiOx及びCeSiOxか
ら成る群から選ばれた材料を含み、亜酸化物材料の層の
上に構造210を形成する工程を含む。別の実施例で
は、半導体デバイスはトランジスタであり、この場合、
亜酸化物材料の層の上に形成される構造はゲート電極
(好ましくは多結晶シリコン、タングステン、チタン、
窒化タングステン、窒化チタン、白金、アルミニウム又
はその任意の組合せを含む)である。
Description
【0001】
【発明の属する技術分野】この発明は半導体デバイスの
製造と処理、更に具体的に言えば、珪酸塩を使って一層
高い比誘電率の材料を製造する方法に関する。
製造と処理、更に具体的に言えば、珪酸塩を使って一層
高い比誘電率の材料を製造する方法に関する。
【0002】
【従来の技術及び課題】半導体デバイスの処理の傾向
は、所定の面積内により多くのデバイスを製造すること
ができるように、デバイスを一層小さくすることであ
る。このスケールダウンは、デバイスの略全てに影響す
るので、各々の特徴がスケールダウンされる。これは、
静電容量がキャパシタの二つの極板の間にある材料の比
誘電率と誘電体材料の実効面積に比例するので、ゲート
構造及びキャパシタにとっては特に問題である。更に構
造の静電容量は、構造の二つの電極の間の距離に反比例
する。現在SiO2がゲート誘電体に選ばれる材料であ
るから、キャパシタの面積のスケールダウンを埋め合わ
せるために、この層の厚さを薄くする。しかし、このよ
うに酸化物層を薄くすることは、幾つかの理由で問題に
なりつつある。第1に、2酸化シリコン層の厚さが約3
nm未満まで薄くなると、酸化物を通しての洩れが許容
し難い程高くなる。更に、酸化物層は、ゲート電極に打
ち込まれたドーパントを押さえる点で有効な障壁として
作用しなくなり、チャンネル領域からのゲート電極の導
電度が高くなる。2番目に、極めて薄い層は、それを自
己制限的なプロセスで形成しない限り、再現性を以って
製造するのが非常に困難である。3番目に、他の構造を
エッチするためのこの後の処理を使って、薄い層、特に
ゲート絶縁体に対して行うエッチングアウェイは、一層
厚手の層の百分率よりも、ずっと大きな百分率の薄い層
が取り除かれるために、一層厚手の層の場合より、一層
劇的に薄い層に影響する。この問題を解決するための別
の策は、ゲート絶縁材料を一層高い比誘電率を持つもの
に代えることである。例えば、BST、PZT、TiO
2及びTa2O5が次の世代のゲート誘電体として考えら
れている。しかし、この各々の材料は、こういう材料を
有効なゲート誘電体材料にするのに必要な処理が、標準
的なトランジスタ構造の処理と相容れないために、問題
が生じる。更に具体的に言うと、こういう各々の材料
は、酸素含有雰囲気での高温アニールを必要とするが、
このアニールがその下にある基板並びにその他の露出し
ている酸化可能な構造を著しく劣化させることがある。
そのため、標準的なゲート構造の処理技術を用いて処理
するのが比較的容易であると共に、2酸化シリコン(ε
≒3.9)より高い比誘電率を持つ新しい材料を使う必
要がある。
は、所定の面積内により多くのデバイスを製造すること
ができるように、デバイスを一層小さくすることであ
る。このスケールダウンは、デバイスの略全てに影響す
るので、各々の特徴がスケールダウンされる。これは、
静電容量がキャパシタの二つの極板の間にある材料の比
誘電率と誘電体材料の実効面積に比例するので、ゲート
構造及びキャパシタにとっては特に問題である。更に構
造の静電容量は、構造の二つの電極の間の距離に反比例
する。現在SiO2がゲート誘電体に選ばれる材料であ
るから、キャパシタの面積のスケールダウンを埋め合わ
せるために、この層の厚さを薄くする。しかし、このよ
うに酸化物層を薄くすることは、幾つかの理由で問題に
なりつつある。第1に、2酸化シリコン層の厚さが約3
nm未満まで薄くなると、酸化物を通しての洩れが許容
し難い程高くなる。更に、酸化物層は、ゲート電極に打
ち込まれたドーパントを押さえる点で有効な障壁として
作用しなくなり、チャンネル領域からのゲート電極の導
電度が高くなる。2番目に、極めて薄い層は、それを自
己制限的なプロセスで形成しない限り、再現性を以って
製造するのが非常に困難である。3番目に、他の構造を
エッチするためのこの後の処理を使って、薄い層、特に
ゲート絶縁体に対して行うエッチングアウェイは、一層
厚手の層の百分率よりも、ずっと大きな百分率の薄い層
が取り除かれるために、一層厚手の層の場合より、一層
劇的に薄い層に影響する。この問題を解決するための別
の策は、ゲート絶縁材料を一層高い比誘電率を持つもの
に代えることである。例えば、BST、PZT、TiO
2及びTa2O5が次の世代のゲート誘電体として考えら
れている。しかし、この各々の材料は、こういう材料を
有効なゲート誘電体材料にするのに必要な処理が、標準
的なトランジスタ構造の処理と相容れないために、問題
が生じる。更に具体的に言うと、こういう各々の材料
は、酸素含有雰囲気での高温アニールを必要とするが、
このアニールがその下にある基板並びにその他の露出し
ている酸化可能な構造を著しく劣化させることがある。
そのため、標準的なゲート構造の処理技術を用いて処理
するのが比較的容易であると共に、2酸化シリコン(ε
≒3.9)より高い比誘電率を持つ新しい材料を使う必
要がある。
【0003】
【課題を解決するための手段及び作用】基本的には、こ
の発明は、ゲート誘電体として酸化物または珪酸塩層を
含むゲート構造と、この構造を製造する方法を提供す
る。更に具体的に言えば、この発明のゲート絶縁体は、
好ましくはZrO2、ZrSiO4、HfO2、またはH
fSiO4を含む。この層が約10乃至40(更に好ま
しくは約15乃至30)の比誘電率を持つことが好まし
い。別の実施例では、この発明の誘電体層はキャパシタ
誘電体として利用することができる。この発明の実施例
は、半導体基板の上にある半導体デバイスを形成する方
法である。この方法は、基板の上に亜酸化物材料の層を
形成し、この亜酸化物材料は、HfSiOx、ZrSi
Ox、LaSiOx、YSiOx、ScSiOx及びCeS
iOxから成る群から選ばれた材料を含み、亜酸化物材
料の層の上に構造を形成する工程を含む。別の実施例で
は、半導体デバイスがトランジスタであり、この時亜酸
化物材料の層の上に形成される構造がゲート電極である
(好ましくは多結晶シリコン、タングステン、チタン、
窒化タングステン、窒化チタン、白金、アルミニウムま
たはその任意の組合せを含む)。更に別の実施例では、
半導体デバイスが記憶デバイスであり、この時記憶デバ
イスの誘電体を形成する亜酸化物材料の下に、それと突
き合わせて下側電極が形成され、亜酸化物材料の層の上
に形成される構造が記憶デバイスの上側電極である。こ
の発明の方法は、基板の上に亜酸化物材料の層を形成す
る工程の後、ただし亜酸化物材料の層の上に構造を形成
する工程の前に、酸素を含む雰囲気内で半導体デバイス
を高温にかける工程をも含んでいて良い。好ましくは、
高温は約400乃至600℃である。この代わりに、こ
の発明の方法は、基板の上に亜酸化物材料の層を形成す
る工程の後、ただし亜酸化物材料の層の上に構造を形成
する工程の前に、オゾンを含む雰囲気内で半導体デバイ
スを高温にかける工程を含むことができる。この高温は
約25乃至400℃にすることが好ましい。更に別の実
施例では、この発明の方法は、基板の上に亜酸化物材料
の層を形成する工程の後、ただし亜酸化物材料の層の上
に構造を形成する工程の前に、窒素を含む雰囲気内で半
導体デバイスを高温にかける工程を含むことができる。
この高温は約500乃至600℃であることが好まし
い。
の発明は、ゲート誘電体として酸化物または珪酸塩層を
含むゲート構造と、この構造を製造する方法を提供す
る。更に具体的に言えば、この発明のゲート絶縁体は、
好ましくはZrO2、ZrSiO4、HfO2、またはH
fSiO4を含む。この層が約10乃至40(更に好ま
しくは約15乃至30)の比誘電率を持つことが好まし
い。別の実施例では、この発明の誘電体層はキャパシタ
誘電体として利用することができる。この発明の実施例
は、半導体基板の上にある半導体デバイスを形成する方
法である。この方法は、基板の上に亜酸化物材料の層を
形成し、この亜酸化物材料は、HfSiOx、ZrSi
Ox、LaSiOx、YSiOx、ScSiOx及びCeS
iOxから成る群から選ばれた材料を含み、亜酸化物材
料の層の上に構造を形成する工程を含む。別の実施例で
は、半導体デバイスがトランジスタであり、この時亜酸
化物材料の層の上に形成される構造がゲート電極である
(好ましくは多結晶シリコン、タングステン、チタン、
窒化タングステン、窒化チタン、白金、アルミニウムま
たはその任意の組合せを含む)。更に別の実施例では、
半導体デバイスが記憶デバイスであり、この時記憶デバ
イスの誘電体を形成する亜酸化物材料の下に、それと突
き合わせて下側電極が形成され、亜酸化物材料の層の上
に形成される構造が記憶デバイスの上側電極である。こ
の発明の方法は、基板の上に亜酸化物材料の層を形成す
る工程の後、ただし亜酸化物材料の層の上に構造を形成
する工程の前に、酸素を含む雰囲気内で半導体デバイス
を高温にかける工程をも含んでいて良い。好ましくは、
高温は約400乃至600℃である。この代わりに、こ
の発明の方法は、基板の上に亜酸化物材料の層を形成す
る工程の後、ただし亜酸化物材料の層の上に構造を形成
する工程の前に、オゾンを含む雰囲気内で半導体デバイ
スを高温にかける工程を含むことができる。この高温は
約25乃至400℃にすることが好ましい。更に別の実
施例では、この発明の方法は、基板の上に亜酸化物材料
の層を形成する工程の後、ただし亜酸化物材料の層の上
に構造を形成する工程の前に、窒素を含む雰囲気内で半
導体デバイスを高温にかける工程を含むことができる。
この高温は約500乃至600℃であることが好まし
い。
【0004】この発明の別の実施例は、導電ゲート構造
と半導体基板の間にある絶縁層を製造する方法である。
この方法は、半導体基板の上にHfSiOxの層を形成
し、O2、O3、N2またはその任意の組合せから成るガ
スを含む雰囲気内でHfSiOxの層を高温にかけ、H
fSiOxの層の上に導電ゲート構造を形成する工程を
含む。O2またはO3の何れかを含む雰囲気内でHfSi
Oxの層を高温にかける工程の結果、HfSiOx層の酸
素含有量が増加する。HfSiOxの層は、PVD、C
VDまたは一つあるいは更に多くの固体ターゲットを用
いた電子ビーム蒸着によって形成することが好ましい。
この発明の別の実施例は、導電ゲート構造と半導体基板
の間にある絶縁層を製造する方法である。この方法は、
半導体基板の上にZrSiOxの層を形成し、O2、
O3、N2またはその任意の組合せから成るガスを含む雰
囲気内でZrSiOxの層を高温にかけ、ZrSiOxの
層の上に導電ゲート構造を形成する工程を含む。O2ま
たはO3の何れかを含む雰囲気内でZrSiOxの層を高
温にかけた結果として、ZrSiOxの酸素含有量が増
加する。ZrSiOxの層は、PVD、CVDまたは一
つあるいは更に多くの固体ターゲットを用いた電子ビー
ム蒸着によって形成することが好ましい。
と半導体基板の間にある絶縁層を製造する方法である。
この方法は、半導体基板の上にHfSiOxの層を形成
し、O2、O3、N2またはその任意の組合せから成るガ
スを含む雰囲気内でHfSiOxの層を高温にかけ、H
fSiOxの層の上に導電ゲート構造を形成する工程を
含む。O2またはO3の何れかを含む雰囲気内でHfSi
Oxの層を高温にかける工程の結果、HfSiOx層の酸
素含有量が増加する。HfSiOxの層は、PVD、C
VDまたは一つあるいは更に多くの固体ターゲットを用
いた電子ビーム蒸着によって形成することが好ましい。
この発明の別の実施例は、導電ゲート構造と半導体基板
の間にある絶縁層を製造する方法である。この方法は、
半導体基板の上にZrSiOxの層を形成し、O2、
O3、N2またはその任意の組合せから成るガスを含む雰
囲気内でZrSiOxの層を高温にかけ、ZrSiOxの
層の上に導電ゲート構造を形成する工程を含む。O2ま
たはO3の何れかを含む雰囲気内でZrSiOxの層を高
温にかけた結果として、ZrSiOxの酸素含有量が増
加する。ZrSiOxの層は、PVD、CVDまたは一
つあるいは更に多くの固体ターゲットを用いた電子ビー
ム蒸着によって形成することが好ましい。
【0005】
【実施例】図面で同様な参照数字は同じ特徴を表す。図
面に示す特徴は必ずしも実尺ではない。これからこの発
明について説明することは、図1の方法並びに図2a−
2dのデバイス構造を中心とするが、この発明は金属ゲ
ートまたはその他の任意の形式のゲート構造に使うこと
ができ、使い捨てゲート(後で引用に示す場合のよう
に)または図面に示した標準的なプロセスの流れを使っ
てそれを製造することができる。この発明の誘電体層
は、係属中の米国特許出願60/100,605(出願
人に譲渡されており、控え番号TI−24776P)に
示されているような使い捨てゲート構造のプロセスの流
れでゲート誘電体としても使うことができ、この出願を
引用することによって説明に代える。更に、この発明の
方法並びにそれによって形成された誘電体層は、キャパ
シタの二つの電極の間の誘電体として使うことができ
る。この発明の方法の前に、事前の処理を実施すること
ができる。この事前の処理は、ウェーハ202の表面を
きれいにし、隔離区域204を形成し、ウェーハの一部
分のドーピングをすることを含んでいて良い。隔離構造
204が、図2a−2cでは、浅いトレンチ隔離構造
(STI)として示されているが、任意の形式の隔離構
造を使うこともできる。隔離構造の例としてはLOCO
S、STI及び接合隔離構造がある。大抵の標準的な処
理方式では、隔離構造を形成して基板ドーパントを打ち
込む前に、ウェーハの上に薄い酸化物を成長させる。薄
い酸化物層を使う場合、工程102の前にそれを取り除
くことが好ましい。薄い酸化物層を取り除くことは、酸
化物エッチまたは釉薬除去工程で行われることが好まし
い。このプロセスは、ウェーハをHF溶液にさらして、
隔離構造204に実質的に影響を与えずに、保護酸化物
を取り除くことが好ましい。
面に示す特徴は必ずしも実尺ではない。これからこの発
明について説明することは、図1の方法並びに図2a−
2dのデバイス構造を中心とするが、この発明は金属ゲ
ートまたはその他の任意の形式のゲート構造に使うこと
ができ、使い捨てゲート(後で引用に示す場合のよう
に)または図面に示した標準的なプロセスの流れを使っ
てそれを製造することができる。この発明の誘電体層
は、係属中の米国特許出願60/100,605(出願
人に譲渡されており、控え番号TI−24776P)に
示されているような使い捨てゲート構造のプロセスの流
れでゲート誘電体としても使うことができ、この出願を
引用することによって説明に代える。更に、この発明の
方法並びにそれによって形成された誘電体層は、キャパ
シタの二つの電極の間の誘電体として使うことができ
る。この発明の方法の前に、事前の処理を実施すること
ができる。この事前の処理は、ウェーハ202の表面を
きれいにし、隔離区域204を形成し、ウェーハの一部
分のドーピングをすることを含んでいて良い。隔離構造
204が、図2a−2cでは、浅いトレンチ隔離構造
(STI)として示されているが、任意の形式の隔離構
造を使うこともできる。隔離構造の例としてはLOCO
S、STI及び接合隔離構造がある。大抵の標準的な処
理方式では、隔離構造を形成して基板ドーパントを打ち
込む前に、ウェーハの上に薄い酸化物を成長させる。薄
い酸化物層を使う場合、工程102の前にそれを取り除
くことが好ましい。薄い酸化物層を取り除くことは、酸
化物エッチまたは釉薬除去工程で行われることが好まし
い。このプロセスは、ウェーハをHF溶液にさらして、
隔離構造204に実質的に影響を与えずに、保護酸化物
を取り除くことが好ましい。
【0006】図1の工程102及び図2aについて説明
すると、基板202の上に一面に層206を形成する。
工程102で、層206は、好ましくはマスク作業によ
って、隔離構造の上に形成しなくてもよい(図2aに示
す)し、隔離構造204から選択的に取り除いてもよい
し、あるいは隔離構造204の上に形成して(図に示し
ていない)、そのままにしておいても良い。層206
は、(Hf、Zr、La、Y、Sc及び/またはCeの
ような)遷移金属、(層208を珪酸塩にする場合は)
シリコン、並びに場合によって酸素並びに/または窒素
を含むことが好ましい。層206は、遷移金属(並びに
層208が珪酸塩である場合はシリコン)を含むターゲ
ットまたは付け加える異なる素子に対する別々のターゲ
ットを使って物理的蒸着(PVD−スパッタリングとも
呼ばれる)、化学的蒸着、または一つあるいは更に多く
の固体ターゲット(遷移金属だけを含むか、遷移金属酸
化物を含むか、遷移金属及びシリコンを含むか、並びに
/またはシリコンだけを含む)を用いた電子ビーム蒸着
によって形成することができる。層206がPVDを用
いて形成される場合、処理条件は次のようにすることが
好ましい。系の全圧を約5mTorr、スパッタ電力を
約200乃至300ワット(更に好ましくは約250ワ
ット)、基板温度を約25乃至600℃(更に好ましく
は、HfSi2対しては約400乃至600℃、そして
ZrSi2では大体室温)にする。層206はHfSi
Ox、ZrSiOx、LaSiOx、YSiOx、ScSi
Ox、CeSiOx、Hf、HfSi2、Zr、ZrS
i2、La、LaSix、Y、YSix、Sc、ScS
ix、CeまたはCeSixを含むことが好ましく、厚さ
は約4乃至10nm、(更に好ましくは約4乃至6n
m)であることが好ましい。PVD過程の間、PVD室
の雰囲気は、ArとO2またはO3(好ましくは50%の
Ar及び50%のO2)を含むことができる。電子ビー
ム蒸着を用いて層206が形成される場合、ウェーハの
温度は約400乃至600℃にすることが好ましく、こ
の過程は真空内で行われる。図1の工程104及び図2
bについて説明すると、次にアニールを実施して、層2
06を、遷移金属を持っていた層の酸化した(または窒
化した)形、またはシリコン及び遷移金属の組合せを持
っていた層の珪酸塩の形に、または更に好ましくは、既
に存在している珪酸塩層を完全に酸化(または窒化)す
るように変換する。例えば、層206がHf、HfSi
2、ZrまたはZrSi2を含む場合、それがHfOx、
HfSiOx、ZrOxまたはZrSiOxに夫々なる
か、あるいは更に好ましくは、層が既にHfSiOxで
あれば、アニール工程によって、このアニール工程が酸
素またはオゾン雰囲気内であれば、xの値を増加するこ
とにより、酸素含有量が一層大きい層に変換する。アニ
ール工程104が、約400乃至600℃の温度でO2
雰囲気内で、約25乃至400℃の温度でO3雰囲気内
で、または約500乃至600℃の温度でN2雰囲気内
で行われることが好ましい。この他の温度及び雰囲気の
組合せも使うことができるが、ここで示したものが最も
良い結果をもたらすものと思われる。層206は、アニ
ール工程104で、10乃至120分、(更に好ましく
は約20乃至45分、なおさら好ましくは約30分)の
期間の間、酸素含有並びに窒素含有雰囲気の中で、この
高温にかけることが好ましい。
すると、基板202の上に一面に層206を形成する。
工程102で、層206は、好ましくはマスク作業によ
って、隔離構造の上に形成しなくてもよい(図2aに示
す)し、隔離構造204から選択的に取り除いてもよい
し、あるいは隔離構造204の上に形成して(図に示し
ていない)、そのままにしておいても良い。層206
は、(Hf、Zr、La、Y、Sc及び/またはCeの
ような)遷移金属、(層208を珪酸塩にする場合は)
シリコン、並びに場合によって酸素並びに/または窒素
を含むことが好ましい。層206は、遷移金属(並びに
層208が珪酸塩である場合はシリコン)を含むターゲ
ットまたは付け加える異なる素子に対する別々のターゲ
ットを使って物理的蒸着(PVD−スパッタリングとも
呼ばれる)、化学的蒸着、または一つあるいは更に多く
の固体ターゲット(遷移金属だけを含むか、遷移金属酸
化物を含むか、遷移金属及びシリコンを含むか、並びに
/またはシリコンだけを含む)を用いた電子ビーム蒸着
によって形成することができる。層206がPVDを用
いて形成される場合、処理条件は次のようにすることが
好ましい。系の全圧を約5mTorr、スパッタ電力を
約200乃至300ワット(更に好ましくは約250ワ
ット)、基板温度を約25乃至600℃(更に好ましく
は、HfSi2対しては約400乃至600℃、そして
ZrSi2では大体室温)にする。層206はHfSi
Ox、ZrSiOx、LaSiOx、YSiOx、ScSi
Ox、CeSiOx、Hf、HfSi2、Zr、ZrS
i2、La、LaSix、Y、YSix、Sc、ScS
ix、CeまたはCeSixを含むことが好ましく、厚さ
は約4乃至10nm、(更に好ましくは約4乃至6n
m)であることが好ましい。PVD過程の間、PVD室
の雰囲気は、ArとO2またはO3(好ましくは50%の
Ar及び50%のO2)を含むことができる。電子ビー
ム蒸着を用いて層206が形成される場合、ウェーハの
温度は約400乃至600℃にすることが好ましく、こ
の過程は真空内で行われる。図1の工程104及び図2
bについて説明すると、次にアニールを実施して、層2
06を、遷移金属を持っていた層の酸化した(または窒
化した)形、またはシリコン及び遷移金属の組合せを持
っていた層の珪酸塩の形に、または更に好ましくは、既
に存在している珪酸塩層を完全に酸化(または窒化)す
るように変換する。例えば、層206がHf、HfSi
2、ZrまたはZrSi2を含む場合、それがHfOx、
HfSiOx、ZrOxまたはZrSiOxに夫々なる
か、あるいは更に好ましくは、層が既にHfSiOxで
あれば、アニール工程によって、このアニール工程が酸
素またはオゾン雰囲気内であれば、xの値を増加するこ
とにより、酸素含有量が一層大きい層に変換する。アニ
ール工程104が、約400乃至600℃の温度でO2
雰囲気内で、約25乃至400℃の温度でO3雰囲気内
で、または約500乃至600℃の温度でN2雰囲気内
で行われることが好ましい。この他の温度及び雰囲気の
組合せも使うことができるが、ここで示したものが最も
良い結果をもたらすものと思われる。層206は、アニ
ール工程104で、10乃至120分、(更に好ましく
は約20乃至45分、なおさら好ましくは約30分)の
期間の間、酸素含有並びに窒素含有雰囲気の中で、この
高温にかけることが好ましい。
【0007】上に述べた方法(工程102及び104)
を用いて形成されたHfSiO4の誘電体層により、約
1.5ボルトの源電圧で約1.5×10-6A/cm2の
洩れを持つ誘電体層になる。これは、(静電容量―電圧
または電流−電圧測定のような電気的な方式で測定し
て)同じ電気的な厚さを持つ2酸化シリコン層の洩れ電
流が約1.5ボルトで約1A/cm2であることに比べ
ると、非常に低い。上に述べた方法を使って形成された
(厚さ約5nmの)HfSiO4誘電体層は、厚さ1乃
至2nmの2酸化シリコン被膜と電気的に同等であり、
少なくとも800℃(そして恐らくは1000または1
100℃)まで(シリコンとの界面で)安定である。更
に、上に述べた方法を使って形成されたHfSiO4誘
電体層は、800℃を超える(そして恐らくは1000
乃至1100℃までの)この後の処理温度で非晶質のま
まである。上に述べた方法(工程102及び104)を
用いて形成されたZrSiO4誘電体層は、約1.5ボ
ルトの源電圧で約1.3×10-5A/cm2の洩れを持
つ誘電体層になる。上に述べた方法を用いて形成された
(厚さ約5nmの)ZrSiO4の誘電体層の比誘電率
は、厚さ2nmの2酸化シリコン被膜と同等の比誘電率
を持ち、少なくとも800℃(そして恐らくは1000
または1100℃)まで、(シリコンとの界面で)安定
のままである。更に、上に述べた方法を用いて形成され
たZrSiO4誘電体層は、800℃を超える(そして
恐らくは1000乃至1100℃までの)この後の処理
温度で非晶質のままである。
を用いて形成されたHfSiO4の誘電体層により、約
1.5ボルトの源電圧で約1.5×10-6A/cm2の
洩れを持つ誘電体層になる。これは、(静電容量―電圧
または電流−電圧測定のような電気的な方式で測定し
て)同じ電気的な厚さを持つ2酸化シリコン層の洩れ電
流が約1.5ボルトで約1A/cm2であることに比べ
ると、非常に低い。上に述べた方法を使って形成された
(厚さ約5nmの)HfSiO4誘電体層は、厚さ1乃
至2nmの2酸化シリコン被膜と電気的に同等であり、
少なくとも800℃(そして恐らくは1000または1
100℃)まで(シリコンとの界面で)安定である。更
に、上に述べた方法を使って形成されたHfSiO4誘
電体層は、800℃を超える(そして恐らくは1000
乃至1100℃までの)この後の処理温度で非晶質のま
まである。上に述べた方法(工程102及び104)を
用いて形成されたZrSiO4誘電体層は、約1.5ボ
ルトの源電圧で約1.3×10-5A/cm2の洩れを持
つ誘電体層になる。上に述べた方法を用いて形成された
(厚さ約5nmの)ZrSiO4の誘電体層の比誘電率
は、厚さ2nmの2酸化シリコン被膜と同等の比誘電率
を持ち、少なくとも800℃(そして恐らくは1000
または1100℃)まで、(シリコンとの界面で)安定
のままである。更に、上に述べた方法を用いて形成され
たZrSiO4誘電体層は、800℃を超える(そして
恐らくは1000乃至1100℃までの)この後の処理
温度で非晶質のままである。
【0008】アニール104は、約400乃至500℃
(更に好ましくは約450℃)で約90%のN2及び約
10%のH2を含む雰囲気内で実施することができる
が、層は、上に述べたアニール工程を使って形成される
層のような有利な電気的な性質を持たない。この方法を
用いた層は、しかしながら、それを約500乃至600
℃の温度のN2並びに/またはAr雰囲気内で2回目の
アニールにかけることによって、改善することができ
る。酸素雰囲気を使うことができるが、最初のアニール
で被膜に持ち込まれた水素が雰囲気内の酸素と化合して
水分を形成し、こうして被膜または他の構造の一つを劣
化させる心配がある。そのため、不活性窒素またはアル
ゴン雰囲気の何れかを使うことが望ましい。図1の工程
106及び図2cについて説明すると、導電ゲート電極
層210が形成される。層210は多結晶シリコン、ド
ープされた多結晶シリコン、タングステン、チタン、窒
化タングステン、窒化チタン、白金、アルミニウム、そ
の組合せ、またはその一つまたは更に多くを含む積重ね
を含むことが好ましい。層210は、標準的な半導体処
理工程を使って、標準的なトランジスタの形成に普通に
使われる厚さに形成することが好ましい。この発明の特
定の実施例を説明したが、これらはこの発明の範囲を制
限するものと解してはならない。明細書に述べた方法か
ら、当業者にはこの発明の色々な実施例が容易に考えら
れよう。この発明の範囲は、特許請求の範囲のみによっ
て限定される。
(更に好ましくは約450℃)で約90%のN2及び約
10%のH2を含む雰囲気内で実施することができる
が、層は、上に述べたアニール工程を使って形成される
層のような有利な電気的な性質を持たない。この方法を
用いた層は、しかしながら、それを約500乃至600
℃の温度のN2並びに/またはAr雰囲気内で2回目の
アニールにかけることによって、改善することができ
る。酸素雰囲気を使うことができるが、最初のアニール
で被膜に持ち込まれた水素が雰囲気内の酸素と化合して
水分を形成し、こうして被膜または他の構造の一つを劣
化させる心配がある。そのため、不活性窒素またはアル
ゴン雰囲気の何れかを使うことが望ましい。図1の工程
106及び図2cについて説明すると、導電ゲート電極
層210が形成される。層210は多結晶シリコン、ド
ープされた多結晶シリコン、タングステン、チタン、窒
化タングステン、窒化チタン、白金、アルミニウム、そ
の組合せ、またはその一つまたは更に多くを含む積重ね
を含むことが好ましい。層210は、標準的な半導体処
理工程を使って、標準的なトランジスタの形成に普通に
使われる厚さに形成することが好ましい。この発明の特
定の実施例を説明したが、これらはこの発明の範囲を制
限するものと解してはならない。明細書に述べた方法か
ら、当業者にはこの発明の色々な実施例が容易に考えら
れよう。この発明の範囲は、特許請求の範囲のみによっ
て限定される。
【0009】以上の説明に関し、更に以下の項目を開示
する。 (1) 半導体基板の上にある半導体デバイスを形成す
る方法において、前記基板の上に亜酸化物材料の層を形
成し、前記亜酸化物材料がHfSiOx、ZrSiOx、
LaSiOx、YSiOx、ScSiOx及びCeSiOx
から成る群から選ばれた材料を含み、前記亜酸化物材料
の層の上に構造を形成する工程を含む方法。 (2) 第1項に記載の方法において、前記半導体デバ
イスがトランジスタである方法。 (3) 第2項に記載の方法において、前記亜酸化物材
料の層の上に形成される構造がゲート電極である方法。 (4) 第3項に記載の方法において、前記ゲート電極
が、多結晶シリコン、タングステン、チタン、窒化タン
グステン、窒化チタン、白金、アルミニウム及びその任
意の組合せから成る群から選ばれた材料を含む方法。 (5) 第1項に記載の方法において、前記半導体デバ
イスが記憶デバイスである方法。 (6) 第5項に記載の方法において、前記記憶デバイ
スに対する誘電体を形成する前記亜酸化物材料の下に、
それと突き合わせて下側電極が形成されている方法。 (7) 第6項に記載の方法において、前記亜酸化物材
料の層の上に形成される構造が、記憶デバイスの上側電
極である方法。
する。 (1) 半導体基板の上にある半導体デバイスを形成す
る方法において、前記基板の上に亜酸化物材料の層を形
成し、前記亜酸化物材料がHfSiOx、ZrSiOx、
LaSiOx、YSiOx、ScSiOx及びCeSiOx
から成る群から選ばれた材料を含み、前記亜酸化物材料
の層の上に構造を形成する工程を含む方法。 (2) 第1項に記載の方法において、前記半導体デバ
イスがトランジスタである方法。 (3) 第2項に記載の方法において、前記亜酸化物材
料の層の上に形成される構造がゲート電極である方法。 (4) 第3項に記載の方法において、前記ゲート電極
が、多結晶シリコン、タングステン、チタン、窒化タン
グステン、窒化チタン、白金、アルミニウム及びその任
意の組合せから成る群から選ばれた材料を含む方法。 (5) 第1項に記載の方法において、前記半導体デバ
イスが記憶デバイスである方法。 (6) 第5項に記載の方法において、前記記憶デバイ
スに対する誘電体を形成する前記亜酸化物材料の下に、
それと突き合わせて下側電極が形成されている方法。 (7) 第6項に記載の方法において、前記亜酸化物材
料の層の上に形成される構造が、記憶デバイスの上側電
極である方法。
【0010】(8) 第1項に記載の方法において、更
に前記基板の上に亜酸化材料の層を形成する工程の後、
ただし前記亜酸化物材料の層の上に構造を形成する工程
の前に、酸素を含む雰囲気内で前記半導体デバイスを高
温にかける工程を含む方法。 (9) 第8項に記載の方法において、前記高温が約4
00乃至600℃である方法。 (10) 第1項に記載の方法において、更に、前記基
板の上に亜酸化物材料の層を形成する工程の後、ただし
前記亜酸化物材料の層の上に構造を形成する工程の前
に、オゾンを含む雰囲気内で前記半導体デバイスを高温
にかける工程を含む方法。 (11) 第10項に記載の方法において、前記高温が
約25乃至400℃である方法。 (12) 第1項に記載の方法において、更に、前記基
板の上に亜酸化物材料の層を形成する工程の後、ただし
前記亜酸化物材料の層の上に構造を形成する工程の前
に、窒素を含む雰囲気内で前記半導体デバイスを高温に
かける工程を含む方法。 (13) 第12項に記載の方法において、前記高温が
約500乃至600℃である方法。 (14) 導電ゲート構造及び半導体基板の間にある絶
縁層を製造する方法において、前記半導体基板の上にH
fSiOxの層を形成し、O2、O3、N2並びにその任意
の組合せから成る群から選ばれたガスを含む雰囲気内で
前記HfSiO xの層を高温にかけ、前記HfSiOxの
層の上に前記導電ゲート構造を形成する工程を含む方
法。 (15) 第14項に記載の方法において、O2または
O3の何れかを含む雰囲気内で前記HfSiOxの層を高
温にかける工程により、前記HfSiOx層の酸素含有
量が増加する方法。 (16) 第14項に記載の方法において、前記HfS
iOxの層がPVDによって形成される方法。 (17) 第14項に記載の方法において、前記HfS
iOxの層がCVDによって形成される方法。 (18) 第14項に記載の方法において、前記HfS
iOxの層が、一つまたは更に多くの固体ターゲットを
用いて電子ビーム蒸着によって形成される方法。
に前記基板の上に亜酸化材料の層を形成する工程の後、
ただし前記亜酸化物材料の層の上に構造を形成する工程
の前に、酸素を含む雰囲気内で前記半導体デバイスを高
温にかける工程を含む方法。 (9) 第8項に記載の方法において、前記高温が約4
00乃至600℃である方法。 (10) 第1項に記載の方法において、更に、前記基
板の上に亜酸化物材料の層を形成する工程の後、ただし
前記亜酸化物材料の層の上に構造を形成する工程の前
に、オゾンを含む雰囲気内で前記半導体デバイスを高温
にかける工程を含む方法。 (11) 第10項に記載の方法において、前記高温が
約25乃至400℃である方法。 (12) 第1項に記載の方法において、更に、前記基
板の上に亜酸化物材料の層を形成する工程の後、ただし
前記亜酸化物材料の層の上に構造を形成する工程の前
に、窒素を含む雰囲気内で前記半導体デバイスを高温に
かける工程を含む方法。 (13) 第12項に記載の方法において、前記高温が
約500乃至600℃である方法。 (14) 導電ゲート構造及び半導体基板の間にある絶
縁層を製造する方法において、前記半導体基板の上にH
fSiOxの層を形成し、O2、O3、N2並びにその任意
の組合せから成る群から選ばれたガスを含む雰囲気内で
前記HfSiO xの層を高温にかけ、前記HfSiOxの
層の上に前記導電ゲート構造を形成する工程を含む方
法。 (15) 第14項に記載の方法において、O2または
O3の何れかを含む雰囲気内で前記HfSiOxの層を高
温にかける工程により、前記HfSiOx層の酸素含有
量が増加する方法。 (16) 第14項に記載の方法において、前記HfS
iOxの層がPVDによって形成される方法。 (17) 第14項に記載の方法において、前記HfS
iOxの層がCVDによって形成される方法。 (18) 第14項に記載の方法において、前記HfS
iOxの層が、一つまたは更に多くの固体ターゲットを
用いて電子ビーム蒸着によって形成される方法。
【0011】(19) 導電ゲート構造及び半導体基板
の間にある絶縁層を製造する方法において、前記半導体
基板の上にZrSiOxの層を形成し、O2、O3、N2及
びその任意の組合せから成る群から選ばれたガスを含む
雰囲気内で前記ZrSiOxの層を高温にかけ、前記Z
rSiOxの層の上に前記導電ゲート構造を形成する工
程を含む方法。 (20) 第19項に記載の方法において、O2または
O3の何れかを含む雰囲気内で前記ZrSiOxの層を高
温にかける工程により、前記ZrSiOx層の酸素含有
量が増加する方法。 (21) 第19項に記載の方法において、前記ZrS
iOxの層がPVDによって形成される方法。 (22) 第19項に記載の方法において、前記ZrS
iOxの層がCVDによって形成される方法。 (23) 第19項に記載の方法において、前記ZrS
iOxの層が一つまたは更に多くの固体ターゲットを用
いて電子ビーム蒸着によって形成される方法。 (24) この発明の実施例は、半導体基板の上にある
半導体デバイスを形成する方法である。この方法は基板
(図2a−2cの基板202)の上に亜酸化物材料の層
(図2aの層206)を形成し、この亜酸化物材料はH
fSiOx、ZrSiOx、LaSiOx、YSiOx、S
cSiOx及びCeSiOxから成る群から選ばれた材料
を含み、亜酸化物材料の層の上に構造(図2cの層21
0)を形成する工程を含む。別の実施例では、半導体デ
バイスはトランジスタであり、この場合、亜酸化物材料
の層の上に形成される構造はゲート電極(好ましくは多
結晶シリコン、タングステン、チタン、窒化タングステ
ン、窒化チタン、白金、アルミニウム又はその任意の組
合せを含む)である。更に別の実施例では、半導体デバ
イスは記憶デバイスであり、この場合記憶デバイスに対
する誘電体を形成する亜酸化物材料の下に、それと突き
合わせて下側電極が形成され、亜酸化物材料の層の上に
形成される構造は、記憶デバイスの上側電極である。
の間にある絶縁層を製造する方法において、前記半導体
基板の上にZrSiOxの層を形成し、O2、O3、N2及
びその任意の組合せから成る群から選ばれたガスを含む
雰囲気内で前記ZrSiOxの層を高温にかけ、前記Z
rSiOxの層の上に前記導電ゲート構造を形成する工
程を含む方法。 (20) 第19項に記載の方法において、O2または
O3の何れかを含む雰囲気内で前記ZrSiOxの層を高
温にかける工程により、前記ZrSiOx層の酸素含有
量が増加する方法。 (21) 第19項に記載の方法において、前記ZrS
iOxの層がPVDによって形成される方法。 (22) 第19項に記載の方法において、前記ZrS
iOxの層がCVDによって形成される方法。 (23) 第19項に記載の方法において、前記ZrS
iOxの層が一つまたは更に多くの固体ターゲットを用
いて電子ビーム蒸着によって形成される方法。 (24) この発明の実施例は、半導体基板の上にある
半導体デバイスを形成する方法である。この方法は基板
(図2a−2cの基板202)の上に亜酸化物材料の層
(図2aの層206)を形成し、この亜酸化物材料はH
fSiOx、ZrSiOx、LaSiOx、YSiOx、S
cSiOx及びCeSiOxから成る群から選ばれた材料
を含み、亜酸化物材料の層の上に構造(図2cの層21
0)を形成する工程を含む。別の実施例では、半導体デ
バイスはトランジスタであり、この場合、亜酸化物材料
の層の上に形成される構造はゲート電極(好ましくは多
結晶シリコン、タングステン、チタン、窒化タングステ
ン、窒化チタン、白金、アルミニウム又はその任意の組
合せを含む)である。更に別の実施例では、半導体デバ
イスは記憶デバイスであり、この場合記憶デバイスに対
する誘電体を形成する亜酸化物材料の下に、それと突き
合わせて下側電極が形成され、亜酸化物材料の層の上に
形成される構造は、記憶デバイスの上側電極である。
【関連特許/特許出願との関係】被譲渡人を同じくする
下記の特許/特許出願の内容をここで引用によって説明
に代える。 特許番号/通し番号 出願日 TI控え番号 60/053,661 7/24/1997 TI−24953 60/100,631 9/16/1998 TI−27181 60/029,215 10/28/1996 TI−22027 60/100,605 9/16/1998 TI−24776
下記の特許/特許出願の内容をここで引用によって説明
に代える。 特許番号/通し番号 出願日 TI控え番号 60/053,661 7/24/1997 TI−24953 60/100,631 9/16/1998 TI−27181 60/029,215 10/28/1996 TI−22027 60/100,605 9/16/1998 TI−24776
【図1】この発明の1実施例の方法を示す流れ図。
【図2】図1に示したこの発明の方法を用いて処理され
る途中まで製造されたデバイスの断面図。
る途中まで製造されたデバイスの断面図。
【符号の説明】 202 基板 204 隔離構造 208 層 210 構造
Claims (1)
- 【請求項1】 半導体基板の上にある半導体デバイスを
形成する方法において、 前記基板の上に亜酸化物材料の層を形成し、前記亜酸化
物材料がHfSiOx、ZrSiOx、LaSiOx、Y
SiOx、ScSiOx及びCeSiOxから成る群から
選ばれた材料を含み、 前記亜酸化物材料の層の上に構造を形成する工程を含む
方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US107867 | 1993-08-18 | ||
US10786798P | 1998-11-09 | 1998-11-09 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000188400A true JP2000188400A (ja) | 2000-07-04 |
Family
ID=22318887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11318314A Pending JP2000188400A (ja) | 1998-11-09 | 1999-11-09 | 半導体デバイスを形成する方法 |
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Country | Link |
---|---|
US (2) | US6291283B1 (ja) |
JP (1) | JP2000188400A (ja) |
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