JP3368852B2 - 積層パターンの形成方法 - Google Patents
積層パターンの形成方法Info
- Publication number
- JP3368852B2 JP3368852B2 JP33786898A JP33786898A JP3368852B2 JP 3368852 B2 JP3368852 B2 JP 3368852B2 JP 33786898 A JP33786898 A JP 33786898A JP 33786898 A JP33786898 A JP 33786898A JP 3368852 B2 JP3368852 B2 JP 3368852B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- substrate
- resist pattern
- dielectric thin
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 56
- 239000010409 thin film Substances 0.000 claims description 150
- 239000000758 substrate Substances 0.000 claims description 97
- 239000004020 conductor Substances 0.000 claims description 53
- 238000010438 heat treatment Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 7
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 claims description 3
- 239000010408 film Substances 0.000 description 33
- 238000007740 vapor deposition Methods 0.000 description 26
- 238000010894 electron beam technology Methods 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 9
- 239000010410 layer Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 239000012790 adhesive layer Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 239000000919 ceramic Substances 0.000 description 5
- 239000000498 cooling water Substances 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 238000001704 evaporation Methods 0.000 description 5
- 230000008020 evaporation Effects 0.000 description 5
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000002679 ablation Methods 0.000 description 3
- 238000001816 cooling Methods 0.000 description 3
- 238000005566 electron beam evaporation Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000007738 vacuum evaporation Methods 0.000 description 3
- -1 Sm 2O3 Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910052772 Samarium Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 1
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- NLQFUUYNQFMIJW-UHFFFAOYSA-N dysprosium(III) oxide Inorganic materials O=[Dy]O[Dy]=O NLQFUUYNQFMIJW-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000007733 ion plating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02192—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing at least one rare earth metal element, e.g. oxides of lanthanides, scandium or yttrium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/024—Dielectric details, e.g. changing the dielectric material around a transmission line
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/04—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
- H05K3/046—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by selective transfer or selective detachment of a conductive layer
- H05K3/048—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by selective transfer or selective detachment of a conductive layer using a lift-off resist pattern or a release layer pattern
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/951—Lift-off
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Formation Of Insulating Films (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
- Waveguides (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は積層パターンの形成
方法に関する。特に、本発明は、高周波伝送線路や高周
波共振器、高周波容量素子などの高周波デバイスを構成
する誘電体薄膜と導体薄膜の積層パターンを形成する方
法に関する。
方法に関する。特に、本発明は、高周波伝送線路や高周
波共振器、高周波容量素子などの高周波デバイスを構成
する誘電体薄膜と導体薄膜の積層パターンを形成する方
法に関する。
【０００２】
【従来の技術】高周波伝送線路、高周波共振器、高周波
容量素子などの高周波デバイスを構成する誘電体薄膜に
は、誘電損失が小さいことが要求されている。そのため
一般的には、ＣＶＤ、スパッタ、アブレーション等の方
法が用いられており、蒸着によって誘電損失の小さな誘
電体薄膜が製作された例はない。その理由としては、蒸
着法では、蒸着粒子の持つエネルギーが１ｅＶ程度以下
と小さいため、緻密な組成の誘電体薄膜を得ることが困
難で、低損失で良好な誘電体薄膜を得にくいことがあ
る。
容量素子などの高周波デバイスを構成する誘電体薄膜に
は、誘電損失が小さいことが要求されている。そのため
一般的には、ＣＶＤ、スパッタ、アブレーション等の方
法が用いられており、蒸着によって誘電損失の小さな誘
電体薄膜が製作された例はない。その理由としては、蒸
着法では、蒸着粒子の持つエネルギーが１ｅＶ程度以下
と小さいため、緻密な組成の誘電体薄膜を得ることが困
難で、低損失で良好な誘電体薄膜を得にくいことがあ
る。
【０００３】そのため、通説では、室温付近の基板温度
では蒸着法で低損失膜を得られないと考えられてきてお
り、蒸着法によって低損失膜を得るには、基板加熱、イ
オンアシスト、イオンプレーティングなどの方法を採用
する必要があった。しかし、これらの方法ではいずれも
基板が高温に加熱されるので、リフトオフ法に用いられ
るフォトレジストの耐熱性を考慮すると、やはり、リフ
トオフ法によって低損失薄膜を形成することはできなか
った。
では蒸着法で低損失膜を得られないと考えられてきてお
り、蒸着法によって低損失膜を得るには、基板加熱、イ
オンアシスト、イオンプレーティングなどの方法を採用
する必要があった。しかし、これらの方法ではいずれも
基板が高温に加熱されるので、リフトオフ法に用いられ
るフォトレジストの耐熱性を考慮すると、やはり、リフ
トオフ法によって低損失薄膜を形成することはできなか
った。
【０００４】そこで、基板上に部分的に誘電体薄膜と導
体薄膜の積層パターン（配線パターン）を形成する場
合、例えばＭＩＭ（= metal-insulator-metal）構造の
高周波容量素子を構成する誘電体薄膜と導体薄膜からな
る積層パターンを形成する場合には、通常は下記のいず
れかの方法によって製作していた。
体薄膜の積層パターン（配線パターン）を形成する場
合、例えばＭＩＭ（= metal-insulator-metal）構造の
高周波容量素子を構成する誘電体薄膜と導体薄膜からな
る積層パターンを形成する場合には、通常は下記のいず
れかの方法によって製作していた。
【０００５】第１の方法は、基板の全面に蒸着やスパッ
タ等の方法によって下層の導体薄膜を形成し、ついでＣ
ＶＤやスパッタ、アブレーション等の方法で誘電体薄膜
を形成し、ついで蒸着やスパッタ等の方法によって上層
の導体薄膜を形成してＭＩＭ構造の積層膜を形成した
後、その上にレジストパターンを形成し、レジストパタ
ーンから露出した不要領域の積層膜をエッチング除去し
て積層パターンを得るものである。
タ等の方法によって下層の導体薄膜を形成し、ついでＣ
ＶＤやスパッタ、アブレーション等の方法で誘電体薄膜
を形成し、ついで蒸着やスパッタ等の方法によって上層
の導体薄膜を形成してＭＩＭ構造の積層膜を形成した
後、その上にレジストパターンを形成し、レジストパタ
ーンから露出した不要領域の積層膜をエッチング除去し
て積層パターンを得るものである。
【０００６】また、第２の方法は次のようなものであっ
た。まず、基板の全面に蒸着やスパッタ等の方法で下層
の導体薄膜を形成した後、この上にレジストパターンを
形成して下層の導体薄膜のみをエッチングにより所望パ
ターンにパターニングする。あるいは、導体薄膜の不要
領域にレジストパターンを形成しておき、蒸着等によっ
てレジストパターンの上から基板上に下層の導体薄膜を
形成し、レジストパターンと共にレジストパターン上の
導体薄膜を剥離させることにより、リフトオフ法により
下層の導体薄膜をパターニングする。ついで、パターニ
ングされた下層の導体薄膜の上から、ＣＶＤやスパッ
タ、アブレーション等の方法により基板全面に誘電体薄
膜を形成し、誘電体薄膜の上にレジストパターンを形成
して誘電体薄膜の不要領域をエッチングにより除去す
る。さらに、下層の導体薄膜を形成したのと同様の方法
により、誘電体薄膜の上に上層の導体薄膜を形成してパ
ターニングする。ただし、誘電体薄膜及び上層の導体薄
膜をパターニングする際には、それぞれパターニング済
みの下層の導体薄膜及び誘電体薄膜と位置合わせして同
じパターン形状とする。
た。まず、基板の全面に蒸着やスパッタ等の方法で下層
の導体薄膜を形成した後、この上にレジストパターンを
形成して下層の導体薄膜のみをエッチングにより所望パ
ターンにパターニングする。あるいは、導体薄膜の不要
領域にレジストパターンを形成しておき、蒸着等によっ
てレジストパターンの上から基板上に下層の導体薄膜を
形成し、レジストパターンと共にレジストパターン上の
導体薄膜を剥離させることにより、リフトオフ法により
下層の導体薄膜をパターニングする。ついで、パターニ
ングされた下層の導体薄膜の上から、ＣＶＤやスパッ
タ、アブレーション等の方法により基板全面に誘電体薄
膜を形成し、誘電体薄膜の上にレジストパターンを形成
して誘電体薄膜の不要領域をエッチングにより除去す
る。さらに、下層の導体薄膜を形成したのと同様の方法
により、誘電体薄膜の上に上層の導体薄膜を形成してパ
ターニングする。ただし、誘電体薄膜及び上層の導体薄
膜をパターニングする際には、それぞれパターニング済
みの下層の導体薄膜及び誘電体薄膜と位置合わせして同
じパターン形状とする。
【０００７】しかし、第１の方法及び第２の方法では、
ＲＩＥのようなドライエッチングを用いても、例えばＡ
ｌ2Ｏ3などの誘電体材料を高精度にエッチングできない
という問題があった。そのため、いずれの方法でも、高
精度な誘電体薄膜パターンを形成したい場合には、誘電
体薄膜材料が極めて限定されていた。イオンミリング等
によれば誘電体薄膜材料を物理的に除去できる場合もあ
るが、その場合には下地材料の損傷が問題となる。
ＲＩＥのようなドライエッチングを用いても、例えばＡ
ｌ2Ｏ3などの誘電体材料を高精度にエッチングできない
という問題があった。そのため、いずれの方法でも、高
精度な誘電体薄膜パターンを形成したい場合には、誘電
体薄膜材料が極めて限定されていた。イオンミリング等
によれば誘電体薄膜材料を物理的に除去できる場合もあ
るが、その場合には下地材料の損傷が問題となる。
【０００８】また、エッチングできる誘電体薄膜材料で
あっても、レジストパターンを形成した後、そのレジス
トパターンをマスクとしてエッチングするので、コスト
アップの要因となる。特に、第２の方法では、３回も繰
り返しレジスト膜をパターニングする必要があり、きわ
めてコストが高くつく。
あっても、レジストパターンを形成した後、そのレジス
トパターンをマスクとしてエッチングするので、コスト
アップの要因となる。特に、第２の方法では、３回も繰
り返しレジスト膜をパターニングする必要があり、きわ
めてコストが高くつく。
【０００９】このような理由から、低損失誘電体薄膜パ
ターン、あるいは低損失誘電体薄膜と導体薄膜の積層パ
ターンをリフトオフ法により簡単に形成したいという要
求がある。特に、１層のレジストパターンの上に導体薄
膜と誘電体薄膜とを真空中で交互に連続的に蒸着させる
ことにより、リフトオフ法により低損失誘電体薄膜と導
体薄膜の積層パターンを得ることが望まれている。
ターン、あるいは低損失誘電体薄膜と導体薄膜の積層パ
ターンをリフトオフ法により簡単に形成したいという要
求がある。特に、１層のレジストパターンの上に導体薄
膜と誘電体薄膜とを真空中で交互に連続的に蒸着させる
ことにより、リフトオフ法により低損失誘電体薄膜と導
体薄膜の積層パターンを得ることが望まれている。
【００１０】
【発明が解決しようとする課題】本発明は上述の技術的
問題点を解決するためになされたものであり、その目的
とするところは、高周波伝送線路や高周波共振器、高周
波容量素子などの高周波デバイスを構成する低損失誘電
体薄膜と導体薄膜の積層パターンをリフトオフ法により
容易に形成することができる方法を提供することにあ
る。
問題点を解決するためになされたものであり、その目的
とするところは、高周波伝送線路や高周波共振器、高周
波容量素子などの高周波デバイスを構成する低損失誘電
体薄膜と導体薄膜の積層パターンをリフトオフ法により
容易に形成することができる方法を提供することにあ
る。
【００１１】
【発明の開示】請求項１に記載の積層パターンの形成方
法は、基板の上方にレジストパターンを形成した後、レ
ジストパターンの上から基板上方に誘電体薄膜と導体薄
膜を真空中で連続して交互に蒸着させ、前記レジストパ
ターンを除去することにより前記誘電体薄膜と前記導体
薄膜の積層パターンを得る方法において、前記誘電体薄
膜の材料として、ＣｅＯ２、Ｓｍ２Ｏ３、Ｄｙ２Ｏ３、
Ｙ２Ｏ３、ＴｉＯ２、Ａｌ２Ｏ３、ＭｇＯのうち少なく
とも１つを用い、基板温度を１５０℃以下にしてレジス
トパターンの上から基板上方に誘電体薄膜及び導体薄膜
を交互に蒸着させ、レジストパターンと共にレジストパ
ターン上の誘電体薄膜及び導体薄膜を除去した後、１５
０℃以上の温度で誘電体薄膜及び導体薄膜からなる積層
パターンに熱処理を施すことを特徴としている。ここで
蒸着法としては、電子ビーム蒸着法、抵抗加熱蒸着法ま
たは高周波誘導加熱蒸着法などを用いることができる。
法は、基板の上方にレジストパターンを形成した後、レ
ジストパターンの上から基板上方に誘電体薄膜と導体薄
膜を真空中で連続して交互に蒸着させ、前記レジストパ
ターンを除去することにより前記誘電体薄膜と前記導体
薄膜の積層パターンを得る方法において、前記誘電体薄
膜の材料として、ＣｅＯ２、Ｓｍ２Ｏ３、Ｄｙ２Ｏ３、
Ｙ２Ｏ３、ＴｉＯ２、Ａｌ２Ｏ３、ＭｇＯのうち少なく
とも１つを用い、基板温度を１５０℃以下にしてレジス
トパターンの上から基板上方に誘電体薄膜及び導体薄膜
を交互に蒸着させ、レジストパターンと共にレジストパ
ターン上の誘電体薄膜及び導体薄膜を除去した後、１５
０℃以上の温度で誘電体薄膜及び導体薄膜からなる積層
パターンに熱処理を施すことを特徴としている。ここで
蒸着法としては、電子ビーム蒸着法、抵抗加熱蒸着法ま
たは高周波誘導加熱蒸着法などを用いることができる。
【００１２】本発明の発明者らの鋭意研究の結果、Ｃｅ
Ｏ2、Ｓｍ2Ｏ3、Ｄｙ2Ｏ3、Ｙ2Ｏ3、ＴｉＯ2、Ａｌ
2Ｏ3、ＭｇＯの７つの材料は、室温蒸着でも低損失誘電
体薄膜を成膜できることが明らかとなった。従って、こ
れらの材料を用いて誘電体薄膜を形成すれば、成膜時の
基板温度がレジストパターンの耐熱温度を超えないよう
にすることができ、レジストパターンが成膜時に熱変形
したり劣化したりするのを避けることができる。
Ｏ2、Ｓｍ2Ｏ3、Ｄｙ2Ｏ3、Ｙ2Ｏ3、ＴｉＯ2、Ａｌ
2Ｏ3、ＭｇＯの７つの材料は、室温蒸着でも低損失誘電
体薄膜を成膜できることが明らかとなった。従って、こ
れらの材料を用いて誘電体薄膜を形成すれば、成膜時の
基板温度がレジストパターンの耐熱温度を超えないよう
にすることができ、レジストパターンが成膜時に熱変形
したり劣化したりするのを避けることができる。
【００１３】上記のような７種の誘電体材料を用いれ
ば、リフトオフ法によりレジストパターンの耐熱温度よ
り低い基板温度で低損失誘電体薄膜を形成することがで
きるので、導体薄膜と誘電体薄膜をともに蒸着法によっ
て形成することが可能になる。従って、導体薄膜と誘電
体薄膜とを同一蒸着装置内で連続して形成することがで
き、導体薄膜と誘電体薄膜との積層パターンをリフトオ
フ法によって一度に形成することが可能になる。よっ
て、この方法によれば、導体薄膜と誘電体薄膜からなる
積層パターンを高い精度で、かつ低コストで形成するこ
とができる。
ば、リフトオフ法によりレジストパターンの耐熱温度よ
り低い基板温度で低損失誘電体薄膜を形成することがで
きるので、導体薄膜と誘電体薄膜をともに蒸着法によっ
て形成することが可能になる。従って、導体薄膜と誘電
体薄膜とを同一蒸着装置内で連続して形成することがで
き、導体薄膜と誘電体薄膜との積層パターンをリフトオ
フ法によって一度に形成することが可能になる。よっ
て、この方法によれば、導体薄膜と誘電体薄膜からなる
積層パターンを高い精度で、かつ低コストで形成するこ
とができる。
【００１４】具体的には、レジストパターンの耐熱温度
は通常１５０℃であるから、成膜時の基板温度を１５０
℃以下にすれば、レジストパターンの熱変形や劣化等を
避けることができ、上記のようにリフトオフ法によって
低損失誘電体薄膜を形成することが可能になる。
は通常１５０℃であるから、成膜時の基板温度を１５０
℃以下にすれば、レジストパターンの熱変形や劣化等を
避けることができ、上記のようにリフトオフ法によって
低損失誘電体薄膜を形成することが可能になる。
【００１５】請求項２に記載の誘電体薄膜パターンの形
成方法は、基板の上方にレジストパターンを形成した
後、レジストパターンの上から基板上方に誘電体薄膜と
導体薄膜を真空中で連続して交互に蒸着させ、前記レジ
ストパターンを除去することにより前記誘電体薄膜と前
記導体薄膜の積層パターンを得る方法において、前記誘
電体薄膜の材料として、ＣｅＯ２、Ｓｍ２Ｏ３、Ｄｙ２
Ｏ３、Ｙ２Ｏ３、ＴｉＯ２のうち少なくとも１つを用
い、基板温度を１５０℃以下にしてレジストパターンの
上から基板上方に誘電体薄膜及び導体薄膜を交互に蒸着
させ、レジストパターンと共にレジストパターン上の誘
電体薄膜及び導体薄膜を除去した後、１５０℃以上の温
度で誘電体薄膜及び導体薄膜からなる積層パターンに熱
処理を施すことを特徴としている。請求項２に記載の誘
電体薄膜パターンの形成方法にあっても、請求項１に記
載の誘電体薄膜パターンの形成方法と同様な作用効果を
奏することができる。
成方法は、基板の上方にレジストパターンを形成した
後、レジストパターンの上から基板上方に誘電体薄膜と
導体薄膜を真空中で連続して交互に蒸着させ、前記レジ
ストパターンを除去することにより前記誘電体薄膜と前
記導体薄膜の積層パターンを得る方法において、前記誘
電体薄膜の材料として、ＣｅＯ２、Ｓｍ２Ｏ３、Ｄｙ２
Ｏ３、Ｙ２Ｏ３、ＴｉＯ２のうち少なくとも１つを用
い、基板温度を１５０℃以下にしてレジストパターンの
上から基板上方に誘電体薄膜及び導体薄膜を交互に蒸着
させ、レジストパターンと共にレジストパターン上の誘
電体薄膜及び導体薄膜を除去した後、１５０℃以上の温
度で誘電体薄膜及び導体薄膜からなる積層パターンに熱
処理を施すことを特徴としている。請求項２に記載の誘
電体薄膜パターンの形成方法にあっても、請求項１に記
載の誘電体薄膜パターンの形成方法と同様な作用効果を
奏することができる。
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】ここでの熱処理は酸素雰囲気中で行なわれ
ると、Ｃｕなどの導体薄膜が酸化する。そのため、この
熱処理は、真空中または不活性ガス雰囲気中で行なうの
が望ましい。不活性ガスとは、Ａｒ、Ｈｅ、Ｎｅ、Ｘ
ｅ、Ｎ2ガス等である。
ると、Ｃｕなどの導体薄膜が酸化する。そのため、この
熱処理は、真空中または不活性ガス雰囲気中で行なうの
が望ましい。不活性ガスとは、Ａｒ、Ｈｅ、Ｎｅ、Ｘ
ｅ、Ｎ2ガス等である。
【００２５】
【発明の実施の形態】図１は本発明の一実施形態による
配線パターン（積層パターン）の形成方法を示す図であ
る。以下、図１に従って説明する。まず、セラミック基
板や半導体基板等の基板１の上に図１（ａ）に示すよう
にネガ型フォトレジスト２ａを回転塗布した後、フォト
リソグラフィ工程によりフォトレジスト２ａをパターニ
ングし、配線パターン形成領域に窓３を開口する［図１
（ｂ）］。この時、リフトオフ性を良好にするため、パ
ターニングされたレジストパターン２は逆テーパー状に
形成される。
配線パターン（積層パターン）の形成方法を示す図であ
る。以下、図１に従って説明する。まず、セラミック基
板や半導体基板等の基板１の上に図１（ａ）に示すよう
にネガ型フォトレジスト２ａを回転塗布した後、フォト
リソグラフィ工程によりフォトレジスト２ａをパターニ
ングし、配線パターン形成領域に窓３を開口する［図１
（ｂ）］。この時、リフトオフ性を良好にするため、パ
ターニングされたレジストパターン２は逆テーパー状に
形成される。
【００２６】ついで、図１（ｃ）に示すように、基板１
を電子ビーム蒸着装置、抵抗加熱蒸着装置または周波誘
導加熱蒸着装置の真空蒸着槽内に入れ、基板ホルダーに
セットする。ついで、基板温度を１５０℃以下に保ち
（必要であれば、適宜冷却水等の冷却手段によって基板
ホルダー及び基板を冷却させる）、真空中において常温
で基板１上に導体（金属）を蒸着させる［図１
（ｃ）］。こうして基板１上に成膜される導体薄膜４
は、１層で形成されていてもよく、複数層で構成されて
いてもよい。
を電子ビーム蒸着装置、抵抗加熱蒸着装置または周波誘
導加熱蒸着装置の真空蒸着槽内に入れ、基板ホルダーに
セットする。ついで、基板温度を１５０℃以下に保ち
（必要であれば、適宜冷却水等の冷却手段によって基板
ホルダー及び基板を冷却させる）、真空中において常温
で基板１上に導体（金属）を蒸着させる［図１
（ｃ）］。こうして基板１上に成膜される導体薄膜４
は、１層で形成されていてもよく、複数層で構成されて
いてもよい。
【００２７】ひきつづき、基板１を真空蒸着槽内にセッ
トしたまま、基板温度を１５０℃以下に保ち（必要であ
れば、適宜冷却水等の冷却手段によって基板ホルダー及
び基板を冷却させる）、真空中において常温で基板１上
に誘電体薄膜５を蒸着させる［図１（ｄ）］。ここで用
いる誘電体薄膜５は、ＣｅＯ2、Ｓｍ2Ｏ3、Ｄｙ2Ｏ3、
Ｙ2Ｏ3、ＴｉＯ2、Ａｌ2Ｏ3、ＭｇＯのうちのいずれか
１種もしくは２種以上からなるものであって、混合組成
となっていてもよく積層構造となっていてもよい。
トしたまま、基板温度を１５０℃以下に保ち（必要であ
れば、適宜冷却水等の冷却手段によって基板ホルダー及
び基板を冷却させる）、真空中において常温で基板１上
に誘電体薄膜５を蒸着させる［図１（ｄ）］。ここで用
いる誘電体薄膜５は、ＣｅＯ2、Ｓｍ2Ｏ3、Ｄｙ2Ｏ3、
Ｙ2Ｏ3、ＴｉＯ2、Ａｌ2Ｏ3、ＭｇＯのうちのいずれか
１種もしくは２種以上からなるものであって、混合組成
となっていてもよく積層構造となっていてもよい。
【００２８】さらにひきつづき、基板１を真空蒸着槽内
にセットしたまま、基板温度を１５０℃以下に保ち（必
要であれば、適宜冷却水等の冷却手段によって基板ホル
ダー及び基板を冷却させる）、真空中において常温で基
板１上に導体金属を蒸着させ、誘電体薄膜５の上に導体
薄膜６を形成する［図１（ｅ）］。この上層の導体薄膜
６は、下層の導体薄膜４と同じ金属材料であってもよ
く、異なる金属材料であってもよい。
にセットしたまま、基板温度を１５０℃以下に保ち（必
要であれば、適宜冷却水等の冷却手段によって基板ホル
ダー及び基板を冷却させる）、真空中において常温で基
板１上に導体金属を蒸着させ、誘電体薄膜５の上に導体
薄膜６を形成する［図１（ｅ）］。この上層の導体薄膜
６は、下層の導体薄膜４と同じ金属材料であってもよ
く、異なる金属材料であってもよい。
【００２９】こうしてレジストパターン２の上と、レジ
ストパターン２の窓３内とに下層導体薄膜４と誘電体薄
膜５と上層導体薄膜６からなる積層体が形成されると、
基板１を剥離液に浸漬する。レジストパターン２と共に
レジストパターン２上の積層体（４、５、６）を基板１
から剥離させると、基板１上に導体薄膜４、誘電体薄膜
５及び導体薄膜６からなる、高周波伝送線路、高周波共
振器、高周波容量素子等の高周波デバイスの配線パター
ンとするための所望パターンの積層パターン７が得られ
る［図１（ｆ）］。
ストパターン２の窓３内とに下層導体薄膜４と誘電体薄
膜５と上層導体薄膜６からなる積層体が形成されると、
基板１を剥離液に浸漬する。レジストパターン２と共に
レジストパターン２上の積層体（４、５、６）を基板１
から剥離させると、基板１上に導体薄膜４、誘電体薄膜
５及び導体薄膜６からなる、高周波伝送線路、高周波共
振器、高周波容量素子等の高周波デバイスの配線パター
ンとするための所望パターンの積層パターン７が得られ
る［図１（ｆ）］。
【００３０】本発明の方法により、ＣｅＯ2、Ｓｍ
2Ｏ3、Ｄｙ2Ｏ3、Ｙ2Ｏ3、ＴｉＯ2、Ａｌ 2Ｏ3、ＭｇＯ
のうちいずれかの誘電体材料を用いれば、低損失誘電体
薄膜の室温蒸着が可能になり、高周波用低損失誘電体薄
膜パターンのリフトオフ形成を行なえるようになる。そ
して、リフトオフ法で誘電体膜を形成することができる
ので、１回のレジストパターニングとレジストパターン
の剥離作業によりＭＩＭキャパシタや高周波伝送線路等
の積層配線パターンを形成することができ、誘電体薄膜
を含んだ積層配線パターンを低コストで作製することが
できる。これに対し、従来のように、メタルマスク内に
例えば１辺が５０μｍのパタニングを行なうことは極め
て困難であり、これをエッチングで行なうと複数回のレ
ジストパタニング工程とエッチング工程が必要で、コス
ト高になる。
2Ｏ3、Ｄｙ2Ｏ3、Ｙ2Ｏ3、ＴｉＯ2、Ａｌ 2Ｏ3、ＭｇＯ
のうちいずれかの誘電体材料を用いれば、低損失誘電体
薄膜の室温蒸着が可能になり、高周波用低損失誘電体薄
膜パターンのリフトオフ形成を行なえるようになる。そ
して、リフトオフ法で誘電体膜を形成することができる
ので、１回のレジストパターニングとレジストパターン
の剥離作業によりＭＩＭキャパシタや高周波伝送線路等
の積層配線パターンを形成することができ、誘電体薄膜
を含んだ積層配線パターンを低コストで作製することが
できる。これに対し、従来のように、メタルマスク内に
例えば１辺が５０μｍのパタニングを行なうことは極め
て困難であり、これをエッチングで行なうと複数回のレ
ジストパタニング工程とエッチング工程が必要で、コス
ト高になる。
【００３１】なお、ここでは導体薄膜と誘電体薄膜の積
層パターンの場合について説明したが、誘電体薄膜パタ
ーン単独で用いる場合にも本発明を適用できることはい
うまでもない。また、４層以上の積層パターンであって
もよい。
層パターンの場合について説明したが、誘電体薄膜パタ
ーン単独で用いる場合にも本発明を適用できることはい
うまでもない。また、４層以上の積層パターンであって
もよい。
【００３２】（第１の実施例）次に、上記のような方法
によって、セラミック基板上に誘電体薄膜であるＳｍ 2
Ｏ3膜とその上下の導体薄膜であるＣｕ膜とからなるＭ
ＩＭキャパシタを形成する場合を具体的に説明する。
によって、セラミック基板上に誘電体薄膜であるＳｍ 2
Ｏ3膜とその上下の導体薄膜であるＣｕ膜とからなるＭ
ＩＭキャパシタを形成する場合を具体的に説明する。
【００３３】まず、直径３インチのセラミック基板上に
膜厚が５μｍとなるようにフォトレジストを塗布し、フ
ォトリソグラフィにより当該フォトレジストをパターニ
ングし、一辺が５０μｍの開口部を有するレジストパタ
ーンを形成する［図（ａ）］。このとき、リフトオフ可
能な逆テーパー形状となるようにレジストパターンのリ
ソグラフィ条件を設定した。
膜厚が５μｍとなるようにフォトレジストを塗布し、フ
ォトリソグラフィにより当該フォトレジストをパターニ
ングし、一辺が５０μｍの開口部を有するレジストパタ
ーンを形成する［図（ａ）］。このとき、リフトオフ可
能な逆テーパー形状となるようにレジストパターンのリ
ソグラフィ条件を設定した。
【００３４】ついで、このレジストパターンを形成され
た基板を蒸着装置の真空蒸着槽内に納め、基板を加熱す
ることなく、レジストパターンをマスクとして、接着層
であるＴｉを５０ｎｍの膜厚に電子ビーム蒸着し、つづ
けてＣｕを３００ｎｍの膜厚に電子ビーム蒸着して下層
の導体薄膜（下部電極）を形成した。このときの基板温
度は約８０℃程度であった。ただし、Ｃｕ層の膜厚を厚
くする場合には、基板温度が上がってレジストパターン
の耐熱性の限界（１５０℃）を超えるので、この場合に
は基板ホルダーに流した冷却水等によって基板を冷却
し、基板温度を１５０℃以下に保つ必要がある。
た基板を蒸着装置の真空蒸着槽内に納め、基板を加熱す
ることなく、レジストパターンをマスクとして、接着層
であるＴｉを５０ｎｍの膜厚に電子ビーム蒸着し、つづ
けてＣｕを３００ｎｍの膜厚に電子ビーム蒸着して下層
の導体薄膜（下部電極）を形成した。このときの基板温
度は約８０℃程度であった。ただし、Ｃｕ層の膜厚を厚
くする場合には、基板温度が上がってレジストパターン
の耐熱性の限界（１５０℃）を超えるので、この場合に
は基板ホルダーに流した冷却水等によって基板を冷却
し、基板温度を１５０℃以下に保つ必要がある。
【００３５】こうして下層の導体薄膜が形成されると、
基板を大気に晒すことなく真空中において（つまり、基
板を真空蒸着槽から取り出すことなく）、ひきつづき接
着層であるＴｉを５０ｎｍの膜厚に電子ビーム蒸着し、
さらにＳｍ2Ｏ3を２００ｎｍの膜厚に電子ビーム蒸着し
て誘電体薄膜を成膜した。このときの基板温度は約８０
℃程度であった。Ｓｍ2Ｏ3の膜厚を厚くする場合にも、
基板温度が上がってレジストパターンの耐熱性の限界
（１５０℃）を超えるので、その場合には基板を冷却し
て基板温度を１５０℃以下に抑える。
基板を大気に晒すことなく真空中において（つまり、基
板を真空蒸着槽から取り出すことなく）、ひきつづき接
着層であるＴｉを５０ｎｍの膜厚に電子ビーム蒸着し、
さらにＳｍ2Ｏ3を２００ｎｍの膜厚に電子ビーム蒸着し
て誘電体薄膜を成膜した。このときの基板温度は約８０
℃程度であった。Ｓｍ2Ｏ3の膜厚を厚くする場合にも、
基板温度が上がってレジストパターンの耐熱性の限界
（１５０℃）を超えるので、その場合には基板を冷却し
て基板温度を１５０℃以下に抑える。
【００３６】同様に、基板を大気に晒すことなく真空蒸
着槽内に保ったままで、Ｓｍ2Ｏ3の上に接着層であるＴ
ｉを５０ｎｍの膜厚に電子ビーム蒸着し、ついで、Ｃｕ
を３００ｎｍの膜厚に電子ビーム蒸着して上層の導体薄
膜（上層の導体薄膜）を形成した。このときの温度も約
８０℃程度であった。また、上層のＣｕの膜厚を厚くす
る場合には、基板温度が上がりレジストパターンの耐熱
性の限界（１５０℃）を超えるので、基板を冷却して基
板温度を１５０℃以下に抑える。
着槽内に保ったままで、Ｓｍ2Ｏ3の上に接着層であるＴ
ｉを５０ｎｍの膜厚に電子ビーム蒸着し、ついで、Ｃｕ
を３００ｎｍの膜厚に電子ビーム蒸着して上層の導体薄
膜（上層の導体薄膜）を形成した。このときの温度も約
８０℃程度であった。また、上層のＣｕの膜厚を厚くす
る場合には、基板温度が上がりレジストパターンの耐熱
性の限界（１５０℃）を超えるので、基板を冷却して基
板温度を１５０℃以下に抑える。
【００３７】この後、基板を真空蒸着槽から取り出し、
基板をアセトンに浸漬して超音波を印加した。これによ
り、レジストパターン上に堆積した不要なＣｕ／Ｔｉ／
Ｓｍ 2Ｏ3／Ｔｉ／Ｃｕ／Ｔｉがレジストパターンととも
にリフトオフ除去される。この結果、誘電体薄膜（Ｓｍ
2Ｏ3）の上下両面に導体薄膜（Ｃｕ）を形成されたＭＩ
Ｍキャパシタが製作された。
基板をアセトンに浸漬して超音波を印加した。これによ
り、レジストパターン上に堆積した不要なＣｕ／Ｔｉ／
Ｓｍ 2Ｏ3／Ｔｉ／Ｃｕ／Ｔｉがレジストパターンととも
にリフトオフ除去される。この結果、誘電体薄膜（Ｓｍ
2Ｏ3）の上下両面に導体薄膜（Ｃｕ）を形成されたＭＩ
Ｍキャパシタが製作された。
【００３８】また、上記のようにして基板の上にＭＩＭ
キャパシタを形成した後、基板上に形成されたＭＩＭキ
ャパシタに２００℃で２時間のアニール処理を行なっ
た。この結果、誘電体薄膜［Ｓｍ2Ｏ3］の誘電損失をさ
らに改善することができた。
キャパシタを形成した後、基板上に形成されたＭＩＭキ
ャパシタに２００℃で２時間のアニール処理を行なっ
た。この結果、誘電体薄膜［Ｓｍ2Ｏ3］の誘電損失をさ
らに改善することができた。
【００３９】（第２の実施例）次に、セラミック基板上
に誘電体薄膜であるＳｍ2Ｏ3膜とその上下の導体薄膜で
あるＣｕ膜とからなる高周波伝送線路を形成する場合を
具体的に説明する。
に誘電体薄膜であるＳｍ2Ｏ3膜とその上下の導体薄膜で
あるＣｕ膜とからなる高周波伝送線路を形成する場合を
具体的に説明する。
【００４０】まず、直径３インチのセラミック基板上に
フォトレジストを５μｍの膜厚に塗布し、フォトリソグ
ラフィにより当該フォトレジストをパターニングするこ
とにより、幅５００μｍ、長さ１０ｍｍの開口部を有す
るレジストパターンを形成する。このときリフトオフ可
能な逆テーパー形状となるようにレジストパターンのリ
ソグラフィ条件を設定する。
フォトレジストを５μｍの膜厚に塗布し、フォトリソグ
ラフィにより当該フォトレジストをパターニングするこ
とにより、幅５００μｍ、長さ１０ｍｍの開口部を有す
るレジストパターンを形成する。このときリフトオフ可
能な逆テーパー形状となるようにレジストパターンのリ
ソグラフィ条件を設定する。
【００４１】ついで、このレジストパターンを形成され
た基板を蒸着装置の真空蒸着槽内に納め、基板を加熱す
ることなく、レジストパターンをマスクとして、接着層
であるＴｉを５０ｎｍの膜厚に電子ビーム蒸着し、つづ
けてＣｕを１μｍの膜厚に電子ビーム蒸着して下層の導
体薄膜（下部電極）を形成する。このときの基板温度は
約８０℃程度となる。ただし、Ｃｕ層の膜厚を厚くする
場合には、基板温度が上がってレジストパターンの耐熱
性の限界（１５０℃）を超えるので、この場合には基板
ホルダーに流した冷却水等によって基板を冷却し、基板
温度を１５０℃以下に保つ。
た基板を蒸着装置の真空蒸着槽内に納め、基板を加熱す
ることなく、レジストパターンをマスクとして、接着層
であるＴｉを５０ｎｍの膜厚に電子ビーム蒸着し、つづ
けてＣｕを１μｍの膜厚に電子ビーム蒸着して下層の導
体薄膜（下部電極）を形成する。このときの基板温度は
約８０℃程度となる。ただし、Ｃｕ層の膜厚を厚くする
場合には、基板温度が上がってレジストパターンの耐熱
性の限界（１５０℃）を超えるので、この場合には基板
ホルダーに流した冷却水等によって基板を冷却し、基板
温度を１５０℃以下に保つ。
【００４２】こうして下層の導体薄膜が形成されると、
基板を大気に晒すことなく真空中において（つまり、基
板を真空蒸着槽から取り出すことなく）、ひきつづき接
着層であるＴｉを５０ｎｍの膜厚に電子ビーム蒸着し、
さらにＳｍ2Ｏ3を２００ｎｍの膜厚に電子ビーム蒸着し
て誘電体薄膜を成膜する。このときの基板温度は約８０
℃程度となる。Ｓｍ2Ｏ3の膜厚を厚くする場合にも、基
板温度が上がってレジストパターンの耐熱性の限界（１
５０℃）を超えるので、その場合には基板を冷却して基
板温度を１５０℃以下に抑える。
基板を大気に晒すことなく真空中において（つまり、基
板を真空蒸着槽から取り出すことなく）、ひきつづき接
着層であるＴｉを５０ｎｍの膜厚に電子ビーム蒸着し、
さらにＳｍ2Ｏ3を２００ｎｍの膜厚に電子ビーム蒸着し
て誘電体薄膜を成膜する。このときの基板温度は約８０
℃程度となる。Ｓｍ2Ｏ3の膜厚を厚くする場合にも、基
板温度が上がってレジストパターンの耐熱性の限界（１
５０℃）を超えるので、その場合には基板を冷却して基
板温度を１５０℃以下に抑える。
【００４３】同様に、基板を大気に晒すことなく真空蒸
着槽内に保ったままで、Ｓｍ2Ｏ3の上に接着層であるＴ
ｉを５０ｎｍの膜厚に電子ビーム蒸着し、ついで、Ｃｕ
を１μｍの膜厚に電子ビーム蒸着して上層の導体薄膜
（上部電極）を形成する。このときの温度も約８０℃程
度となる。また、上層のＣｕの膜厚を厚くする場合に
は、基板温度が上がりレジストパターンの耐熱性の限界
（１５０℃）を超えるので、基板を冷却して基板温度を
１５０℃以下に抑える。
着槽内に保ったままで、Ｓｍ2Ｏ3の上に接着層であるＴ
ｉを５０ｎｍの膜厚に電子ビーム蒸着し、ついで、Ｃｕ
を１μｍの膜厚に電子ビーム蒸着して上層の導体薄膜
（上部電極）を形成する。このときの温度も約８０℃程
度となる。また、上層のＣｕの膜厚を厚くする場合に
は、基板温度が上がりレジストパターンの耐熱性の限界
（１５０℃）を超えるので、基板を冷却して基板温度を
１５０℃以下に抑える。
【００４４】この後、基板を真空蒸着槽から取り出し、
基板をアセトンに浸漬して超音波を印加した。これによ
り、レジストパターン上に堆積した不要なＣｕ／Ｔｉ／
Ｓｍ 2Ｏ3／Ｔｉ／Ｃｕ／Ｔｉがレジストパターンととも
にリフトオフ除去される。この結果、誘電体薄膜（Ｓｍ
2Ｏ3）の上下両面に導体薄膜（Ｃｕ）を形成された高周
波伝送線路が製作された。
基板をアセトンに浸漬して超音波を印加した。これによ
り、レジストパターン上に堆積した不要なＣｕ／Ｔｉ／
Ｓｍ 2Ｏ3／Ｔｉ／Ｃｕ／Ｔｉがレジストパターンととも
にリフトオフ除去される。この結果、誘電体薄膜（Ｓｍ
2Ｏ3）の上下両面に導体薄膜（Ｃｕ）を形成された高周
波伝送線路が製作された。
【００４５】また、上記のようにして基板の上に高周波
伝送線路を形成した後、基板上に形成された高周波伝送
線路に２００℃で２時間のアニール処理を行なった。こ
の結果、誘電体薄膜［Ｓｍ2Ｏ3］の誘電損失をさらに改
善することができた。
伝送線路を形成した後、基板上に形成された高周波伝送
線路に２００℃で２時間のアニール処理を行なった。こ
の結果、誘電体薄膜［Ｓｍ2Ｏ3］の誘電損失をさらに改
善することができた。
【００４６】（測定例）まず、本発明において用いる７
種の誘電体材料以外の材料として、ＳｉＯ2およびＴａ2
Ｏ5を選び、これらを室温蒸着により成膜した。その結
果、 ＳｉＯ2： tanδ＝１０％ Ｔａ2Ｏ5： tanδ＝６０％ となり、いずれも誘電損失の大きな誘電体薄膜しか得る
ことができなかった。
種の誘電体材料以外の材料として、ＳｉＯ2およびＴａ2
Ｏ5を選び、これらを室温蒸着により成膜した。その結
果、 ＳｉＯ2： tanδ＝１０％ Ｔａ2Ｏ5： tanδ＝６０％ となり、いずれも誘電損失の大きな誘電体薄膜しか得る
ことができなかった。
【００４７】一方、ＳｉＯ2およびＴａ2Ｏ5をスパッタ
リングにより成膜した場合には、 ＳｉＯ2： tanδ＝０.１％ Ｔａ2Ｏ5： tanδ＝０.３％ となり、スパッタリングでは誘電損失の小さな誘電体薄
膜を得ることができた。
リングにより成膜した場合には、 ＳｉＯ2： tanδ＝０.１％ Ｔａ2Ｏ5： tanδ＝０.３％ となり、スパッタリングでは誘電損失の小さな誘電体薄
膜を得ることができた。
【００４８】これに対し、上記７種の誘電体材料を用い
て室温蒸着で誘電体薄膜を形成したところ、 Ａｌ2Ｏ3： tanδ＝０.８％ Ｙ2Ｏ3： tanδ＝１.０％ ＣｅＯ2： tanδ＝０.５〜２.０％ Ｓｍ2Ｏ3： tanδ＝０.５〜２.０％ Ｄｙ2Ｏ3： tanδ＝０.５〜２.０％ ＴｉＯ2： tanδ＝０.５〜２.０％ ＭｇＯ： tanδ＝０.５〜２.０％ となり、スパッタリングによるもの近い値が得られ、同
じ蒸着法で比較した場合には、誘電損失が格段に良好と
なった。
て室温蒸着で誘電体薄膜を形成したところ、 Ａｌ2Ｏ3： tanδ＝０.８％ Ｙ2Ｏ3： tanδ＝１.０％ ＣｅＯ2： tanδ＝０.５〜２.０％ Ｓｍ2Ｏ3： tanδ＝０.５〜２.０％ Ｄｙ2Ｏ3： tanδ＝０.５〜２.０％ ＴｉＯ2： tanδ＝０.５〜２.０％ ＭｇＯ： tanδ＝０.５〜２.０％ となり、スパッタリングによるもの近い値が得られ、同
じ蒸着法で比較した場合には、誘電損失が格段に良好と
なった。
【図１】（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）は本発
明の一実施形態による配線パターンの形成方法を説明す
る図である。
明の一実施形態による配線パターンの形成方法を説明す
る図である。
１ 基板
２ レジストパターン
４ 導体薄膜
５ 誘電体薄膜
６ 導体薄膜
７ 配線パターン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 大川 忠行
京都府長岡京市天神二丁目26番10号 株
式会社 村田製作所内
(72)発明者 高橋 亮一郎
京都府長岡京市天神二丁目26番10号 株
式会社 村田製作所内
(56)参考文献 特開 昭57−155383（ＪＰ，Ａ)
特開 平４−69977（ＪＰ，Ａ)
特開 昭59−2349（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/312
H01L 21/314
H01L 21/316
H01L 21/318
H01L 21/3065
H05K 3/46
Claims (2)
- 【請求項１】 基板上方にレジストパターンを形成した
後、レジストパターンの上から基板上方に誘電体薄膜と
導体薄膜を真空中で連続して交互に蒸着させ、前記レジ
ストパターンを除去することにより前記誘電体薄膜と前
記導体薄膜の積層パターンを得る方法において、 前記誘電体薄膜の材料として、ＣｅＯ２、Ｓｍ２Ｏ３、
Ｄｙ２Ｏ３、Ｙ２Ｏ３、ＴｉＯ２、Ａｌ２Ｏ３、ＭｇＯ
のうち少なくとも１つを用い、基板温度を１５０℃以下
にしてレジストパターンの上から基板上方に誘電体薄膜
及び導体薄膜を交互に蒸着させ、レジストパターンと共
にレジストパターン上の誘電体薄膜及び導体薄膜を除去
した後、１５０℃以上の温度で誘電体薄膜及び導体薄膜
からなる積層パターンに熱処理を施すことを特徴とする
積層パターンの形成方法。 - 【請求項２】 基板上方にレジストパターンを形成した
後、レジストパターンの上から基板上方に誘電体薄膜と
導体薄膜を真空中で連続して交互に蒸着させ、前記レジ
ストパターンを除去することにより前記誘電体薄膜と前
記導体薄膜の積層パターンを得る方法において、 前記誘電体薄膜の材料として、ＣｅＯ２、Ｓｍ２Ｏ３、
Ｄｙ２Ｏ３、Ｙ２Ｏ３、ＴｉＯ２のうち少なくとも１つ
を用い、基板温度を１５０℃以下にしてレジストパター
ンの上から基板上方に誘電体薄膜及び導体薄膜を交互に
蒸着させ、レジストパターンと共にレジストパターン上
の誘電体薄膜及び導体薄膜を除去した後、１５０℃以上
の温度で誘電体薄膜及び導体薄膜からなる積層パターン
に熱処理を施すことを特徴とする積層パターンの形成方
法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33786898A JP3368852B2 (ja) | 1998-11-27 | 1998-11-27 | 積層パターンの形成方法 |
| US09/443,671 US6156672A (en) | 1998-11-27 | 1999-11-19 | Method of forming dielectric thin film pattern and method of forming laminate pattern comprising dielectric thin film and conductive thin film |
| EP99123371A EP1005073A1 (en) | 1998-11-27 | 1999-11-23 | Method of forming dielectric thin film pattern and method of forming laminate pattern comprising dielectric thin film and conductive thin film |
| KR10-1999-0052686A KR100442700B1 (ko) | 1998-11-27 | 1999-11-25 | 유전체 박막 패턴의 형성 방법 및 유전체 박막과 도체박막으로 구성된 적층 패턴의 형성 방법 |
| CA002290764A CA2290764C (en) | 1998-11-27 | 1999-11-26 | Method of forming dielectric thin film pattern and method of forming laminate pattern comprising dielectric thin film and conductive thin film |
| CNB991228375A CN1188902C (zh) | 1998-11-27 | 1999-11-26 | 一种形成分层图案的方法 |
| NO995827A NO995827L (no) | 1998-11-27 | 1999-11-26 | Mønsterlegging med tynnfilm- og laminatteknikk |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33786898A JP3368852B2 (ja) | 1998-11-27 | 1998-11-27 | 積層パターンの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000164575A JP2000164575A (ja) | 2000-06-16 |
| JP3368852B2 true JP3368852B2 (ja) | 2003-01-20 |
Family
ID=18312753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33786898A Expired - Fee Related JP3368852B2 (ja) | 1998-11-27 | 1998-11-27 | 積層パターンの形成方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6156672A (ja) |
| EP (1) | EP1005073A1 (ja) |
| JP (1) | JP3368852B2 (ja) |
| KR (1) | KR100442700B1 (ja) |
| CN (1) | CN1188902C (ja) |
| CA (1) | CA2290764C (ja) |
| NO (1) | NO995827L (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000188400A (ja) | 1998-11-09 | 2000-07-04 | Texas Instr Inc <Ti> | 半導体デバイスを形成する方法 |
| JP2000208508A (ja) | 1999-01-13 | 2000-07-28 | Texas Instr Inc <Ti> | 珪酸塩高誘電率材料の真空蒸着 |
| JP3520853B2 (ja) * | 2001-01-26 | 2004-04-19 | 株式会社村田製作所 | 弾性表面波素子及びその製造方法 |
| DE10114956C2 (de) * | 2001-03-27 | 2003-06-18 | Infineon Technologies Ag | Verfahren zum Herstellen einer dielektrischen Schicht als Isolatorschicht für einen Grabenkondensator |
| EP1260863A1 (en) * | 2001-05-23 | 2002-11-27 | Scandinavian Micro Biodevices | Micropatterning of plasma polymerized coatings |
| JP2005081335A (ja) * | 2003-09-11 | 2005-03-31 | Seiko Epson Corp | パターン形成方法、導電性薄膜、電気光学装置、電子機器 |
| JP4408787B2 (ja) * | 2004-10-19 | 2010-02-03 | 株式会社神戸製鋼所 | 絶縁膜及びその製造方法、並びに絶縁膜を備えた電子デバイス |
| JP2007144992A (ja) * | 2005-10-28 | 2007-06-14 | Fujifilm Corp | 凹凸構造体とその製造方法、圧電素子、インクジェット式記録ヘッド、インクジェット式記録装置 |
| US8000841B2 (en) * | 2005-12-30 | 2011-08-16 | Rosemount Inc. | Power management in a process transmitter |
| US8623737B2 (en) * | 2006-03-31 | 2014-01-07 | Intel Corporation | Sol-gel and mask patterning for thin-film capacitor fabrication, thin-film capacitors fabricated thereby, and systems containing same |
| US7816842B2 (en) * | 2007-03-26 | 2010-10-19 | Fujifilm Corporation | Patterned inorganic film formed of an inorganic material on a metal film having a surface which includes a plurality of surface-oxidized areas, piezoelectric device having the patterned inorganic film, and process for producing the inorganic film |
| EP2161973B1 (en) * | 2007-05-24 | 2019-05-22 | Princo Corp. | A structure and manufacturing method of metal wiring on multilayered board |
| TWI354523B (en) * | 2007-05-25 | 2011-12-11 | Princo Corp | Method for manufacturing metal lines in multi-laye |
| US8815333B2 (en) | 2007-12-05 | 2014-08-26 | Princo Middle East Fze | Manufacturing method of metal structure in multi-layer substrate |
| JP5596312B2 (ja) * | 2009-08-04 | 2014-09-24 | スタンレー電気株式会社 | 誘電体薄膜デバイスの製造方法 |
| US9613848B2 (en) | 2015-02-12 | 2017-04-04 | Infineon Technologies Ag | Dielectric structures with negative taper and methods of formation thereof |
| CN108153106A (zh) * | 2017-12-27 | 2018-06-12 | 深圳市华星光电技术有限公司 | 光罩及图案化方法 |
| CN113242843A (zh) * | 2019-12-17 | 2021-08-10 | 深圳市大富科技股份有限公司 | 一种陶瓷材料及其制备方法 |
| CN118591278A (zh) * | 2024-08-06 | 2024-09-03 | 杭州积海半导体有限公司 | 半导体结构的制备方法及半导体结构 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4284706A (en) * | 1979-12-03 | 1981-08-18 | International Business Machines Corporation | Lithographic resist composition for a lift-off process |
| JPS61108172A (ja) * | 1984-11-01 | 1986-05-26 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| US5190892A (en) * | 1988-08-11 | 1993-03-02 | Oki Electric Industry Co., Ltd. | Method for forming pattern using lift-off |
| JPH02203511A (ja) * | 1989-02-02 | 1990-08-13 | Matsushita Electric Ind Co Ltd | 薄膜コンデンサの形成方法 |
| JP2537563Y2 (ja) * | 1989-03-20 | 1997-06-04 | 東横化学 株式会社 | 縦型減圧気相成長装置 |
| JP2570607B2 (ja) * | 1993-12-20 | 1997-01-08 | 日本電気株式会社 | キャパシタの製造方法 |
| JPH07300684A (ja) * | 1994-04-28 | 1995-11-14 | Matsushita Electric Ind Co Ltd | 金属薄膜パターンの形成方法 |
-
1998
- 1998-11-27 JP JP33786898A patent/JP3368852B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-19 US US09/443,671 patent/US6156672A/en not_active Expired - Fee Related
- 1999-11-23 EP EP99123371A patent/EP1005073A1/en not_active Ceased
- 1999-11-25 KR KR10-1999-0052686A patent/KR100442700B1/ko not_active IP Right Cessation
- 1999-11-26 NO NO995827A patent/NO995827L/no not_active Application Discontinuation
- 1999-11-26 CN CNB991228375A patent/CN1188902C/zh not_active Expired - Fee Related
- 1999-11-26 CA CA002290764A patent/CA2290764C/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000047722A (ko) | 2000-07-25 |
| JP2000164575A (ja) | 2000-06-16 |
| US6156672A (en) | 2000-12-05 |
| NO995827L (no) | 2000-05-29 |
| CN1188902C (zh) | 2005-02-09 |
| NO995827D0 (no) | 1999-11-26 |
| CN1255738A (zh) | 2000-06-07 |
| CA2290764A1 (en) | 2000-05-27 |
| KR100442700B1 (ko) | 2004-08-02 |
| EP1005073A1 (en) | 2000-05-31 |
| CA2290764C (en) | 2004-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3368852B2 (ja) | 積層パターンの形成方法 | |
| KR20080007933A (ko) | 레이저 리프트 오프를 이용한 유전체 박막을 갖는 박막 커패시터 내장된 인쇄회로기판 제조방법, 및 이로부터 제조된 박막 커패시터 내장된 인쇄회로기판 | |
| IL24471A (en) | A multilayer thin-film coated substrate | |
| US3489656A (en) | Method of producing an integrated circuit containing multilayer tantalum compounds | |
| TW200811891A (en) | Thin film dielectrics with co-fired electrodes for capacitors and methods of making thereof | |
| US6424075B1 (en) | Surface acoustic wave device and production method thereof | |
| US3894872A (en) | Technique for fabricating high Q MIM capacitors | |
| JPH0745475A (ja) | 薄膜コンデンサ及びその製造方法 | |
| US4081315A (en) | Cermet etch technique | |
| JP3016353B2 (ja) | 薄膜回路素子およびその製造方法 | |
| JPH06350050A (ja) | 半導体素子の電荷蓄積部の誘電体絶縁膜の形成方法 | |
| JP2000188263A (ja) | 積層パターンの形成方法 | |
| JPS5934647A (ja) | 半導体装置の製造方法 | |
| JPH08335561A (ja) | 薄膜構成体とその製造方法 | |
| JP2853532B2 (ja) | 絶縁領域と超電導領域とを有する超電導薄膜の作製方法 | |
| JPH08264720A (ja) | 混成集積回路 | |
| JPH10107334A (ja) | 超電導部材及びその製造方法 | |
| JP2000183289A (ja) | 誘電体素子の特性制御方法 | |
| JPH05326314A (ja) | 薄膜キャパシタ | |
| JPH07245303A (ja) | 金属薄膜抵抗体の製造方法 | |
| JP2001160665A (ja) | 配線基板 | |
| WO1997020345A1 (en) | Manufacturing process for thin-film circuits comprising integrated capacitors | |
| JPH04293280A (ja) | セラミック薄膜素子の製造方法 | |
| JPH0379875B2 (ja) | ||
| JPS6149437A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071115 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081115 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091115 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101115 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101115 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111115 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |