JPH06350050A - 半導体素子の電荷蓄積部の誘電体絶縁膜の形成方法 - Google Patents
半導体素子の電荷蓄積部の誘電体絶縁膜の形成方法Info
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- JPH06350050A JPH06350050A JP5137579A JP13757993A JPH06350050A JP H06350050 A JPH06350050 A JP H06350050A JP 5137579 A JP5137579 A JP 5137579A JP 13757993 A JP13757993 A JP 13757993A JP H06350050 A JPH06350050 A JP H06350050A
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Abstract
(57)【要約】
【目的】 ＰＺＴの結晶化アニール前にパターニングを
施すことを特徴とした半導体素子の電荷蓄積部の誘電体
絶縁膜の形成方法を提供する。 【構成】 半導体素子の電荷蓄積部の誘電体絶縁膜の形
成方法において、基板上に電荷蓄積部の下部電極３を形
成する工程と、該下部電極３上にＰＺＴやＰＬＺＴのゾ
ル液塗布後、１２０℃〜１５０℃の熱処理を施しＰＺＴ
やＰＬＺＴのアモルファス層４Ａを形成する工程と、ホ
トリソ・エッチングにより前記アモルファス層４Ａのパ
ターニングを行う工程と、酸素雰囲気中での熱処理によ
り前記アモルファス層の結晶化を行い、誘電体絶縁膜と
してのＰＺＴ又はＰＬＺＴ膜４を形成する工程とを施
す。
施すことを特徴とした半導体素子の電荷蓄積部の誘電体
絶縁膜の形成方法を提供する。 【構成】 半導体素子の電荷蓄積部の誘電体絶縁膜の形
成方法において、基板上に電荷蓄積部の下部電極３を形
成する工程と、該下部電極３上にＰＺＴやＰＬＺＴのゾ
ル液塗布後、１２０℃〜１５０℃の熱処理を施しＰＺＴ
やＰＬＺＴのアモルファス層４Ａを形成する工程と、ホ
トリソ・エッチングにより前記アモルファス層４Ａのパ
ターニングを行う工程と、酸素雰囲気中での熱処理によ
り前記アモルファス層の結晶化を行い、誘電体絶縁膜と
してのＰＺＴ又はＰＬＺＴ膜４を形成する工程とを施
す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子（ＬＳＩ）
に係り、特にＤＲＡＭの電荷蓄積部の誘電体絶縁膜にＰ
ＺＴ、ＰＬＺＴを用いる場合の形成方法に関するもので
ある。
に係り、特にＤＲＡＭの電荷蓄積部の誘電体絶縁膜にＰ
ＺＴ、ＰＬＺＴを用いる場合の形成方法に関するもので
ある。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、 （１）「Ｃ．Ｋ．Ｋｗｏｋ ｅｔ ａｌ．「Ｐｙｒｏｃ
ｈｌｏｒｅ ｔｏ ｐｅｒｏｖｓｋｉｔｅ ｐｈａｓｅ
ｔｒａｎｓｆｏｒｍａｔｉｏｎ ｉｎ ｓｏｌ−ｇｅ
ｌ ｄｅｒｉｖｅｄ ｌｅａｄ−ｚｉｒｃｏｎａｔｅ−
ｔｉｔａｎａｔｅｔｈｉｎ ｆｉｌｍｓ」，Ａｐｐｌ．
Ｐｈｙｓ，Ｌｅｔｔ，Ｖｏｌ．６０，Ｎｏ．１２、２３
ｍａｒｃｈ １９９２、Ｐ．１４３０−１４３２ （２）Ｋ．ＳＲＥＥＮＩＶＡＳ ｅｔ ａｌ．，「ＰＲ
ＯＰＥＲＴＩＥＳ ＯＦＤ．Ｃ．ＭＡＧＮＥＴＲＯＮ−
ＳＰＵＴＴＥＲＥＤ ＬＥＡＤ ＺＩＲＣＯＮＡＴＥ
ＴＩＴＡＮＡＴＥ ＴＨＩＮ ＦＩＬＭＳ」 Ｔｈｉｎ
ＳｏｌｉｄＦｉｌｍｓ，１７２（１９８９）Ｐ．２５
１−２６７」に開示されるようなものがあった。
例えば、 （１）「Ｃ．Ｋ．Ｋｗｏｋ ｅｔ ａｌ．「Ｐｙｒｏｃ
ｈｌｏｒｅ ｔｏ ｐｅｒｏｖｓｋｉｔｅ ｐｈａｓｅ
ｔｒａｎｓｆｏｒｍａｔｉｏｎ ｉｎ ｓｏｌ−ｇｅ
ｌ ｄｅｒｉｖｅｄ ｌｅａｄ−ｚｉｒｃｏｎａｔｅ−
ｔｉｔａｎａｔｅｔｈｉｎ ｆｉｌｍｓ」，Ａｐｐｌ．
Ｐｈｙｓ，Ｌｅｔｔ，Ｖｏｌ．６０，Ｎｏ．１２、２３
ｍａｒｃｈ １９９２、Ｐ．１４３０−１４３２ （２）Ｋ．ＳＲＥＥＮＩＶＡＳ ｅｔ ａｌ．，「ＰＲ
ＯＰＥＲＴＩＥＳ ＯＦＤ．Ｃ．ＭＡＧＮＥＴＲＯＮ−
ＳＰＵＴＴＥＲＥＤ ＬＥＡＤ ＺＩＲＣＯＮＡＴＥ
ＴＩＴＡＮＡＴＥ ＴＨＩＮ ＦＩＬＭＳ」 Ｔｈｉｎ
ＳｏｌｉｄＦｉｌｍｓ，１７２（１９８９）Ｐ．２５
１−２６７」に開示されるようなものがあった。
【０００３】上記（１）の文献によれば、ゾルゲル法を
用いたＰＺＴ（Ｌｅａｄ Ｚｉｒｏｎａｔｅ Ｔｉｔａ
ｎａｔｅ）薄膜の形成において、ＰＺＴのゾル液を塗布
後、空気中で６５０℃で５〜１５分間アニールを行うよ
うにしている。また、上記（２）の文献によれば、ＰＺ
ＴやＰＬＺＴ（Ｌｅａｄ Ｌａｎｔｈａｎｕｍ Ｚｉｒ
ｏｎａｔｅ−Ｔｉｔａｎａｔｅ）等の強誘電体材料を薄
膜として形成する場合には、例えば、２００℃程度の成
膜温度で、反応性スパッタ法により、誘電率の低い薄膜
を形成した後、熱処理を施すことにより、再結晶化さ
せ、誘電率の高い薄膜にする方法が用いられている。
用いたＰＺＴ（Ｌｅａｄ Ｚｉｒｏｎａｔｅ Ｔｉｔａ
ｎａｔｅ）薄膜の形成において、ＰＺＴのゾル液を塗布
後、空気中で６５０℃で５〜１５分間アニールを行うよ
うにしている。また、上記（２）の文献によれば、ＰＺ
ＴやＰＬＺＴ（Ｌｅａｄ Ｌａｎｔｈａｎｕｍ Ｚｉｒ
ｏｎａｔｅ−Ｔｉｔａｎａｔｅ）等の強誘電体材料を薄
膜として形成する場合には、例えば、２００℃程度の成
膜温度で、反応性スパッタ法により、誘電率の低い薄膜
を形成した後、熱処理を施すことにより、再結晶化さ
せ、誘電率の高い薄膜にする方法が用いられている。
【０００４】ここでは、反応性スパッタ法により、ＰＺ
Ｔ薄膜を形成する。条件としては、Ｏ2 プラズマ雰囲気
で、複合金属ターゲットを用い、形成温度２００℃で膜
を形成した後、熱処理温度５５０℃で１０〜２０時間熱
処理を施す。
Ｔ薄膜を形成する。条件としては、Ｏ2 プラズマ雰囲気
で、複合金属ターゲットを用い、形成温度２００℃で膜
を形成した後、熱処理温度５５０℃で１０〜２０時間熱
処理を施す。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
方法によりＰＺＴ膜を形成し、結晶化アニールを施した
後に、ホトリソグラフィ及びエッチングによりパターニ
ングを行う場合には、ＰＺＴ膜表面が結晶化アニールの
際に、表面荒れやクラックを発生するために、精度良く
加工することが困難となるという問題点がある。
方法によりＰＺＴ膜を形成し、結晶化アニールを施した
後に、ホトリソグラフィ及びエッチングによりパターニ
ングを行う場合には、ＰＺＴ膜表面が結晶化アニールの
際に、表面荒れやクラックを発生するために、精度良く
加工することが困難となるという問題点がある。
【０００６】特に、ＰＺＴ膜は従来の絶縁膜と比べ、屈
折率が３に近く、この表面荒れやクラックの発生は大き
な影響を及ぼす。本発明は、以上述べたＰＺＴの結晶化
アニールによる表面形状の荒れや、クラックがパターニ
ングに与える影響を除去するために、ＰＺＴの結晶化ア
ニール前にパターニングを施すようにした半導体素子の
電荷蓄積部の誘電体絶縁膜の形成方法を提供することを
目的とする。
折率が３に近く、この表面荒れやクラックの発生は大き
な影響を及ぼす。本発明は、以上述べたＰＺＴの結晶化
アニールによる表面形状の荒れや、クラックがパターニ
ングに与える影響を除去するために、ＰＺＴの結晶化ア
ニール前にパターニングを施すようにした半導体素子の
電荷蓄積部の誘電体絶縁膜の形成方法を提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体素子の電荷蓄積部の誘電体絶縁膜
の形成方法において、基板上に電荷蓄積部の下部電極を
形成する工程と、該下部電極上にＰＺＴやＰＬＺＴのゾ
ル液塗布後、１２０℃〜１５０℃の熱処理を施しＰＺＴ
やＰＬＺＴのアモルファス層を形成する工程と、ホトリ
ソ・エッチングにより前記アモルファス層のパターニン
グを行う工程と、酸素雰囲気中での熱処理により前記ア
モルファス層の結晶化を行い、誘電体絶縁膜を形成する
工程とを施すようにしたものである。
成するために、半導体素子の電荷蓄積部の誘電体絶縁膜
の形成方法において、基板上に電荷蓄積部の下部電極を
形成する工程と、該下部電極上にＰＺＴやＰＬＺＴのゾ
ル液塗布後、１２０℃〜１５０℃の熱処理を施しＰＺＴ
やＰＬＺＴのアモルファス層を形成する工程と、ホトリ
ソ・エッチングにより前記アモルファス層のパターニン
グを行う工程と、酸素雰囲気中での熱処理により前記ア
モルファス層の結晶化を行い、誘電体絶縁膜を形成する
工程とを施すようにしたものである。
【０００８】また、半導体素子の電荷蓄積部の誘電体絶
縁膜の形成方法において、基板上に電荷蓄積部の下部電
極を形成する工程と、該下部電極上に反応性スパッタ法
により室温〜４００℃でＰＺＴやＰＬＺＴ膜を形成する
工程と、ホトリソ・エッチングにより前記ＰＺＴやＰＬ
ＺＴ膜のパターニングを行う工程と、酸素雰囲気中での
熱処理により前記ＰＺＴやＰＬＺＴ膜の結晶化を行い、
誘電体絶縁膜を形成する工程とを施すようにしたもので
ある。
縁膜の形成方法において、基板上に電荷蓄積部の下部電
極を形成する工程と、該下部電極上に反応性スパッタ法
により室温〜４００℃でＰＺＴやＰＬＺＴ膜を形成する
工程と、ホトリソ・エッチングにより前記ＰＺＴやＰＬ
ＺＴ膜のパターニングを行う工程と、酸素雰囲気中での
熱処理により前記ＰＺＴやＰＬＺＴ膜の結晶化を行い、
誘電体絶縁膜を形成する工程とを施すようにしたもので
ある。
【０００９】
【作用】本発明によれば、半導体素子の電荷蓄積部の誘
電体膜として、ＰＺＴ又はＰＬＺＴ膜をゾルゲル法によ
り形成する場合に、基板表面にＰＺＴ又はＰＬＺＴのゾ
ル液を塗布し、その後、１２０℃〜１５０℃で熱処理す
ることにより、ＰＺＴ又はＰＬＺＴをアモルファス状態
にし、その後、ホトリソ・エッチングにより微細加工を
行った後、レジスト剤を除去して６００℃〜７００℃で
熱処理することにより、誘電率の高いＰＺＴ又はＰＬＺ
Ｔの結晶とするようにしたものである。
電体膜として、ＰＺＴ又はＰＬＺＴ膜をゾルゲル法によ
り形成する場合に、基板表面にＰＺＴ又はＰＬＺＴのゾ
ル液を塗布し、その後、１２０℃〜１５０℃で熱処理す
ることにより、ＰＺＴ又はＰＬＺＴをアモルファス状態
にし、その後、ホトリソ・エッチングにより微細加工を
行った後、レジスト剤を除去して６００℃〜７００℃で
熱処理することにより、誘電率の高いＰＺＴ又はＰＬＺ
Ｔの結晶とするようにしたものである。
【００１０】また、反応性スパッタ法により、ＰＺＴ又
はＰＬＺＴ膜を形成した後、ホトリソ・エッチングによ
り微細加工を行い、その後、レジスト剤を除去して６０
０℃〜７００℃で熱処理することにより、誘電率の高い
ＰＺＴ又はＰＬＺＴの結晶とするようにしたものであ
る。このように、ＰＺＴ又はＰＬＺＴの結晶化アニール
を、微細加工後に行うようにしたので、アニールによる
誘電体絶縁膜の表面荒れや、クラックによる微細加工へ
の影響を低減することができる。
はＰＬＺＴ膜を形成した後、ホトリソ・エッチングによ
り微細加工を行い、その後、レジスト剤を除去して６０
０℃〜７００℃で熱処理することにより、誘電率の高い
ＰＺＴ又はＰＬＺＴの結晶とするようにしたものであ
る。このように、ＰＺＴ又はＰＬＺＴの結晶化アニール
を、微細加工後に行うようにしたので、アニールによる
誘電体絶縁膜の表面荒れや、クラックによる微細加工へ
の影響を低減することができる。
【００１１】
【実施例】以下、本発明の実施例について図を用いて説
明する。図１は本発明の第１実施例を示す半導体素子の
電荷蓄積部の誘電体絶縁膜の形成工程断面図である。こ
の実施例では、ＤＲＡＭの電荷蓄積部の製造に適用した
場合について説明する。
明する。図１は本発明の第１実施例を示す半導体素子の
電荷蓄積部の誘電体絶縁膜の形成工程断面図である。こ
の実施例では、ＤＲＡＭの電荷蓄積部の製造に適用した
場合について説明する。
【００１２】まず、図１（ａ）に示すように、Ｓｉ基板
１上にＣＶＤ法により、ＳｉＯ2 層２を形成する。次
に、ホトリソ・エッチングにより、ＳｉＯ2 層２を、図
１（ｂ）に示すような形状に形成し、電荷蓄積部の下部
電極３を形成する。次いで、図１（ｃ）に示すように、
ゾルゲル法により、ＳｉＯ2 層２及び下部電極３上に、
ＰＺＴ又はＰＬＺＴのゾル液を塗布し、その後、１２０
℃〜１５０℃の熱処理を施すことにより、平坦性に優れ
たＰＺＴ又はＰＬＺＴのアモルファス層４Ａを形成す
る。
１上にＣＶＤ法により、ＳｉＯ2 層２を形成する。次
に、ホトリソ・エッチングにより、ＳｉＯ2 層２を、図
１（ｂ）に示すような形状に形成し、電荷蓄積部の下部
電極３を形成する。次いで、図１（ｃ）に示すように、
ゾルゲル法により、ＳｉＯ2 層２及び下部電極３上に、
ＰＺＴ又はＰＬＺＴのゾル液を塗布し、その後、１２０
℃〜１５０℃の熱処理を施すことにより、平坦性に優れ
たＰＺＴ又はＰＬＺＴのアモルファス層４Ａを形成す
る。
【００１３】次に、図１（ｄ）に示すように、ＰＺＴ又
はＰＬＺＴのアモルファス層４Ａ上にホトレジスト５を
形成する。次に、図１（ｅ）に示すように、ホトレジス
ト５をマスクとして、ホトリソ・エッチングにより、Ｐ
ＺＴ又はＰＬＺＴのアモルファス層４Ａをエッチングす
ることによりパターニングする。
はＰＬＺＴのアモルファス層４Ａ上にホトレジスト５を
形成する。次に、図１（ｅ）に示すように、ホトレジス
ト５をマスクとして、ホトリソ・エッチングにより、Ｐ
ＺＴ又はＰＬＺＴのアモルファス層４Ａをエッチングす
ることによりパターニングする。
【００１４】次に、図１（ｆ）に示すように、オゾンア
ッシャー等により、ホトレジスト５を取り除き、誘電体
絶縁膜としてのＰＺＴ又はＰＬＺＴのアモルファス層４
を得る。以上の工程の後に、ＰＺＴ又はＰＬＺＴの誘電
率を高くするために、酸素雰囲気中で、６００℃〜７０
０℃の熱処理（アニール）を施す。
ッシャー等により、ホトレジスト５を取り除き、誘電体
絶縁膜としてのＰＺＴ又はＰＬＺＴのアモルファス層４
を得る。以上の工程の後に、ＰＺＴ又はＰＬＺＴの誘電
率を高くするために、酸素雰囲気中で、６００℃〜７０
０℃の熱処理（アニール）を施す。
【００１５】次に、図１（ｇ）に示すように、ＰＺＴ又
はＰＬＺＴのアモルファス層４と面一になるようにＳｉ
Ｏ2 層６を形成し、それらの上に上部電極７を形成す
る。次に、本発明の第２実施例について説明する。図２
は本発明の第２実施例を示す半導体素子の電荷蓄積部の
誘電体絶縁膜の形成工程断面図である。
はＰＬＺＴのアモルファス層４と面一になるようにＳｉ
Ｏ2 層６を形成し、それらの上に上部電極７を形成す
る。次に、本発明の第２実施例について説明する。図２
は本発明の第２実施例を示す半導体素子の電荷蓄積部の
誘電体絶縁膜の形成工程断面図である。
【００１６】まず、図２（ａ）に示すように、Ｓｉ基板
１１上にＣＶＤ法により、ＳｉＯ2層１２を形成する。
次に、ホトリソ・エッチングにより、ＳｉＯ2 層１２を
図２（ｂ）に示すような形状に形成し、電荷蓄積部の下
部電極１３を形成する。次いで、図２（ｃ）に示すよう
に、反応性スパッタ法により、ＳｉＯ2 層１２及び下部
電極１３上に、ＰＺＴ又はＰＬＺＴ膜１４Ａ（誘電率の
低い結晶膜）を形成する。
１１上にＣＶＤ法により、ＳｉＯ2層１２を形成する。
次に、ホトリソ・エッチングにより、ＳｉＯ2 層１２を
図２（ｂ）に示すような形状に形成し、電荷蓄積部の下
部電極１３を形成する。次いで、図２（ｃ）に示すよう
に、反応性スパッタ法により、ＳｉＯ2 層１２及び下部
電極１３上に、ＰＺＴ又はＰＬＺＴ膜１４Ａ（誘電率の
低い結晶膜）を形成する。
【００１７】ここで、反応性スパッタの条件としては、
例えば、Ａr ＋Ｏ2 又はＯ2 プラズマ、焼結体ターゲッ
ト又は複合金属ターゲットを用い、成膜温度は室温〜４
００℃、成膜圧力は５ｍｔｏｒｒ〜１００ｍｔｏｒｒ、
ＲＦ電力は１５０〜５００Ｗとする。この状態で、誘電
率の低い結晶膜が得られる。次いで、図２（ｄ）に示す
ように、ＰＺＴ又はＰＬＺＴ膜１４Ａ上にホトレジスト
１５を形成する。
例えば、Ａr ＋Ｏ2 又はＯ2 プラズマ、焼結体ターゲッ
ト又は複合金属ターゲットを用い、成膜温度は室温〜４
００℃、成膜圧力は５ｍｔｏｒｒ〜１００ｍｔｏｒｒ、
ＲＦ電力は１５０〜５００Ｗとする。この状態で、誘電
率の低い結晶膜が得られる。次いで、図２（ｄ）に示す
ように、ＰＺＴ又はＰＬＺＴ膜１４Ａ上にホトレジスト
１５を形成する。
【００１８】次に、図２（ｅ）に示すように、ホトレジ
スト１５をマスクとして、ホトリソ・エッチングによ
り、ＰＺＴ又はＰＬＺＴ膜１４Ａをエッチングする。次
いで、図２（ｆ）に示すように、オゾンアッシャー等に
より、ホトレジスト１５を取り除き、誘電体絶縁膜とし
てのＰＺＴ又はＰＬＺＴ膜１４を得る。以上の工程の後
に、ＰＺＴ又はＰＬＺＴの誘電率を高くするために、酸
素雰囲気中で６００℃〜７００℃の熱処理（アニール）
を施す。
スト１５をマスクとして、ホトリソ・エッチングによ
り、ＰＺＴ又はＰＬＺＴ膜１４Ａをエッチングする。次
いで、図２（ｆ）に示すように、オゾンアッシャー等に
より、ホトレジスト１５を取り除き、誘電体絶縁膜とし
てのＰＺＴ又はＰＬＺＴ膜１４を得る。以上の工程の後
に、ＰＺＴ又はＰＬＺＴの誘電率を高くするために、酸
素雰囲気中で６００℃〜７００℃の熱処理（アニール）
を施す。
【００１９】次に、図２（ｇ）に示すように、ＳｉＯ2
層１６をＰＺＴ又はＰＬＺＴ膜１４と面一になるように
形成し、それらの上に上部電極１７を形成する。なお、
本発明は上記実施例に限定されるものではなく、本発明
の趣旨に基づき種々の変形が可能であり、それらを本発
明の範囲から排除するものではない。
層１６をＰＺＴ又はＰＬＺＴ膜１４と面一になるように
形成し、それらの上に上部電極１７を形成する。なお、
本発明は上記実施例に限定されるものではなく、本発明
の趣旨に基づき種々の変形が可能であり、それらを本発
明の範囲から排除するものではない。
【００２０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＰＺＴ又はＰＬＺＴの結晶化アニールを、微細
加工後に行うようにしたので、アニールによる誘電体絶
縁膜の表面荒れや、クラックによる微細加工への影響を
低減することができる。更に、この効果に加えて、従来
の方法で熱処理工程で薄膜に生じる応力を、前記方法に
より低減する効果も期待でき、熱処理工程で形成される
表面荒れやクラック等を低減することができる。
よれば、ＰＺＴ又はＰＬＺＴの結晶化アニールを、微細
加工後に行うようにしたので、アニールによる誘電体絶
縁膜の表面荒れや、クラックによる微細加工への影響を
低減することができる。更に、この効果に加えて、従来
の方法で熱処理工程で薄膜に生じる応力を、前記方法に
より低減する効果も期待でき、熱処理工程で形成される
表面荒れやクラック等を低減することができる。
【図１】本発明の第１実施例を示す半導体素子の電荷蓄
積部の誘電体絶縁膜の形成工程断面図である。
積部の誘電体絶縁膜の形成工程断面図である。
【図２】本発明の第２実施例を示す半導体素子の電荷蓄
積部の誘電体絶縁膜の形成工程断面図である。
積部の誘電体絶縁膜の形成工程断面図である。
１，１１ Ｓｉ基板 ２，６，１２，１６ ＳｉＯ2 層 ３，１３ 下部電極 ４，４Ａ ＰＺＴ又はＰＬＺＴ膜（アモルファス層） ５，１５ ホトレジスト ７，１７ 上部電極 １４，１４Ａ ＰＺＴ又はＰＬＺＴ膜（誘電率の低い
結晶膜）
結晶膜）
Claims (3)
- 【請求項１】（ａ）基板上に電荷蓄積部の下部電極を形
成する工程と、 （ｂ）該下部電極上にＰＺＴやＰＬＺＴのゾル液塗布
後、１２０℃〜１５０℃の熱処理を施しＰＺＴやＰＬＺ
Ｔのアモルファス層を形成する工程と、 （ｃ）ホトリソ・エッチングにより前記アモルファス層
のパターニングを行う工程と、 （ｄ）酸素雰囲気中での熱処理により前記アモルファス
層の結晶化を行い、誘電体絶縁膜を形成する工程とを施
すことを特徴とする半導体素子の電荷蓄積部の誘電体絶
縁膜の形成方法。 - 【請求項２】（ａ）基板上に電荷蓄積部の下部電極を形
成する工程と、 （ｂ）該下部電極上に反応性スパッタ法により室温〜４
００℃でＰＺＴやＰＬＺＴ膜を形成する工程と、 （ｃ）ホトリソ・エッチングにより前記ＰＺＴやＰＬＺ
Ｔ膜のパターニングを行う工程と、 （ｄ）酸素雰囲気中での熱処理により前記ＰＺＴやＰＬ
ＺＴ膜の結晶化を行い、誘電体絶縁膜を形成する工程と
を施すことを特徴とする半導体素子の電荷蓄積部の誘電
体絶縁膜の形成方法。 - 【請求項３】 前記工程（ｄ）における熱処理は６００
℃〜７００℃で行うことを特徴とする請求項１又は２記
載の半導体素子の電荷蓄積部の誘電体絶縁膜の形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5137579A JPH06350050A (ja) | 1993-06-08 | 1993-06-08 | 半導体素子の電荷蓄積部の誘電体絶縁膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5137579A JPH06350050A (ja) | 1993-06-08 | 1993-06-08 | 半導体素子の電荷蓄積部の誘電体絶縁膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350050A true JPH06350050A (ja) | 1994-12-22 |
Family
ID=15202022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5137579A Withdrawn JPH06350050A (ja) | 1993-06-08 | 1993-06-08 | 半導体素子の電荷蓄積部の誘電体絶縁膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06350050A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000028584A1 (de) * | 1998-11-06 | 2000-05-18 | Infineon Technologies Ag | Verfahren zum herstellen einer strukturierten metalloxidhaltigen schicht |
| KR100268415B1 (ko) * | 1997-10-01 | 2000-10-16 | 윤종용 | 반도체 메모리 장치의 캐패시터 제조 방법 |
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