JPH03104127A - 微細パターンの形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は微細パターンの形成方法に関し、特に詳細には
、電界効果トランジスタ等の半導体装置の微細パターン
を形戒するのに適した微細パターンの形成方法に関する
。

〔従来の技術） 電界効果トランジスタの電気的特性等を向上させるため
、そのゲート長を短くするという試みが成されている。

そして現在１μｍ以下のゲート長を有するゲート電極を
形戒するため、Ｔ型の断面形状を有するマスク層を利用
する方法が採用されている。この方法は、例えば特開昭
５８−６０５７４号公報、特開昭５８−２２３３７２号
公報及び特開昭６１−１６３６６６号公報等に示されて
いる。そしてこれらの公報に示される方法では、半導体
基板上に、まず下層レジスト層形成し、その上にプラズ
マＣＶＤ法により窒化シリコン層を形成する。そしてこ
の窒化シリコン層を含む多層レジストマスク層を形成し
た後、これを所定のパターン形状にパターニングする。

その後この多層レジストマスク層をマスクとして下層レ
ジスト層をエッチングし、略Ｔ型のマスク層を形成し、
その後、絶縁膜を堆積させる。そしてリフトオフ法によ
り、下層レジスト層を取り除くことにより、微細パター
ンを形成していた。

〔発明が解決しようとする課題〕

しかし、上記方法では、下層レジスト層をエッチングし
、下層レジスト層の半導体基板接着幅を例えば０．４５
μｍ以下になるようにすると、この下層レジスト層とそ
の上の窒化シリコン層との接着面の一部が剥がれること
があった。このような剥がれが生じると、略Ｔ型の断面
形状の多層マスク層のパターンが蛇行し、所望のパター
ン形状を得ることができない。したがって、この方法を
利用して半導体装置を製造すると不良が多発し、高い歩
留まりを得ることができなかった。

本発明は上記課題を解決し、微細なパターンを高歩留ま
りで正確に形成できる微細パターンの形成方法に提供す
ることを目的とする。

〔課題を解決するための手段〕

本発明の微細パターンの形成方法は、基板上にフォトレ
ジスト層を形成する第１工程と、このフォトレジスト層
の上に電子サイクロトロン共鳴励起プラズマ法により絶
縁膜層を形成し、少なくともフォトレジスト層及絶縁膜
層より構或される３層以上の多層マスク層を形成する第
２工程と、第２工程ののちに第２のフォトレジスト層を
形成し、この第２のフォトレジストを所定のパターン形
状にする第３の工程と、第３工程で形成した第２のフォ
トレジストパターンをマスクとして第２工程で形成した
多層マスク層をエッチングする第４工程と、第１のフォ
トレジスト層の基板への接着パターンが所望の形状にな
るように、前記第４工程で形成した多層マスク層をマス
クとして前記第１のフォトレジスト層をエッチングする
第５工程と、第５工程の後、絶縁膜を基板上に形成し、
その後、リフトオフ法により第１のフォトレジスト層を
その上に搭載した層と共に除去し、基板上に微細パター
ンの形成することを特徴とする。

〔作用〕

本発明の微細パターンの形成方法では、多層マスク層の
絶縁膜を形成する際、電子サイクロトロン共鳴励起プラ
ズマＣＶＤ法（以下ＥＣＲプラズマ法という）を使用し
ている。この方法を使用することにより、緻密な膜質を
有する絶縁膜を低温（約１００℃程度）で形成すること
ができる。そのため、絶縁膜形成の際、下側のレジスト
層を変質させず、かつ形成された絶縁膜は下側のレジス
ト層に対して密着性を高くすることができる。したがっ
て、下側のレジスト層を所望の微細パターン形状に形成
することができ、それにより基板上に微細パターンを正
確にかつ歩留まり高く形成することができる。

〔実施例〕

以下図面を参照しつつ本発明に従う実施例について説明
する。

同一符号を付した要素は同一機能を有するため重複する
説明は省略する。

第１図は本発明に従う微細パターンの形成方法の一実施
例の工程図、第２図は第１図に示す各工程における半導
体装置の断面状態を示す。上記第１及び第２図を参照し
つつ本発明にしたがう微細パターンの形成方法について
説明する。

第１図に示すように、本発明の実施例の方法は、まず、
半導体基板１上に最下層のフォトレジスト層２を形成す
る第１レジスト層形成工程１０を実施する。ここで、こ
のフォトレジストとしては、商品名ＡＺ１４００−２７
で特定されるものを使用し、厚さ１〜１．５μｍに半導
体基板１全体にスピンコート法を用いて塗布する。塗布
した状態を第２図（ａ）にに示す。

次に、ＥＣＲプラズマ法によるＳ　ｉＮ　ｘ層形成工程
１１を実施する。この工程１１では、最下層のフォトレ
ジスト層２の上全面にＥＣＲプラズマ法により、ＳＩＮ
ｘ層３を厚さ０．０５〜０．１μｍに形成する。この状
態を第２図（ｂ）に示す。

この形成の際、膜生或温度は約１００℃程度の低い温度
であるので、下側の最下層フォトレジスト層２の膜質を
変威させない。低温での膜形成法としては、スパッタリ
ング法が知られている。そしてこの方法により１００℃
以下の温度でＳｉＯ２及びＳｉＮｘ膜を形成することが
できるが、この方法で形成した膜は、その膜質が緻密で
なく最下層のフォトレジスト層２との密着性を十分高く
することができない。これに対して、ＥＣＲプラズマ法
を用いたことにより、膜質が緻密になり、下側のフォト
レジスト層２との密着性を高くすることができた。

次に、ＳｉＯ２層形成工程１２を実施する。

この王程１２では、先に形成したＳ　ｉＮ　ｘ層３の上
全面に、スパッタリング法により、厚さ０．１〜０．１
５μｍのＳ　ｔ　０　２層４を形成する。

この状態を第２図（Ｃ）に示す。

次に、第２レジスト層形成工程１３を実施する。

この工程１３では、先のＳ　１　０　２層形成工程１２
で形威したＳ　１０　２層４の上全面に、商品名ＡＺ−
５２１４で特定されるフォトレジスト２ａを塗布する。

この状態を第２図（ｄ）に示す。このようにして多層マ
スク層を形成する。

次に、バターニング工程１４を実施する。この工程１４
では、所定のフォトマスクを用いて、露光し、現像する
ことにより、０．６μｍの線幅のパターンを先の第２レ
ジスト層形成工程１３で形成したフォトレジスト２ａに
形成する。この状態を第２図（ｅ）に示す。

次に第１エッチング工程１５を実施する。この工程１５
では、先のパターニング工程１４でバタニングしたフォ
トレジスト層２ａをマスクとして、ＳｉＯ　　層４及び
ＳｉＮ　　層３を、ＣＦ４ガ２Ｘ ス又は塩素系のガスを用いて反応性イオンエッチングを
行う。このエッチングにより、フォトレジスト層２ａで
マスクされていない部分のＳ　ｉ０　２層及びＳ　ｉＮ
　ｘ層が除去される。この状態を第２図（ｆ）に示す。

次に第２エッチング工程１６を実施する。この工程１６
では、０２ガスを用いて反応性イオンエッチングを行う
ことにより、フォトレジスト層２ａ及び最下層のフォト
レジスト層２をエッチングする。このエッチングの際、
最下層のフォトレジスト層２はサイドエッチングされ、
第２図（ｇ）に示すようの断面形状が略Ｔ型の多層のレ
ジストマスク層が形成できる。そして、エッチング条件
を選択することにより、最下層のフォトレジスト層の幅
Ｗを０．４５μｍ以下に、更に正確にエッチング条件を
制御することにより更に細かく０．２μｍ以下に形成す
ることができた。このエッチングの際、最上層のフォト
レジスト層２ａもエッチングされ、エッチング終了時点
で残存していない場合もあるが、これは微細パターンの
形成の上では、何等問題とはならない。

次に絶縁膜形成工程１７を実施する。この工程１７では
、先の第２エッチング工程１６で作成した略Ｔ型の断面
を有する多層レジストマスク層が形成されている半導体
基板全面にスパッタリング法により厚さ０６　３μｍ−
０．８μｍの絶縁膜であるＳｉＯ２膜を堆積させる。こ
の堆積により、ＳｉＯ２は、第２図（ｈ）に示すように
、略Ｔ型断面の多層レジストマスク部、最下層のフオト
レジスト２から露出している半導体基板１の表面を覆う
。

次にリフトオフ工程１８を実施する。この工程１８では
、最下層のフォトレジスト２を溶解する溶媒に半導体基
板全体を浸し、フォトレジスト２を除去する。これによ
り、このフォトレジスト２の上に堆積されたＳｉＮ　　
層３及びＳｉＯ２層４、Ｘ Ｓ　Ｌ　０　２膜等は除去され、半導体基板上１に先の
絶縁膜形成工程１７で形成され、半導体基仮１に直接堆
積されたＳ　Ｌ　０　２層のみが残り、これによりパタ
ーンが反転されて、ＳｉＯ２膜の開口部により構成され
る微細パターンが形成される。

上記方法で、エッチング条件等を制御することにより最
小０．２μｍ程度の微細パターンを歩留まり良く形成で
きることが確認できた。

本発明は上記実施例に限定されず、種々の変形例が考え
られ得る。

具体的には、上記実施例では、ＳｔＮ　　層の上Ｘ にＳｉＯ　　層を形成しているが、このＳ　Ｌ　０　２
　ｍ２ は設けなくても良く、またこのＳ　ｉＯ　２層の代わり
にプラズマＣＶＤ法によりＳ　ｉ　Ｎ　ｘ層を形成する
ようにしてもよい。またこのＳｉＮ　　の上に絶Ｘ 縁膜でなく、Ｎｉ，Ｔｉ，ＡＩ，Ｍｏ等の金属膜を形成
するようにしてもよい。

また、最下層のフォトレジスト層の直上に形成する層は
、ＳｉＮ　　に限定されず、ＥＣＲプラズＸ マ法で形成できる層であって、最下層のフォトレジスト
層との密着性が高く、かつエッチングできる層であれば
、どの様な絶縁膜であってもよい。

また、上記実施例では、半導体基板上に微細なパターン
を形成する場合について説明しているが、半導体基板に
限らず、種々の基板上に微細パターンを形成する場合に
適用できる。

〔発明の効果〕

本発明の微細パターンの形成方法では、先に説明したよ
うに、リフトオフ法で除去すべき最下層のフォトレジス
トを劣化させず、かつこれと密着性の良い絶縁膜をＥＣ
Ｒプラズマ法により形成しているので、微細パターンを
高歩留まりで作成することが可能である。したがって、
特に微細パターンが要求される電界効果トランジスタの
ゲート電極の形成工程、高密度な集積回路の製造工程に
、この方法を採用することにより、より高性能な電界効
果トランジスタ、集積回路を高歩留まりで製造すること
が可能となる。

【図面の簡単な説明】

第１図は本発明に従う微細パターンの形成方法の一実施
例の工程図及び第２図は第１図に示す各工程に於ける半
導体装置の断面を示す図である。 １・・・半導体基板、２・・・最下層のフォトレジスト
、２ａ・・・最上層のフォトレジスト層、３・・・Ｓ　
ｉＮ　ｘ層、４・・・Ｓ　Ｉ　Ｏ　２層、５・・・Ｓ　
ｔ　Ｏ　２膜。

Claims (1)

1. 【特許請求の範囲】 基板上にフォトレジスト層を形成する第１工程と、 前記フォトレジスト層の上に電子サイクロトロン共鳴励
   起プラズマ法により絶縁膜層を形成し、少なくともフォ
   トレジスト層及絶縁膜層より構成される３層以上の多層
   マスク層を形成する第２工程と、 前記第２工程ののちに第２のフォトレジスト層を形成し
   、この第２のフォトレジストを所定のパターン形状にす
   る第３の工程と、 前記第３工程で形成した第２のフォトレジストパターン
   をマスクとして前記第２工程で形成した多層マスク層を
   エッチングする第４工程と、前記第１のフォトレジスト
   層の基板への接着パターンが所望の形状になるように、
   前記第４工程で形成した多層マスク層をマスクとして前
   記第１のフォトレジスト層をエッチングする第５工程と
   、前記第５工程の後、絶縁膜を基板上に形成し、その後
   、リフトオフ法により、第１のフォトレジスト層をその
   上に搭載した層と共に除去し、基板上に微細パターンの
   形成する微細パターンの形成方法。