JPS63288020A - 電極作成方法 - Google Patents
電極作成方法Info
- Publication number
- JPS63288020A JPS63288020A JP12329487A JP12329487A JPS63288020A JP S63288020 A JPS63288020 A JP S63288020A JP 12329487 A JP12329487 A JP 12329487A JP 12329487 A JP12329487 A JP 12329487A JP S63288020 A JPS63288020 A JP S63288020A
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- Japan
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- resist
- resist layer
- layer
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- exposure
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- Pending
Links
- 230000015572 biosynthetic process Effects 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000011248 coating agent Substances 0.000 claims abstract description 4
- 238000000576 coating method Methods 0.000 claims abstract description 4
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は各種のIC等の製造工程で使用される電極作成
方法に関し、特に集積度の高いデバイス、あるいは電極
の線幅を狭くすることが要求されるデバイス類の電極作
成に使用されるものである。
方法に関し、特に集積度の高いデバイス、あるいは電極
の線幅を狭くすることが要求されるデバイス類の電極作
成に使用されるものである。
フォトリソグラフィ工程を用いて、微細な線幅を有する
電極パターンを半導体等の基板上に形成する場合には、
線幅が微細で設計通りであることと共に、露光後に残っ
ているレジストの剥離が容易に短時間で行い得ることが
求められる。
電極パターンを半導体等の基板上に形成する場合には、
線幅が微細で設計通りであることと共に、露光後に残っ
ているレジストの剥離が容易に短時間で行い得ることが
求められる。
このような2条件を満足する従来手法としては、以下の
2つの手法が知られている。その第1の手法は、露光条
件及び現像条件を制御して、除去されるレジストの断面
を逆台形状とし、ここに電極を形成するものである。第
2の手法は、現像によりエツチングされ易いレジストを
基板上に塗布し、更に現像によりエツチングされにくい
伯のレジストを塗布し、積層構造のレジスト層を設ける
ものである。
2つの手法が知られている。その第1の手法は、露光条
件及び現像条件を制御して、除去されるレジストの断面
を逆台形状とし、ここに電極を形成するものである。第
2の手法は、現像によりエツチングされ易いレジストを
基板上に塗布し、更に現像によりエツチングされにくい
伯のレジストを塗布し、積層構造のレジスト層を設ける
ものである。
しかしながら上記従来技術では、次のような問題点があ
った。まず、第1の手法では、現像時間を長くして除去
されるレジストの断面を逆台形状とすることから、レジ
ストが除去された後に残る逆台形状の空間部分にあける
同口端部が長時間エツチングされ、この開口端部の幅が
広がる。この開口端部の幅は、結局は電極パターンの線
幅となることから、設計通りの微細な線幅をもった電極
パターンを作成することが困難であった。一方、第2の
手法によると、レジストが多層であるためレジストの混
合が生じる等してレジストの特性に変化を生じたり、異
種のレジスト相互の密着性が悪かったり、レジスト毎に
露光、現像条件が異なることになる。このため、全体と
して最適な露光、現像条件を設定することが難しいとい
う問題点があった。
った。まず、第1の手法では、現像時間を長くして除去
されるレジストの断面を逆台形状とすることから、レジ
ストが除去された後に残る逆台形状の空間部分にあける
同口端部が長時間エツチングされ、この開口端部の幅が
広がる。この開口端部の幅は、結局は電極パターンの線
幅となることから、設計通りの微細な線幅をもった電極
パターンを作成することが困難であった。一方、第2の
手法によると、レジストが多層であるためレジストの混
合が生じる等してレジストの特性に変化を生じたり、異
種のレジスト相互の密着性が悪かったり、レジスト毎に
露光、現像条件が異なることになる。このため、全体と
して最適な露光、現像条件を設定することが難しいとい
う問題点があった。
従って、上記いずれの手法を用いても、微細な幅をもっ
た電極パターンを作成するために、除去するレジストパ
ターンの線幅を設計通りにすることができず、電極パタ
ーンが微細になるとその線幅に誤差を生じ、製品の歩留
りが悪いなどの問題点があった。
た電極パターンを作成するために、除去するレジストパ
ターンの線幅を設計通りにすることができず、電極パタ
ーンが微細になるとその線幅に誤差を生じ、製品の歩留
りが悪いなどの問題点があった。
そこで本発明は、微細な線幅を有する電極パターンを設
計通りに作成できると共に、露光後に残っているレジス
トの剥離を容易に短時間で行うことのできる電極作成方
法を提供することを目的とする。
計通りに作成できると共に、露光後に残っているレジス
トの剥離を容易に短時間で行うことのできる電極作成方
法を提供することを目的とする。
本発明に係る電極作成方法は、基板上にポジ型の第1の
レジスト層を形成し、この第1のレジスト層に対し、当
該レジスト層に対する適性露光に比して弱い露光を行っ
た後、更にポジ型のレジストを塗布して第2のレジスト
層を形成する工程を有することを特徴とする。
レジスト層を形成し、この第1のレジスト層に対し、当
該レジスト層に対する適性露光に比して弱い露光を行っ
た後、更にポジ型のレジストを塗布して第2のレジスト
層を形成する工程を有することを特徴とする。
本発明に係る電極作成方法は、以上の通りに構成される
ので、第1のレジスト層はまず弱い露光がなされており
、第2のレジスト層が形成された後にフォトマスクを介
して露光がなされると、第2のレジスト層より以上に露
光されることになる。
ので、第1のレジスト層はまず弱い露光がなされており
、第2のレジスト層が形成された後にフォトマスクを介
して露光がなされると、第2のレジスト層より以上に露
光されることになる。
そこで、現懺時のエツチングによって第1のレジスト層
の方が第2のレジスト層より速くエツチングされてゆき
、基本的に除去されるレジストの断面が逆台形状となる
。蔓に、ポジ型のレジストを二層とするので、実質的に
は一層のポジ型レジストとして働くことになる。
の方が第2のレジスト層より速くエツチングされてゆき
、基本的に除去されるレジストの断面が逆台形状となる
。蔓に、ポジ型のレジストを二層とするので、実質的に
は一層のポジ型レジストとして働くことになる。
以下、添付図面の第1図を参照して、本発明の一実施例
を説明する。なお、図面の説明において同一の要素には
同一の符号を付し、重複する説明を省略する。
を説明する。なお、図面の説明において同一の要素には
同一の符号を付し、重複する説明を省略する。
第1図(a)ないし第1図(d)は本実施例の工程を示
す素子断面図である。
す素子断面図である。
まず、半導体等の基板10にはFET等の各種回路(図
示せず。)が形成され、電極作成を行い得る状態となっ
ている(第1図(a))。そこで、ポジ型レジストを厚
さ1.0μm′″C塗布して第1のレジスト層11を形
成し、80℃〜90℃で約20分間ベータする(第1図
(b))。次に、波長260nm〜310nmの光12
で約0.5秒間の露光を行う(第1図(b))。この露
光は、フォトマスクを介して行うものではなく、第1の
レジスト層11の表面全域に対して行うものとする。
示せず。)が形成され、電極作成を行い得る状態となっ
ている(第1図(a))。そこで、ポジ型レジストを厚
さ1.0μm′″C塗布して第1のレジスト層11を形
成し、80℃〜90℃で約20分間ベータする(第1図
(b))。次に、波長260nm〜310nmの光12
で約0.5秒間の露光を行う(第1図(b))。この露
光は、フォトマスクを介して行うものではなく、第1の
レジスト層11の表面全域に対して行うものとする。
次に、第1のレジスト層11を形成するときに用いたポ
ジ型のレジストを第1のレジスト層11の上に厚さ0.
5μmで塗布し、80℃〜90℃の温度で約20分間ベ
ークして第2のレジスト層13を形成する(第1図(C
))。次に、第2のレジスト層13の上方に所定のフォ
トマスクを設置し、光12を発したのと同一の光源によ
る光で5秒間の露光を行い、約1分間の現像を行う(第
1図(d))。
ジ型のレジストを第1のレジスト層11の上に厚さ0.
5μmで塗布し、80℃〜90℃の温度で約20分間ベ
ークして第2のレジスト層13を形成する(第1図(C
))。次に、第2のレジスト層13の上方に所定のフォ
トマスクを設置し、光12を発したのと同一の光源によ
る光で5秒間の露光を行い、約1分間の現像を行う(第
1図(d))。
すると、第1のレジスト層11が第2のレジスト層13
より0.5秒間多く露光されており、従って現像時にお
いては第1のレジスト層11の方が速くエツチングされ
、除去されるレジストの断面が逆台形状となる。また、
第2のレジスト層13の厚さは0.5μmであって第1
のレジスト層11の厚さ1.0μmより薄く、この第2
のレジスト層13の開口端部14の幅Wのレジストのエ
ツチングが行われる時間を短く(約1分間)したとき、
第1のレジスト層11においてエツチングされるレジス
トの部分の断面が、はぼ逆台形状となる。つまり、従来
技術においては、現像時間を長くして逆台形状のレジス
トが除去された部分を得ていたので、上記幅Wは一般的
に広がる傾向にあった。しかし、本実施例ではエツチン
グ時間が短くても逆台形状のレジストの除去がなされ、
幅Wが設計通りとなり得る。そして、レジストが除去さ
れたほぼ逆台形状の部分に、真空蒸着法等により金属を
蒸着して電極を作成することができる。
より0.5秒間多く露光されており、従って現像時にお
いては第1のレジスト層11の方が速くエツチングされ
、除去されるレジストの断面が逆台形状となる。また、
第2のレジスト層13の厚さは0.5μmであって第1
のレジスト層11の厚さ1.0μmより薄く、この第2
のレジスト層13の開口端部14の幅Wのレジストのエ
ツチングが行われる時間を短く(約1分間)したとき、
第1のレジスト層11においてエツチングされるレジス
トの部分の断面が、はぼ逆台形状となる。つまり、従来
技術においては、現像時間を長くして逆台形状のレジス
トが除去された部分を得ていたので、上記幅Wは一般的
に広がる傾向にあった。しかし、本実施例ではエツチン
グ時間が短くても逆台形状のレジストの除去がなされ、
幅Wが設計通りとなり得る。そして、レジストが除去さ
れたほぼ逆台形状の部分に、真空蒸着法等により金属を
蒸着して電極を作成することができる。
上記のように本実施例では、第1のレジスト層11、第
2のレジスト層13を形成した場合には、幅Wは十分に
1μm以下にすることが可能となる。
2のレジスト層13を形成した場合には、幅Wは十分に
1μm以下にすることが可能となる。
更に本実施例では、除去されるレジストの断面がほぼ逆
台形状であり、かつ第1のレジスト層11がエツチング
され易く、第2のレジスト層13がエツチングされにく
いことになるので、従来の技術で説明した第1の手払と
第2の手法とが合わさった手法となっており、従ってレ
ジストの剥離が容易に短時間で可能となる。このため、
基板上に1μm以下の線幅をもった電極パターンの配線
を行う必要のあるIC等のように、集積度の高いデバイ
スの電極作成に極めて有効である。
台形状であり、かつ第1のレジスト層11がエツチング
され易く、第2のレジスト層13がエツチングされにく
いことになるので、従来の技術で説明した第1の手払と
第2の手法とが合わさった手法となっており、従ってレ
ジストの剥離が容易に短時間で可能となる。このため、
基板上に1μm以下の線幅をもった電極パターンの配線
を行う必要のあるIC等のように、集積度の高いデバイ
スの電極作成に極めて有効である。
本発明は上記の実施例に限定されるものではなく、種々
の変形が可能である。
の変形が可能である。
例えば、第1のレジスト層に対する露光は、簡単のため
表面全域を行うことにしたが、所要の部分を露光しても
よい。また、露光時間はレジスト層全体を適性露光にす
るための時間に比して1/3〜1/20の時間が好適で
あるが、必ずしもこれに限定はされない。更に、本実施
例において用いたレジストの厚さ、開口端部の幅、露光
時間等はいずれも一例に過ぎず、仙の数値によってもよ
い。
表面全域を行うことにしたが、所要の部分を露光しても
よい。また、露光時間はレジスト層全体を適性露光にす
るための時間に比して1/3〜1/20の時間が好適で
あるが、必ずしもこれに限定はされない。更に、本実施
例において用いたレジストの厚さ、開口端部の幅、露光
時間等はいずれも一例に過ぎず、仙の数値によってもよ
い。
また、本発明において、はぼ逆台形状のレジストの除去
部分を作成する以外の電極作成に係る手法は、どのよう
なものを使用してもよい。例えば、電極パターンの形成
は金属を真空蒸着によって堆積しても、スパッタリング
法によって堆積してもよい。
部分を作成する以外の電極作成に係る手法は、どのよう
なものを使用してもよい。例えば、電極パターンの形成
は金属を真空蒸着によって堆積しても、スパッタリング
法によって堆積してもよい。
(発明の効果)
以上、詳細に説明した通り本発明では、ポジ型レジスト
を基板に塗布して第1のレジスト層を形成し、これに対
する露光を行った後、ポジ型レジストを塗イ5して第2
のレジスト層を形成したので、基板に現像され易いレジ
スト層を塗布し、その上に現像されにくいレジスト層を
塗布した場合と同様の構成となる。しかも、レジスト層
の種類はポジ型の同種のものを用いることができるので
、密着性等が問題とならない。従って、このようなレジ
スト層にフォトマスクを介して露光し、更に現像を行う
ならば、微細な線幅を有する電極パターンを設計通りに
作成でき得ると共に、露光後に残っているレジストの剥
離が容易に短時間で可能となるという効果がある。
を基板に塗布して第1のレジスト層を形成し、これに対
する露光を行った後、ポジ型レジストを塗イ5して第2
のレジスト層を形成したので、基板に現像され易いレジ
スト層を塗布し、その上に現像されにくいレジスト層を
塗布した場合と同様の構成となる。しかも、レジスト層
の種類はポジ型の同種のものを用いることができるので
、密着性等が問題とならない。従って、このようなレジ
スト層にフォトマスクを介して露光し、更に現像を行う
ならば、微細な線幅を有する電極パターンを設計通りに
作成でき得ると共に、露光後に残っているレジストの剥
離が容易に短時間で可能となるという効果がある。
第1図は本発明の一実施例に係る電極作成法によるレジ
スト層の形成工程を示す素子の縦断面図である。 10・・・基板、11・・・第1のレジスト層、13・
・・第2のレジスト層、14・・・開口端部。
スト層の形成工程を示す素子の縦断面図である。 10・・・基板、11・・・第1のレジスト層、13・
・・第2のレジスト層、14・・・開口端部。
Claims (1)
- 【特許請求の範囲】 1、基板上にポジ型のレジストを塗布して第1のレジス
ト層を形成し、この第1のレジスト層に対し、当該レジ
スト層に対する適性露光に比して弱い露光を行つた後、
更にポジ型のレジストを塗布して第2のレジスト層を形
成する工程を有する電極作成方法。 2、前記第1のレジスト層に対する弱い露光は、フォト
マスクを介さずに当該第1のレジスト層の表面の全域に
わたつて行うことを特徴とする特許請求の範囲第1項記
載の電極作成方法。 3、前記第1のレジスト層と前記第2のレジスト層とが
、全く同一のレジストで形成されることを特徴とする特
許請求の範囲第1項または第2項記載の電極作成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12329487A JPS63288020A (ja) | 1987-05-20 | 1987-05-20 | 電極作成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12329487A JPS63288020A (ja) | 1987-05-20 | 1987-05-20 | 電極作成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63288020A true JPS63288020A (ja) | 1988-11-25 |
Family
ID=14856983
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12329487A Pending JPS63288020A (ja) | 1987-05-20 | 1987-05-20 | 電極作成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63288020A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02118653A (ja) * | 1988-10-28 | 1990-05-02 | Nec Corp | 2層フォトレジストを用いた微細パターンの形成方法 |
GB2442030A (en) * | 2006-09-19 | 2008-03-26 | Innos Ltd | Resist exposure and patterning process |
-
1987
- 1987-05-20 JP JP12329487A patent/JPS63288020A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02118653A (ja) * | 1988-10-28 | 1990-05-02 | Nec Corp | 2層フォトレジストを用いた微細パターンの形成方法 |
GB2442030A (en) * | 2006-09-19 | 2008-03-26 | Innos Ltd | Resist exposure and patterning process |
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