JPH04293280A - セラミック薄膜素子の製造方法 - Google Patents
セラミック薄膜素子の製造方法Info
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- JPH04293280A JPH04293280A JP3058997A JP5899791A JPH04293280A JP H04293280 A JPH04293280 A JP H04293280A JP 3058997 A JP3058997 A JP 3058997A JP 5899791 A JP5899791 A JP 5899791A JP H04293280 A JPH04293280 A JP H04293280A
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はセラミック薄膜を用いた
集積回路などのデバイスの製造方法に関するものであり
、特にランダムアクセスメモリや光学メモリ、超音波変
換機、焦電素子などの製造に利用されるセラミック薄膜
素子の製造方法に関するものである。
集積回路などのデバイスの製造方法に関するものであり
、特にランダムアクセスメモリや光学メモリ、超音波変
換機、焦電素子などの製造に利用されるセラミック薄膜
素子の製造方法に関するものである。
【０００２】
【従来の技術】セラミック材料を薄膜化して集積デバイ
スに用いる試みが従来からなされている。近年とくに強
誘電体を薄膜化して光学素子、光学および電子メモリ素
子に応用しようとする動きが活発である。この種の強誘
電体薄膜を集積化した例としては、Ｇ，Ｃ，Ｍｅｓｓｅ
ｎｇｅｒａｎｄ Ｆ，Ｎ，Ｃｏｐｐａｇｅ，ＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎＮｕｃｌｅａｒ
Ｓｃｉｅｎｃｅ，Ｖｏ１．３５，Ｎｏ．６，（１９
８８）１４６１などが挙げられる。
スに用いる試みが従来からなされている。近年とくに強
誘電体を薄膜化して光学素子、光学および電子メモリ素
子に応用しようとする動きが活発である。この種の強誘
電体薄膜を集積化した例としては、Ｇ，Ｃ，Ｍｅｓｓｅ
ｎｇｅｒａｎｄ Ｆ，Ｎ，Ｃｏｐｐａｇｅ，ＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎＮｕｃｌｅａｒ
Ｓｃｉｅｎｃｅ，Ｖｏ１．３５，Ｎｏ．６，（１９
８８）１４６１などが挙げられる。
【０００３】強誘電体材料としては、室温での安定性、
自発分極の大きいことなどからＰＺＴと略記されるチタ
ン酸ジルコン酸鉛が最も応用開発が盛んであり、その他
、チタン酸バリウム、ニオブ酸リチウムなどもよく知ら
れた材料であり、いずれも金属酸化物セラミックである
。これらのセラミック薄膜素子の製造方法としては、従
来、反応性スパッタリング法、化学気相成長（ＣＶＤ）
法、コーティングによるゾル・ゲル法が挙げられるが、
ゾル・ゲル法の場合、図２に示したようにステップ（ａ
）で基板１上にゾル原料２を塗布し、ステップ（ｂ）で
試料を１５０℃程度に加熱してゲル化し、ステップ（ｃ
）で所望の膜厚を得るためにこの工程（ａ），（ｂ）を
何回か繰り返し、ステップ（ｄ）で材料を安定化させ、
強誘電性を得るために６００℃以上でアニールしたのち
に、ステップ（ｅ）で微細加工を行い、ステップ（ｆ）
で必要に応じて上部電極３を堆積、加工して素子を作製
する。また、反応性スパッタリング法や、ＣＶＤ法など
の気相から堆積する場合は、図３に示したように、ステ
ップ（ａ）で通常、６００℃程度に加熱した基板１上に
強誘電ＰＺＴ７を堆積し、ステップ（ｂ）で微細加工（
パターニング）を行い、ステップ（ｃ）で必要に応じて
上部電極３を堆積、加工する。
自発分極の大きいことなどからＰＺＴと略記されるチタ
ン酸ジルコン酸鉛が最も応用開発が盛んであり、その他
、チタン酸バリウム、ニオブ酸リチウムなどもよく知ら
れた材料であり、いずれも金属酸化物セラミックである
。これらのセラミック薄膜素子の製造方法としては、従
来、反応性スパッタリング法、化学気相成長（ＣＶＤ）
法、コーティングによるゾル・ゲル法が挙げられるが、
ゾル・ゲル法の場合、図２に示したようにステップ（ａ
）で基板１上にゾル原料２を塗布し、ステップ（ｂ）で
試料を１５０℃程度に加熱してゲル化し、ステップ（ｃ
）で所望の膜厚を得るためにこの工程（ａ），（ｂ）を
何回か繰り返し、ステップ（ｄ）で材料を安定化させ、
強誘電性を得るために６００℃以上でアニールしたのち
に、ステップ（ｅ）で微細加工を行い、ステップ（ｆ）
で必要に応じて上部電極３を堆積、加工して素子を作製
する。また、反応性スパッタリング法や、ＣＶＤ法など
の気相から堆積する場合は、図３に示したように、ステ
ップ（ａ）で通常、６００℃程度に加熱した基板１上に
強誘電ＰＺＴ７を堆積し、ステップ（ｂ）で微細加工（
パターニング）を行い、ステップ（ｃ）で必要に応じて
上部電極３を堆積、加工する。
【０００４】
【発明が解決しようとする課題】従来の技術においては
、例えばゾル・ゲル法による成膜法の場合、図２（ｂ）
の最初の加熱工程で、有機分子や水分を蒸発させること
による体積減少でクラック（ひび割れ）４を生じる。こ
の場合は、原料２の塗布（ａ）と加熱（ｂ）の工程を何
度か繰り返すので、例えば、基板１の下部電極として用
いる場合に、上部電極３との間で直接短絡を起こすよう
なことはないが、膜中にクラックがあるために、絶縁破
壊耐圧が低下したり、抗電場や自発分極などの電気特性
の不均一の要因になっていた。
、例えばゾル・ゲル法による成膜法の場合、図２（ｂ）
の最初の加熱工程で、有機分子や水分を蒸発させること
による体積減少でクラック（ひび割れ）４を生じる。こ
の場合は、原料２の塗布（ａ）と加熱（ｂ）の工程を何
度か繰り返すので、例えば、基板１の下部電極として用
いる場合に、上部電極３との間で直接短絡を起こすよう
なことはないが、膜中にクラックがあるために、絶縁破
壊耐圧が低下したり、抗電場や自発分極などの電気特性
の不均一の要因になっていた。
【０００５】気相からの堆積法は、ゾル・ゲル法のよう
に工程を何度も繰り返す必要がないものの、加熱堆積後
にクラック４が生じ（図３（ａ））、ゾル・ゲル法の場
合の膜特性の不具合点に加えて、上部電極３と基板１と
の間で直接短絡することがあった。この場合のクラック
４は基板１の温度を室温に戻すときに生じていたものと
推定され、膜の堆積時の基板温度を例えば３００℃程度
まで下げることにより、室温との温度差が減少するため
、クラック４は殆ど発生しなくはなる。しかしながら、
このようにクラック４の生じない程度の比較的低温で作
製したセラミック膜は、強誘電性を示さなかったり、絶
縁耐圧が低かったり、電気伝導度の経時変化が大きかっ
たりして、電子材料としての機能性を著しく欠き、薄膜
化することの本来の意義を消失せしめるものである。結
局、６００℃程度のアニール処理が膜堆積後に必要とな
るわけで、その際に図３（ａ）と同様なクラック４を生
じていた。
に工程を何度も繰り返す必要がないものの、加熱堆積後
にクラック４が生じ（図３（ａ））、ゾル・ゲル法の場
合の膜特性の不具合点に加えて、上部電極３と基板１と
の間で直接短絡することがあった。この場合のクラック
４は基板１の温度を室温に戻すときに生じていたものと
推定され、膜の堆積時の基板温度を例えば３００℃程度
まで下げることにより、室温との温度差が減少するため
、クラック４は殆ど発生しなくはなる。しかしながら、
このようにクラック４の生じない程度の比較的低温で作
製したセラミック膜は、強誘電性を示さなかったり、絶
縁耐圧が低かったり、電気伝導度の経時変化が大きかっ
たりして、電子材料としての機能性を著しく欠き、薄膜
化することの本来の意義を消失せしめるものである。結
局、６００℃程度のアニール処理が膜堆積後に必要とな
るわけで、その際に図３（ａ）と同様なクラック４を生
じていた。
【０００６】以上のように、従来のセラミック膜作製技
術ではクラック４を減らすことは困難で、セラミック材
料を集積デバイスに応用する大きな妨げとなり、解決を
要する課題となっていた。
術ではクラック４を減らすことは困難で、セラミック材
料を集積デバイスに応用する大きな妨げとなり、解決を
要する課題となっていた。
【０００７】
【課題を解決するための手段】本発明は上に述べた課題
を解決すべく、成膜時の基板加熱を一定レベルに抑え、
まず最初に微細加工を行い、その後にアニール処理を行
うという手段をとった。
を解決すべく、成膜時の基板加熱を一定レベルに抑え、
まず最初に微細加工を行い、その後にアニール処理を行
うという手段をとった。
【０００８】
【作用】本発明によってセラミック薄膜を集積化すれば
、成膜後にまずセラミック薄膜を微細加工することによ
り、膜の面積に対する辺の全長の比を増大させ、よって
その後のアニール処理による膜のストレスが辺において
散逸するようにしたため、クラックの発生を極力抑える
ことができる。本方法は、微細化が進むほど有効である
。
、成膜後にまずセラミック薄膜を微細加工することによ
り、膜の面積に対する辺の全長の比を増大させ、よって
その後のアニール処理による膜のストレスが辺において
散逸するようにしたため、クラックの発生を極力抑える
ことができる。本方法は、微細化が進むほど有効である
。
【０００９】
【実施例】以下に、この発明の実施例を図に基づいて説
明する。本発明の実施例として、チタン酸ジルコン酸鉛
（ＰＺＴ）を用いた薄膜素子の製造方法について述べる
。図１（ａ）に示すように、ＰＺＴ５はシリコン基板１
上に反応性スパッタリング法でおよそ３００ｎｍの厚さ
に堆積した。
明する。本発明の実施例として、チタン酸ジルコン酸鉛
（ＰＺＴ）を用いた薄膜素子の製造方法について述べる
。図１（ａ）に示すように、ＰＺＴ５はシリコン基板１
上に反応性スパッタリング法でおよそ３００ｎｍの厚さ
に堆積した。
【００１０】基板温度は室温から３００℃の範囲内にし
、スパッタターゲットとしては（６５／３５）と表記さ
れる組成のセラミック焼結体を用いた。スパッタ時の導
入ガス量は、アルゴンが毎分９０ｃｃであり酸素が毎分
１０ｃｃである。ターゲットの形状は直径８ｃｍの円盤
で、そのターゲット円盤に対する高周波投入パワーは１
００Ｗであり、スパッタ効率を高めるために、ターゲッ
ト裏面にマグネットを配する、いわゆるマグネトロンス
パッタリングの方式を用いた。
、スパッタターゲットとしては（６５／３５）と表記さ
れる組成のセラミック焼結体を用いた。スパッタ時の導
入ガス量は、アルゴンが毎分９０ｃｃであり酸素が毎分
１０ｃｃである。ターゲットの形状は直径８ｃｍの円盤
で、そのターゲット円盤に対する高周波投入パワーは１
００Ｗであり、スパッタ効率を高めるために、ターゲッ
ト裏面にマグネットを配する、いわゆるマグネトロンス
パッタリングの方式を用いた。
【００１１】成膜後に表面を光学顕微鏡で観察したが、
クラックは全く認められなかった。３００℃で成膜した
ＰＺＴ膜５はＸ線回折による分析で、常誘電体のパイロ
クロア構造と同定された。基板加熱を行わずに室温で成
膜した場合は同じ常誘電体のアモルファス構造であった
。次に図１（ｂ）に示すようにこれらの室温もしくは３
００℃で成膜したシリコン基板１上のＰＺＴ５のエッチ
ングを行った。この時のエッチングのパターンは一つの
素子の面積が最大で０．２ｍｍ２ 、素子の一辺が最大
で０．５ｍｍである。次に図１（ｃ）に示すようにこの
試料を直径１５ｃｍのチューブ内に置き、酸素ガスを毎
分３リットル流しながら６００℃で３時間アニール処理
を行ったところ、従来の方法の場合と異なり、クラック
の全く無い素子が殆どであった。このときクラックの全
く無い素子は、以下の３つの条件を全て満たしていた。
クラックは全く認められなかった。３００℃で成膜した
ＰＺＴ膜５はＸ線回折による分析で、常誘電体のパイロ
クロア構造と同定された。基板加熱を行わずに室温で成
膜した場合は同じ常誘電体のアモルファス構造であった
。次に図１（ｂ）に示すようにこれらの室温もしくは３
００℃で成膜したシリコン基板１上のＰＺＴ５のエッチ
ングを行った。この時のエッチングのパターンは一つの
素子の面積が最大で０．２ｍｍ２ 、素子の一辺が最大
で０．５ｍｍである。次に図１（ｃ）に示すようにこの
試料を直径１５ｃｍのチューブ内に置き、酸素ガスを毎
分３リットル流しながら６００℃で３時間アニール処理
を行ったところ、従来の方法の場合と異なり、クラック
の全く無い素子が殆どであった。このときクラックの全
く無い素子は、以下の３つの条件を全て満たしていた。
【００１２】第１の条件は素子の面積が最大で０．２ｍ
ｍ２ であること。第２の条件は素子の最長の辺が０．
５ｍｍ以下であること。第３の条件は単純な矩形である
こと。最後の第３の条件について説明する。第３の条件
を満たさない素子パターンの一例を図４に示した。この
パターンは、実際には存在しない破線６によって分割さ
れる２つの矩形（ａ）と矩形（ｂ）とが繋がってできて
いるものとみなされ、第３の条件を満たさないが、辺の
長さは全て０．１ｍｍ以下であるので、第１の条件も第
２の条件も満たしている。このパターンの場合、エッチ
ング処理後にアニール処理を行ったところ、クラック４
を生じた。クラック４の発生する位置は図４に示したよ
うに例外なく２つの矩形ａと矩形ｂとの繋がった部位で
あり、アニール処理によるストレスがこの部位に集中し
たことが推察される。
ｍ２ であること。第２の条件は素子の最長の辺が０．
５ｍｍ以下であること。第３の条件は単純な矩形である
こと。最後の第３の条件について説明する。第３の条件
を満たさない素子パターンの一例を図４に示した。この
パターンは、実際には存在しない破線６によって分割さ
れる２つの矩形（ａ）と矩形（ｂ）とが繋がってできて
いるものとみなされ、第３の条件を満たさないが、辺の
長さは全て０．１ｍｍ以下であるので、第１の条件も第
２の条件も満たしている。このパターンの場合、エッチ
ング処理後にアニール処理を行ったところ、クラック４
を生じた。クラック４の発生する位置は図４に示したよ
うに例外なく２つの矩形ａと矩形ｂとの繋がった部位で
あり、アニール処理によるストレスがこの部位に集中し
たことが推察される。
【００１３】以上の３つの条件を満たしているＰＺＴ薄
膜素子は、従来の製造方法では大抵クラック４が生じて
いたのに対し、本発明による方法では全くクラックが発
生しなかった。このことから、本発明を支配している法
則は、薄膜素子の寸法が小さくなることによる単なる確
率現象ではなく、基板材料とセラミック膜との線膨張係
数の相違によるエネルギーが通常クラック４を発生させ
るに至るところを予め図１（ｂ）に示すようにエッチン
グ加工し、セラミック膜５の面積を小さくし、相対的に
比を増した辺によって、このアニール時のエネルギーを
散逸させ、よってクラック４を予防したものと考えられ
る。
膜素子は、従来の製造方法では大抵クラック４が生じて
いたのに対し、本発明による方法では全くクラックが発
生しなかった。このことから、本発明を支配している法
則は、薄膜素子の寸法が小さくなることによる単なる確
率現象ではなく、基板材料とセラミック膜との線膨張係
数の相違によるエネルギーが通常クラック４を発生させ
るに至るところを予め図１（ｂ）に示すようにエッチン
グ加工し、セラミック膜５の面積を小さくし、相対的に
比を増した辺によって、このアニール時のエネルギーを
散逸させ、よってクラック４を予防したものと考えられ
る。
【００１４】このようなメカニズムの普遍性から、本発
明が他のセラミック材料と基板材料との組合わせについ
ても有効であることが十分に推察される。実際、本発明
者はＧａＡｓ基板を用いて同様な実験を行ったが、１０
０μｍ以下にパターニングしてアニールすることにより
、クラックの発生を抑えることができた。上記のメカニ
ズム及び実施例から、本発明は素子の微細化が進むほど
有効であることは明らかである。
明が他のセラミック材料と基板材料との組合わせについ
ても有効であることが十分に推察される。実際、本発明
者はＧａＡｓ基板を用いて同様な実験を行ったが、１０
０μｍ以下にパターニングしてアニールすることにより
、クラックの発生を抑えることができた。上記のメカニ
ズム及び実施例から、本発明は素子の微細化が進むほど
有効であることは明らかである。
【００１５】なお、本発明による方法で作製したＰＺＴ
膜７について、図１（ｄ）に示したように、上部電極３
をつけて電気特性を測定したところ、ＰＺＴ膜７が強誘
電体であることが確認できた。
膜７について、図１（ｄ）に示したように、上部電極３
をつけて電気特性を測定したところ、ＰＺＴ膜７が強誘
電体であることが確認できた。
【００１６】
【発明の効果】以上示したように、本発明によれば微細
加工したセラミック膜のクラックを著しく抑えこむこと
ができ、例えばこれを用いた集積回路製造の歩留まりを
向上させることができる。また本発明による加工方法は
、より微細化が進むほど効果がある。
加工したセラミック膜のクラックを著しく抑えこむこと
ができ、例えばこれを用いた集積回路製造の歩留まりを
向上させることができる。また本発明による加工方法は
、より微細化が進むほど効果がある。
【図１】本発明によるセラミック薄膜素子の製造方法を
示す断面図である。
示す断面図である。
【図２】従来のゾル・ゲル法によるセラミック薄膜素子
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図３】従来の気相堆積法によるセラミック薄膜素子の
製造方法を示す工程断面図である。
製造方法を示す工程断面図である。
【図４】クラックを生ずるセラミック薄膜素子の例を示
す平面図である。
す平面図である。
１ シリコン基板
２ ゾル原料
３ 上部電極
４ クラック
５ 常誘電ＰＺＴ膜
６ ゲル状ＰＺＴ
７ 強誘電ＰＺＴ膜
Claims (1)
- 【請求項１】 基板上に堆積したセラミック薄膜のア
ニール処理において、該セラミック薄膜を微細エッチン
グ加工し、その後アニール処理を行うことを特徴とする
セラミック薄膜素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058997A JPH04293280A (ja) | 1991-03-22 | 1991-03-22 | セラミック薄膜素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058997A JPH04293280A (ja) | 1991-03-22 | 1991-03-22 | セラミック薄膜素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04293280A true JPH04293280A (ja) | 1992-10-16 |
Family
ID=13100498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3058997A Pending JPH04293280A (ja) | 1991-03-22 | 1991-03-22 | セラミック薄膜素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04293280A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258389A (ja) * | 2006-03-23 | 2007-10-04 | Fujifilm Corp | 圧電膜とその製造方法、及び圧電素子 |
| JP2008504672A (ja) * | 2004-06-17 | 2008-02-14 | コミツサリア タ レネルジー アトミーク | 圧電性材料を作成する工程 |
-
1991
- 1991-03-22 JP JP3058997A patent/JPH04293280A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008504672A (ja) * | 2004-06-17 | 2008-02-14 | コミツサリア タ レネルジー アトミーク | 圧電性材料を作成する工程 |
| JP2007258389A (ja) * | 2006-03-23 | 2007-10-04 | Fujifilm Corp | 圧電膜とその製造方法、及び圧電素子 |
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