JP3954667B2 - 強誘電性キャパシタの製造方法 - Google Patents

強誘電性キャパシタの製造方法 Download PDF

Info

Publication number
JP3954667B2
JP3954667B2 JP06141596A JP6141596A JP3954667B2 JP 3954667 B2 JP3954667 B2 JP 3954667B2 JP 06141596 A JP06141596 A JP 06141596A JP 6141596 A JP6141596 A JP 6141596A JP 3954667 B2 JP3954667 B2 JP 3954667B2
Authority
JP
Japan
Prior art keywords
gas
electrode
etching
ferroelectric
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP06141596A
Other languages
English (en)
Other versions
JPH08264734A (ja
Inventor
智元 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH08264734A publication Critical patent/JPH08264734A/ja
Application granted granted Critical
Publication of JP3954667B2 publication Critical patent/JP3954667B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Drying Of Semiconductors (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は強誘電性の薄膜を有するキャパシタの製造方法に係り、特にFRAM(Ferroelectric Random Access Memory)にメモリセルとして用いられる強誘電性キャパシタの製造方法に関するものである。
【0002】
【従来の技術】
強誘電性のキャパシタは電荷の伝達のために伝導性のよい上下電極とこの間の強誘電体を備える。このような強誘電体を用いたキャパシタは先ず基板上に下部電極を形成し、この上に強誘電体を被せ、そしてその上に上部電極を形成した後、所定パターンに加工するようにしている。上部電極を加工するための方法は先ずフォトリソグラフィ法により上部電極上にマスクを形成し、引き続きマスクに覆われない電極の一部位をエッチングする。エッチング法には湿式エッチング、イオンビームエッチング、反応性のイオンエッチング、反応性イオンビームエッチング法などがある。ところが、イオンビームエッチング、反応性イオンエッチング又は反応性イオンビームエッチング工程の場合には上部電極やこの下部の強誘電体の表面または電極と強誘電体の界面にイオンが集中されるようにコアシブ電流(Coercive Current)を増加させる充電現象を誘発させる。
【0003】
一般に強誘電体物質を加工するのには反応性のイオンエッチング法が、電極の加工にはイオンビームエッチング法が適用されるが、電極の加工のためのイオンビームエッチング法は不活性ガスを利用して物理的に物質を加工する方法である。このようなイオンビームエッチング法はプラズマの密度が低いためにエッチング速度が遅く、物理的な衝撃と充電効果によってキャパシタに損傷を与える。反面、強誘電体物質の加工のために広く用いられる反応性のイオンエッチングもエッチングの速度が遅く、マスク物質として主に用いられているフォトレジストに対する選択度が極めて低いため、金属性のマスクを適用しなければならない欠点がある。したがって、強誘電体物質と電極物質の加工のためにより速いエッチング速度と高い選択度などを与える新たなエッチング方法が求められる。
【0004】
【発明が解決しようとする課題】
本発明の目的は、強誘電体物質と電極物質のエッチング速度を向上させ各物質に対する選択度を増加させて高密度の強誘電性のキャパシタを製作する方法を提供することにある。
【0005】
【課題を解決するための手段】
本発明の強誘電性のキャパシタの製造方法は、(a)基板に下部Pt電極、PZTよりなる強誘電性薄膜及び上部Pt電極を順次に形成する段階と、(b)前記上部Pt電極上にフォトレジスト膜を形成する段階と、(c)前記フォトレジストを所定の形状にパターニングする段階と、(d)RFコイルが周囲に巻き取られたプラズマエッチング装置のチャンバ内のホールダに前記基板を装着する段階と、(e)前記ホールダに所定のDCセルフバイアス電圧を印加する段階と、(f)前記チャンバ内に所定の組成比のArガス、塩素系ガス及びフッ素系ガスの混合ガスを注入する段階と、(g)前記RFコイルに所定の周波数と電圧のRFパワーを印加して前記チャンバ内に誘導性プラズマを発生させる段階と、(h)前記誘導性プラズマにより前記フォトレジスト膜に覆われない部分から前記上部Pt電極および前記強誘電性薄膜をエッチングする段階とを含み、前記上部Pt電極および前記強誘電性薄膜をエッチングする段階は、前記混合ガスが前記Arガスに対して0〜10%の組成比を有するCl ,C ガスを前記Cl :前記C が3:2となるように含み、前記RFパワーが600W以上、前記DCセルフバイアス電圧が300V以上、前記混合ガスが5mTorr以下の圧力となるようにして、前記上部Pt電極をエッチングし、前記混合ガスが前記Arガスに対して30〜40%の組成比を有するCl ,C ガスを前記Cl :前記C が3:2となるように含み、前記RFパワーが600W以下、前記DCセルフバイアス電圧が500V以下、前記混合ガスが5mTorr以上の圧力となるようにして、前記前記強誘電性薄膜をエッチングすることを特徴とする。
【0008】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施例をさらに詳細に説明する。
【0009】
本発明の製造方法は既存の製造方法とその工程順序においては同様である。
【0010】
図1に示したように、シリコン基板10の上にSiO2 絶縁層20を形成する。この絶縁層20はFRAMから求められたその下部の素子、例えばトランジスタ(図示せず)との電気的絶縁のためのものである。
【0011】
絶縁層20が形成されれば、後述するPt下部電極40の接着性強化のための接着層30を図2に示したように、Tiなどの素材で形成する。
【0012】
図3に示したように、接着層30の上に下部電極40をPtを蒸着して形成する。下部電極40を形成する方法としては一般的なDCマグネトロンスパッタリング蒸着法が適用される。
【0013】
図4に示したように前記下部電極40の上に強誘電体層50を形成する。この強誘電体層50はPZT(PbZrX Ti1-X 3 ),Y1series(SrBi2 Ta2 9 ),BST(Bax Sr1-x TiO3 )などの素材が使用されることができ、積層工程はゾル・ゲル(sol−gel)法に依存する。この積層工程においてはスピンコータによる強誘電体溶液の塗布、所定温度帯でのベーキング過程を数回繰り返しながら、最終的にアニーリング工程を経て所望の強誘電層を形成する。
【0014】
図5に示したように前記強誘電体層50の上にPt上部電極60を形成する。この上部電極60の形成は前記下部電極40の形成工程と同様の蒸着法が適用される。
【0015】
上部電極60の形成が完了すれば、フォトリソグラフィ法によるパターニングのために先ず図6に示したようにフォトレジスト層70を形成し、目的の形状にパターニングする。
【0016】
そして、図7に示したように、パターニングされたフォトレジスト層70をマスクとして適用して高密度で誘導されたプラズマを利用したエッチング法によって下部電極40上の強誘電層50までエッチングして目的のキャパシタを得る。
以上の構造において、前記強誘電体層50、上下部電極40,60の間には導電性酸化物電極、例えばRuOx 電極が介されうる。そして、反応ガスとしては塩素系ガスとフッ素系ガスの混合ガスを使用する。塩素系ガスとしてはCF4 ,CHF3 ,C2 6 、フッ素系ガスとしてはCCl2 2 とCHClFCF3 などがある。しかしながら、望ましくは反応ガスをCl2 +C2 6 の混合ガスを用いる。
【0017】
以下、高密度で誘導されたプラズマエッチング法による実験結果は次の通りである。
【0018】
先ず、プラズマエッチング装置内のホールダにエッチング対象であるウェーハを装着する。この際にホールダの温度を10℃程度に保たせる。そして、プラズマエッチングのためのチャンバを先ず真空状態に維持させた状態で反応ガスであるAr,C2 6 ,Cl2 ガスを注入しながらプラズマを発生させてエッチングする。この際、チャンバの周囲を取り囲んでいる磁気場形成装置、即ちRFコイルには13.56MHzのパルスを600W程度のパワーで印加し、ホールダのバイアス電圧は−300Vとする。よく知られたようにホールダのバイアスのため、ホールダに直接的に直流電圧が加えられ、第2のRFパワーを印加することもできる。一方、チャンバは電気的に浮遊状態とすることが望ましい。かつ、プラズマの密度は1011/cm3 とする。
【0019】
図8は反応ガス含量比の変化による各層別のエッチング速度を示す。
【0020】
ここで、トータルガスが25sccmであって、Arガスに対するCl2 ガスとC2 6 ガスの含量を変化させ、Cl2 ガスとC2 6 ガスの比は3:2とした場合である。図8において、(a)はフォトレジストのエッチング速度の変化、(b)はPZT、そして(c)はPt下部電極のエッチング速度の変化を示す(以下の図面においても同様)。示したように、純粋アルゴンガスのみが使用された場合にPt電極のエッチング速度が最も速く、PZTのエッチング速度は約60%程度で最も速く、Ptに対するPZTの選択度は約40%で最も高い。かつ、Cl2 +C2 6 混合ガスの濃度が10%以下のとき、Ptのエッチング速度はPZTに比して高くなる。
【0021】
図9はArガスに対して10%のCl2 +C2 6 混合ガスが混合された状態で、RFコイルに印加されるパワーの変化によるエッチング速度の変化を示す。示したように、コイルのパワーの増加によりPtとPZT薄膜のエッチング速度は速くなり、PZTよりPt薄膜のエッチング速度がさらに速くなることによりPtに対するPZTの選択度は徐々に減少する。そして、600W以上のRFパワーでPtのエッチング速度はPZTに比して高くなる。
【0022】
図10はArガスに10%のCl2 +C2 6 混合ガスが混合された状態で、ホールダのバイアス電圧の変化によるエッチング率の変化を示す。示したように、バイアス電圧が300Vの付近でPtとPZTのエッチング率は類似であり、DCバイアス電圧が300V以上に増加することによりPt薄膜のエッチング速度が速くなり、Ptに対するPZTの選択度は減少した。
【0023】
一方、図11はガス圧力変化によるエッチング速度の変化を示す。この際にガス分布はAr:Cl2 :C2 6 が22.5:1.5:1(sccm)であり、RFコイルには600Wの電力を供給し、そしてホールダのバイアス電圧は−300Vとした。示したように、圧力が増えるほどPt薄膜のエッチング速度は急激に落ちるが、PZTのエッチング速度はあまり変わらない。したがって、以上のような第1実施例の実験結果から分るように、Pt/PZT/Pt強誘電体キャパシタの製造においてPt上部電極のエッチングのためにPZTに対するPtの選択度を高めるための条件は、0乃至10%のCl2 +C2 6 混合ガスが含まれたアルゴンガス雰囲気下でコイルのパワーを600W以上に調節し、DCバイアス電圧は300V以上、ガス圧力は5mtorr以下を保つことである。
【0024】
図12乃至図14はCl2 +C2 6 混合ガスをArガスに対して30%を混合した場合のエッチング速度を示す。図12はコイルに対するRFパワーの変化によるエッチング速度の変化を示す。図12に示したように、RFパワーの増加によりPZT、Ptのエッシング速度が速くなり、反面にPtに対するPZTの選択度は減少する。
【0025】
図13はホールダのDCバイアス電圧の変化によるエッチング速度の変化を示す。図13に示したように、DCバイアス電圧の増加によりPZT、Ptのエッチング速度は速くなり、Ptに対するPZTの選択度は減少する。
【0026】
図14はガス圧力の変化によるエッチング速度の変化を示す。図14に示したように、ガス圧力の増加によりPZTのエッチング速度が徐々に落ち、反面にPtのエッチング速度は急激に落ち、Ptに対するPZTの選択度は増加する。
【0027】
以上のような第2実施例の実験結果から分るように、30乃至40%のCl2 +C2 6 混合ガスの含まれたアルゴンガス雰囲気中でコイルのパワーを600W以下に調節し、DCセルフバイアス電圧は500V以下、そしてガス圧力は5mTorr以上に保つことが最適のエッチング条件である。
【0028】
【発明の効果】
以上で説明したように、本発明の製造方法によると、強誘電体物質と電極物質のエッチング速度を著しく増加させ、特にフォトレジストによる強誘電体物質と電極物質の選択度を向上させ得ることにより、フォトレジストをマスク物質として使用することができる。
【図面の簡単な説明】
【図1】 本発明による一実施の形態の製造工程を工程順に説明するための図面である。
【図2】 図1に続く製造工程の図面である。
【図3】 図2に続く製造工程の図面である。
【図4】 図3に続く製造工程の図面である。
【図5】 図4に続く製造工程の図面である。
【図6】 図5に続く製造工程の図面である。
【図7】 図6に続く製造工程の図面である。
【図8】 反応ガス含量比の変化による各層別のエッチング率を示す。
【図9】 3:2の混合比のCl2 +C2 6 混合ガスをアルゴンガスに対して10%を混合した状態でRFコイルに印加されるパワーの変化によるエッチング率の変化を示す。
【図10】 3:2の混合比のCl2 +C2 6 混合ガスをアルゴンガスに対して10%を混合した状態でホールダのバイアス電圧の変化によるエッチング率の変化を示す。
【図11】 3:2の混合比のCl2 +C2 6 混合ガスをアルゴンガスに対して10%を混合した状態でガス圧力の変化によるエッチング率の変化を示す。
【図12】 3:2の混合比のCl2 +C2 6 混合ガスをアルゴンガスに対して30%を混合した状態でRFコイルに印加されるパワーの変化によるエッチング率の変化を示す。
【図13】 3:2の混合比のCl2 +C2 6 混合ガスをアルゴンガスに対して30%を混合した状態でホールダのバイアス電圧の変化によるエッチング率の変化を示す。
【図14】 3:2の混合比のCl2 +C2 6 混合ガスをアルゴンガスに対して30%を混合した状態でガス圧力の変化によるエッチング率の変化を示す。
【符号の説明】
10 シリコンウェーハ
20 絶縁層
30 接着層
40 下部電極
50 強誘電体層
60 上部電極
70 フォトレジスト層

Claims (2)

  1. (a)基板に下部Pt電極、PZTよりなる強誘電性薄膜及び上部Pt電極を順次に形成する段階と、
    (b)前記上部Pt電極上にフォトレジスト膜を形成する段階と、
    (c)前記フォトレジストを所定の形状にパターニングする段階と、
    (d)RFコイルが周囲に巻き取られたプラズマエッチング装置のチャンバ内のホールダに前記基板を装着する段階と、
    (e)前記ホールダに所定のDCセルフバイアス電圧を印加する段階と、
    (f)前記チャンバ内に所定の組成比のArガス、塩素系ガス及びフッ素系ガスの混合ガスを注入する段階と、
    (g)前記RFコイルに所定の周波数と電圧のRFパワーを印加して前記チャンバ内に誘導性プラズマを発生させる段階と、
    (h)前記誘導性プラズマにより前記フォトレジスト膜に覆われない部分から前記上部Pt電極および前記強誘電性薄膜をエッチングする段階とを含み、
    前記上部Pt電極および前記強誘電性薄膜をエッチングする段階は、
    前記混合ガスが前記Arガスに対して0〜10%の組成比を有するCl ,C ガスを前記Cl :前記C が3:2となるように含み、前記RFパワーが600W以上、前記DCセルフバイアス電圧が300V以上、前記混合ガスが5mTorr以下の圧力となるようにして、前記上部Pt電極をエッチングし、
    前記混合ガスが前記Arガスに対して30〜40%の組成比を有するCl ,C ガスを前記Cl :前記C が3:2となるように含み、前記RFパワーが600W以下、前記DCセルフバイアス電圧が500V以下、前記混合ガスが5mTorr以上の圧力となるようにして、前記前記強誘電性薄膜をエッチングすることを特徴とする強誘電性キャパシタの製造方法。
  2. 前記RFパワーの周波数は13.56MHzであることを特徴とする請求項1に記載の強誘電性キャパシタの製造方法。
JP06141596A 1995-03-20 1996-03-18 強誘電性キャパシタの製造方法 Expired - Fee Related JP3954667B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019950005784A KR100322695B1 (ko) 1995-03-20 1995-03-20 강유전성캐패시터의제조방법
KR95P5784 1995-03-20

Publications (2)

Publication Number Publication Date
JPH08264734A JPH08264734A (ja) 1996-10-11
JP3954667B2 true JP3954667B2 (ja) 2007-08-08

Family

ID=19410117

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06141596A Expired - Fee Related JP3954667B2 (ja) 1995-03-20 1996-03-18 強誘電性キャパシタの製造方法

Country Status (4)

Country Link
US (1) US5658820A (ja)
JP (1) JP3954667B2 (ja)
KR (1) KR100322695B1 (ja)
NL (1) NL1002666C2 (ja)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163043A (en) * 1996-04-19 2000-12-19 Matsushita Electronics Corp. Semiconductor device
US6048435A (en) * 1996-07-03 2000-04-11 Tegal Corporation Plasma etch reactor and method for emerging films
KR100224730B1 (ko) * 1996-12-17 1999-10-15 윤종용 반도체장치의 패턴 형성방법 및 이를 이용한 커패시터 제조방법
EP0865079A3 (en) * 1997-03-13 1999-10-20 Applied Materials, Inc. A method for removing redeposited veils from etched platinum surfaces
JP3257587B2 (ja) 1997-05-23 2002-02-18 日本電気株式会社 誘電体膜を用いた半導体装置の製造方法
KR100445059B1 (ko) * 1997-06-30 2004-11-16 주식회사 하이닉스반도체 반도체장치의캐패시터제조방법
US20010050267A1 (en) * 1997-08-26 2001-12-13 Hwang Jeng H. Method for allowing a stable power transmission into a plasma processing chamber
CN1213782A (zh) * 1997-10-02 1999-04-14 三星电子株式会社 一种光波导装置的制造方法
KR100468698B1 (ko) * 1997-12-16 2005-03-16 삼성전자주식회사 강유전체막용식각가스및이를이용한강유전체커패시터의제조방법
US6069035A (en) * 1997-12-19 2000-05-30 Lam Researh Corporation Techniques for etching a transition metal-containing layer
US6323132B1 (en) * 1998-01-13 2001-11-27 Applied Materials, Inc. Etching methods for anisotropic platinum profile
US6919168B2 (en) 1998-01-13 2005-07-19 Applied Materials, Inc. Masking methods and etching sequences for patterning electrodes of high density RAM capacitors
US6265318B1 (en) 1998-01-13 2001-07-24 Applied Materials, Inc. Iridium etchant methods for anisotropic profile
EP1048064A1 (en) * 1998-01-13 2000-11-02 Applied Materials, Inc. Etching methods for anisotropic platinum profile
KR100269323B1 (ko) * 1998-01-16 2000-10-16 윤종용 반도체장치의백금막식각방법
US6277760B1 (en) * 1998-06-26 2001-08-21 Lg Electronics Inc. Method for fabricating ferroelectric capacitor
JP2000200779A (ja) * 1998-10-30 2000-07-18 Toshiba Corp エッチング方法,化学気相成長装置,化学気相成長装置のクリ―ニング方法,及び化学気相成長装置用の石英部材
US6255122B1 (en) 1999-04-27 2001-07-03 International Business Machines Corporation Amorphous dielectric capacitors on silicon
US6388285B1 (en) 1999-06-04 2002-05-14 International Business Machines Corporation Feram cell with internal oxygen source and method of oxygen release
KR100321728B1 (ko) * 1999-06-30 2002-01-26 박종섭 플라즈마 펄스를 이용한 강유전체 메모리 소자 제조 방법
KR100333641B1 (ko) * 1999-06-30 2002-04-24 박종섭 하부전극 손상을 방지할 수 있는 강유전체 메모리 소자의 캐패시터 형성 방법
US6436838B1 (en) 2000-04-21 2002-08-20 Applied Materials, Inc. Method of patterning lead zirconium titanate and barium strontium titanate
JP2001347499A (ja) * 2000-06-05 2001-12-18 Sony Corp 微細装置の製造方法
KR20020002687A (ko) * 2000-06-30 2002-01-10 박종섭 캐패시터 형성 방법
JP3733021B2 (ja) * 2000-12-15 2006-01-11 シャープ株式会社 プラズマプロセス方法
US20030143853A1 (en) * 2002-01-31 2003-07-31 Celii Francis G. FeRAM capacitor stack etch
US20030176073A1 (en) * 2002-03-12 2003-09-18 Chentsau Ying Plasma etching of Ir and PZT using a hard mask and C12/N2/O2 and C12/CHF3/O2 chemistry
US6943039B2 (en) * 2003-02-11 2005-09-13 Applied Materials Inc. Method of etching ferroelectric layers
US20040226911A1 (en) * 2003-04-24 2004-11-18 David Dutton Low-temperature etching environment
JP2006313833A (ja) 2005-05-09 2006-11-16 Seiko Epson Corp 強誘電体キャパシタの形成方法、強誘電体キャパシタおよび電子デバイス
US9299574B2 (en) 2013-01-25 2016-03-29 Applied Materials, Inc. Silicon dioxide-polysilicon multi-layered stack etching with plasma etch chamber employing non-corrosive etchants
US9129911B2 (en) 2013-01-31 2015-09-08 Applied Materials, Inc. Boron-doped carbon-based hardmask etch processing
JP6327295B2 (ja) 2015-08-12 2018-05-23 セントラル硝子株式会社 ドライエッチング方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4759823A (en) * 1987-06-02 1988-07-26 Krysalis Corporation Method for patterning PLZT thin films
US5046043A (en) * 1987-10-08 1991-09-03 National Semiconductor Corporation Ferroelectric capacitor and memory cell including barrier and isolation layers
JP2918892B2 (ja) * 1988-10-14 1999-07-12 株式会社日立製作所 プラズマエッチング処理方法
US5081559A (en) * 1991-02-28 1992-01-14 Micron Technology, Inc. Enclosed ferroelectric stacked capacitor

Also Published As

Publication number Publication date
US5658820A (en) 1997-08-19
NL1002666A1 (nl) 1996-09-24
JPH08264734A (ja) 1996-10-11
KR100322695B1 (ko) 2002-05-13
KR960036048A (ko) 1996-10-28
NL1002666C2 (nl) 1998-10-01

Similar Documents

Publication Publication Date Title
JP3954667B2 (ja) 強誘電性キャパシタの製造方法
JP3114916B2 (ja) 層状構造酸化物薄膜の乾式エッチング方法
JP4804603B2 (ja) 半導体装置のキャパシタ製造方法
US6436838B1 (en) Method of patterning lead zirconium titanate and barium strontium titanate
US20030077843A1 (en) Method of etching conductive layers for capacitor and semiconductor device fabrication
KR19980080224A (ko) 에칭되는 백금으로부터 재증착된 베일을 제거하기 위한 방법
JPH02244507A (ja) インジウムすず酸化物薄層のエッチング方法及び透明電気導電パターンの形成方法
JP2003517192A (ja) 誘電体の腐食防止方法
US7115522B2 (en) Method for manufacturing semiconductor device
JPH10116824A (ja) 高いポリシリコン選択性を有するメタルシリサイドエッチング方法
JP2003282844A (ja) ハードマスク及びCl2/N2/O2及びCl2/CHF3/O2の化学的性質を利用するIr及びPZTのプラズマエッチング
JP2703432B2 (ja) ペロブスカイト型酸化物膜のドライエッチング方法
US6790676B2 (en) Method for producing a ferroelectric layer
JP3367600B2 (ja) 誘電体薄膜素子の製造方法
JP2000349253A (ja) 強誘電体キャパシタ構造体の乾式蝕刻方法
JP2006060203A (ja) FeRAM用途のためのPt/PGOエッチングプロセス
JP3166747B2 (ja) キャパシタの製造方法及びキャパシタ
US20020008079A1 (en) Dry etching method for iridium electrode
JP3246707B2 (ja) 強誘電体膜のエッチング方法
JPS5987834A (ja) 薄膜形成方法
JPH1131682A (ja) ドライエッチング方法および強誘電体メモリ素子の製造方法
JP3732079B2 (ja) 試料の表面加工方法
JP3717383B2 (ja) 強誘電体膜のエッチング方法
KR100232158B1 (ko) 비에스티 식각방법
Kim et al. Etching effects to PZT capacitors with RuOx/Pt electrode by using inductively coupled plasma

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040428

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060502

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060727

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060822

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070326

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070417

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070427

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees