JPH08264734A - 強誘電性キャパシタの製造方法 - Google Patents

強誘電性キャパシタの製造方法

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JPH08264734A
JPH08264734A JP8061415A JP6141596A JPH08264734A JP H08264734 A JPH08264734 A JP H08264734A JP 8061415 A JP8061415 A JP 8061415A JP 6141596 A JP6141596 A JP 6141596A JP H08264734 A JPH08264734 A JP H08264734A
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ferroelectric capacitor
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智元 鄭
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    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material

Abstract

(57)【要約】 【課題】 FRAMにメモリセルとして使用される強誘
電性キャパシタの製造方法を提供する。 【解決手段】 基板10に下部Pt電極40、強誘電性薄膜
50及び上部Pt電極60を順次に形成し、前記上部Pt電
極60上にフォトレジスト70を形成してパターニングし、
プラズマエッチング装置内に基板10を装着して所定のD
Cセルフバイアス電圧を印加し、前記装置内に所定の組
成比のArガス、塩素系ガス及びフッ素系ガスの混合ガ
スを注入し、かつ誘導性プラズマを発生させて前記フォ
トレジスト70に覆われない部分を所定の深さでエッチン
グすることを特徴とする強誘電性キャパシタの製造方
法。これにより、強誘電体物質と電極物質のエッチング
速度を著しく増加させ、特にフォトレジストに対する強
誘電体物質の選択度を向上させることによりフォトレジ
ストをマスク物質として用いることができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は強誘電性の薄膜を有
するキャパシタの製造方法に係り、特にFRAM(Ferr
oelectric Random Access Memory)にメモリセルとして
用いられる強誘電性キャパシタの製造方法に関するもの
である。
【0002】
【従来の技術】強誘電性のキャパシタは電荷の伝達のた
めに伝導性のよい上下電極とこの間の強誘電体を備え
る。このような強誘電体を用いたキャパシタは先ず基板
上に下部電極を形成し、この上に強誘電体を被せ、そし
てその上に上部電極を形成した後、所定パターンに加工
するようにしている。上部電極を加工するための方法は
先ずフォトリソグラフィ法により上部電極上にマスクを
形成し、引き続きマスクに覆われない電極の一部位をエ
ッチングする。エッチング法には湿式エッチング、イオ
ンビームエッチング、反応性のイオンエッチング、反応
性イオンビームエッチング法などがある。ところが、イ
オンビームエッチング、反応性イオンエッチング又は反
応性イオンビームエッチング工程の場合には上部電極や
この下部の強誘電体の表面または電極と強誘電体の界面
にイオンが集中されるようにコアシブ電流(Coercive C
urrent)を増加させる充電現象を誘発させる。
【0003】一般に強誘電体物質を加工するのには反応
性のイオンエッチング法が、電極の加工にはイオンビー
ムエッチング法が適用されるが、電極の加工のためのイ
オンビームエッチング法は不活性ガスを利用して物理的
に物質を加工する方法である。このようなイオンビーム
エッチング法はプラズマの密度が低いためにエッチング
速度が遅く、物理的な衝撃と充電効果によってキャパシ
タに損傷を与える。反面、強誘電体物質の加工のために
広く用いられる反応性のイオンエッチングもエッチング
の速度が遅く、マスク物質として主に用いられているフ
ォトレジストに対する選択度が極めて低いため、金属性
のマスクを適用しなければならない欠点がある。したが
って、強誘電体物質と電極物質の加工のためにより速い
エッチング速度と高い選択度などを与える新たなエッチ
ング方法が求められる。
【0004】
【発明が解決しようとする課題】本発明の目的は、強誘
電体物質と電極物質のエッチング速度を向上させ各物質
に対する選択度を増加させて高密度の強誘電性のキャパ
シタを製作する方法を提供することにある。
【0005】
【課題を解決するための手段】本発明の強誘電性のキャ
パシタの製造方法は、(a)基板に下部Pt電極、強誘
電性薄膜及び上部Pt電極を順次に形成する段階と、
(b)前記上部Pt電極上にフォトレジスト膜を形成す
る段階と、(c)前記フォトレジストを所定の形状にパ
ターニングする段階と、(d)RFコイルが周囲に巻き
取られたプラズマエッチング装置のチャンバ内のホール
ダに基板を装着する段階と、(e)前記ホールダに所定
のDCセルフバイアス電圧を印加する段階と、(f)前
記チャンバ内に所定の組成比のArガス、塩素系ガス及
びフッ素系ガスの混合ガスを注入する段階と、(g)前
記RFコイルに所定の周波数と電圧のRFパワーを印加
して前記チャンバ内にプラズマを誘導性プラズマを発生
させる段階と、(h)前記プラズマにより前記フォトレ
ジスト膜に覆われない部分を前記プラズマにより所定の
深さでエッチングする段階とを含むことを特徴とする。
【0006】本発明の他の強誘電性キャパシタの製造方
法は、(a)チャンバを備える段階と、(b)前記チャ
ンバを取り囲む磁気場形成手段を備える段階と、(c)
前記チャンバ内に基板ホールダを提供する段階と、
(d)Si基板と、前記Si基板上に形成されたSiO
2 層と、前記SiO2 層に形成された下部酸化物電極
と、下部酸化物電極上に形成された下部Pt電極と、前
記下部Pt電極に形成された強誘電体層と、前記強誘電
体層上に形成された上部酸化物電極と、前記上部酸化物
電極上に形成された上部Pt電極及び前記上部Pt電極
に形成されたパタニングされたフォトレジストマスクと
を具備する強誘電性キャパシタを前記基板ホールダに装
着する段階と、(e)前記チャンバを密封及び排気する
段階と、(f)前記チャンバにArガス、塩素系ガス及
びフッ素系ガスの混合ガスを注入する段階と、(g)第
1RF電源を前記磁気場形成装置に印加して前記チャン
バ内にプラズマを生成する段階と、(h)前記プラズマ
を用いて前記パタニングされたフォトレジストマスクで
覆われない強誘電体キャパシタをエッチングする段階と
を含むことを特徴とする。
【0007】本発明のさらに他の強誘電性キャパシタの
製造方法は、(a)チャンバを備える段階と、(b)前
記チャンバを取り囲む磁気場形成手段を備える段階と、
(c)前記チャンバ内に基板ホールダを提供する段階
と、(d)Si基板と、前記Si基板上に形成されたS
iO2 層と、前記SiO2 層に形成された下部Pt電極
と、前記下部Pt電極上に形成された下部酸化物電極
と、前記下部酸化物電極上に形成された強誘電体層と、
前記強誘電体層上に形成された上部酸化物電極と、前記
上部酸化物電極上に形成された上部Pt電極及び前記上
部Pt電極に形成されたパタニングされたフォトレジス
トマスクとを具備する強誘電性キャパシタを前記基板ホ
ールダに装着する段階と、(e)前記チャンバを密封及
び排気する段階と、(f)前記チャンバにArガス、塩
素系ガス及びフッ素系ガスの混合ガスを注入する段階
と、(g)第1RF電源を前記磁気場形成装置に印加し
て前記チャンバ内にプラズマを生成する段階と、(h)
前記プラズマを用いて前記パタニングされたフォトレジ
ストマスクで覆われない強誘電体キャパシタをエッチン
グする段階とを含むことを特徴とする。
【0008】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施例をさらに詳細に説明する。
【0009】本発明の製造方法は既存の製造方法とその
工程順序においては同様である。
【0010】図1に示したように、シリコン基板10の
上にSiO2 絶縁層20を形成する。この絶縁層20は
FRAMから求められたその下部の素子、例えばトラン
ジスタ(図示せず)との電気的絶縁のためのものであ
る。
【0011】絶縁層20が形成されれば、後述するPt
下部電極40の接着性強化のための接着層30を図2に
示したように、Tiなどの素材で形成する。
【0012】図3に示したように、接着層30の上に下
部電極40をPtを蒸着して形成する。下部電極40を
形成する方法としては一般的なDCマグネトロンスパッ
タリング蒸着法が適用される。
【0013】図4に示したように前記下部電極40の上
に強誘電体層50を形成する。この強誘電体層50はP
ZT(PbZrX Ti1-X 3 ),Y1series(SrB
2Ta2 9 ),BST(Bax Sr1-x TiO3
などの素材が使用されることができ、積層工程はゾル・
ゲル(sol−gel)法に依存する。この積層工程においては
スピンコータによる強誘電体溶液の塗布、所定温度帯で
のベーキング過程を数回繰り返しながら、最終的にアニ
ーリング工程を経て所望の強誘電層を形成する。
【0014】図5に示したように前記強誘電体層50の
上にPt上部電極60を形成する。この上部電極60の
形成は前記下部電極40の形成工程と同様の蒸着法が適
用される。
【0015】上部電極60の形成が完了すれば、フォト
リソグラフィ法によるパターニングのために先ず図6に
示したようにフォトレジスト層70を形成し、目的の形
状にパターニングする。
【0016】そして、図7に示したように、パターニン
グされたフォトレジスト層70をマスクとして適用して
高密度で誘導されたプラズマを利用したエッチング法に
よって下部電極40上の強誘電層50までエッチングし
て目的のキャパシタを得る。以上の構造において、前記
強誘電体層50、上下部電極40,60の間には導電性
酸化物電極、例えばRuOx 電極が介されうる。そし
て、反応ガスとしては塩素系ガスとフッ素系ガスの混合
ガスを使用する。塩素系ガスとしてはCF4 ,CH
3 ,C2 6 、フッ素系ガスとしてはCCl2 2
CHClFCF3 などがある。しかしながら、望ましく
は反応ガスをCl2 +C2 6 の混合ガスを用いる。
【0017】以下、高密度で誘導されたプラズマエッチ
ング法による実験結果は次の通りである。
【0018】先ず、プラズマエッチング装置内のホール
ダにエッチング対象であるウェーハを装着する。この際
にホールダの温度を10℃程度に保たせる。そして、プ
ラズマエッチングのためのチャンバを先ず真空状態に維
持させた状態で反応ガスであるAr,C2 6 ,Cl2
ガスを注入しながらプラズマを発生させてエッチングす
る。この際、チャンバの周囲を取り囲んでいる磁気場形
成装置、即ちRFコイルには13.56MHzのパルス
を600W程度のパワーで印加し、ホールダのバイアス
電圧は−300Vとする。よく知られたようにホールダ
のバイアスのため、ホールダに直接的に直流電圧が加え
られ、第2のRFパワーを印加することもできる。一
方、チャンバは電気的に浮遊状態とすることが望まし
い。かつ、プラズマの密度は1011/cm3 とする。
【0019】図8は反応ガス含量比の変化による各層別
のエッチング速度を示す。
【0020】ここで、トータルガスが25sccmであ
って、Arガスに対するCl2 ガスとC2 6 ガスの含
量を変化させ、Cl2 ガスとC2 6 ガスの比は3:2
とした場合である。図8において、(a)はフォトレジ
ストのエッチング速度の変化、(b)はPZT、そして
(c)はPt下部電極のエッチング速度の変化を示す
(以下の図面においても同様)。示したように、純粋ア
ルゴンガスのみが使用された場合にPt電極のエッチン
グ速度が最も速く、PZTのエッチング速度は約60%
程度で最も速く、Ptに対するPZTの選択度は約40
%で最も高い。かつ、Cl2 +C2 6 混合ガスの濃度
が10%以下のとき、Ptのエッチング速度はPZTに
比して高くなる。
【0021】図9はArガスに対して10%のCl2
2 6 混合ガスが混合された状態で、RFコイルに印
加されるパワーの変化によるエッチング速度の変化を示
す。示したように、コイルのパワーの増加によりPtと
PZT薄膜のエッチング速度は速くなり、PZTよりP
t薄膜のエッチング速度がさらに速くなることによりP
tに対するPZTの選択度は徐々に減少する。そして、
600W以上のRFパワーでPtのエッチング速度はP
ZTに比して高くなる。
【0022】図10はArガスに10%のCl2 +C2
6 混合ガスが混合された状態で、ホールダのバイアス
電圧の変化によるエッチング率の変化を示す。示したよ
うに、バイアス電圧が300Vの付近でPtとPZTの
エッチング率は類似であり、DCバイアス電圧が300
V以上に増加することによりPt薄膜のエッチング速度
が速くなり、Ptに対するPZTの選択度は減少した。
【0023】一方、図11はガス圧力変化によるエッチ
ング速度の変化を示す。この際にガス分布はAr:Cl
2 :C2 6 が22.5:1.5:1(sccm)であ
り、RFコイルには600Wの電力を供給し、そしてホ
ールダのバイアス電圧は−300Vとした。示したよう
に、圧力が増えるほどPt薄膜のエッチング速度は急激
に落ちるが、PZTのエッチング速度はあまり変わらな
い。したがって、以上のような第1実施例の実験結果か
ら分るように、Pt/PZT/Pt強誘電体キャパシタ
の製造においてPt上部電極のエッチングのためにPZ
Tに対するPtの選択度を高めるための条件は、0乃至
10%のCl2 +C2 6 混合ガスが含まれたアルゴン
ガス雰囲気下でコイルのパワーを600W以上に調節
し、DCバイアス電圧は300V以上、ガス圧力は5m
torr以下を保つことである。
【0024】図12乃至図14はCl2 +C2 6 混合
ガスをArガスに対して30%を混合した場合のエッチ
ング速度を示す。図12はコイルに対するRFパワーの
変化によるエッチング速度の変化を示す。図12に示し
たように、RFパワーの増加によりPZT、Ptのエッ
シング速度が速くなり、反面にPtに対するPZTの選
択度は減少する。
【0025】図13はホールダのDCバイアス電圧の変
化によるエッチング速度の変化を示す。図13に示した
ように、DCバイアス電圧の増加によりPZT、Ptの
エッチング速度は速くなり、Ptに対するPZTの選択
度は減少する。
【0026】図14はガス圧力の変化によるエッチング
速度の変化を示す。図14に示したように、ガス圧力の
増加によりPZTのエッチング速度が徐々に落ち、反面
にPtのエッチング速度は急激に落ち、Ptに対するP
ZTの選択度は増加する。
【0027】以上のような第2実施例の実験結果から分
るように、30乃至40%のCl2+C2 6 混合ガス
の含まれたアルゴンガス雰囲気中でコイルのパワーを6
00W以下に調節し、DCセルフバイアス電圧は500
V以下、そしてガス圧力は5mTorr以上に保つこと
が最適のエッチング条件である。
【0028】
【発明の効果】以上で説明したように、本発明の製造方
法によると、強誘電体物質と電極物質のエッチング速度
を著しく増加させ、特にフォトレジストによる強誘電体
物質と電極物質の選択度を向上させ得ることにより、フ
ォトレジストをマスク物質として使用することができ
る。
【図面の簡単な説明】
【図1】 本発明による一実施の形態の製造工程を工程
順に説明するための図面である。
【図2】 図1に続く製造工程の図面である。
【図3】 図2に続く製造工程の図面である。
【図4】 図3に続く製造工程の図面である。
【図5】 図4に続く製造工程の図面である。
【図6】 図5に続く製造工程の図面である。
【図7】 図6に続く製造工程の図面である。
【図8】 反応ガス含量比の変化による各層別のエッチ
ング率を示す。
【図9】 3:2の混合比のCl2 +C2 6 混合ガス
をアルゴンガスに対して10%を混合した状態でRFコ
イルに印加されるパワーの変化によるエッチング率の変
化を示す。
【図10】 3:2の混合比のCl2 +C2 6 混合ガ
スをアルゴンガスに対して10%を混合した状態でホー
ルダのバイアス電圧の変化によるエッチング率の変化を
示す。
【図11】 3:2の混合比のCl2 +C2 6 混合ガ
スをアルゴンガスに対して10%を混合した状態でガス
圧力の変化によるエッチング率の変化を示す。
【図12】 3:2の混合比のCl2 +C2 6 混合ガ
スをアルゴンガスに対して30%を混合した状態でRF
コイルに印加されるパワーの変化によるエッチング率の
変化を示す。
【図13】 3:2の混合比のCl2 +C2 6 混合ガ
スをアルゴンガスに対して30%を混合した状態でホー
ルダのバイアス電圧の変化によるエッチング率の変化を
示す。
【図14】 3:2の混合比のCl2 +C2 6 混合ガ
スをアルゴンガスに対して30%を混合した状態でガス
圧力の変化によるエッチング率の変化を示す。
【符号の説明】
10 シリコンウェーハ 20 絶縁層 30 接着層 40 下部電極 50 強誘電体層 60 上部電極 70 フォトレジスト層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/788 29/792

Claims (21)

    【特許請求の範囲】
  1. 【請求項1】 (a)基板に下部Pt電極、強誘電性薄
    膜及び上部Pt電極を順次に形成する段階と、 (b)前記上部Pt電極上にフォトレジスト膜を形成す
    る段階と、 (c)前記フォトレジストを所定の形状にパターニング
    する段階と、 (d)RFコイルが周囲に巻き取られたプラズマエッチ
    ング装置のチャンバ内のホールダに基板を装着する段階
    と、 (e)前記ホールダに所定のDCセルフバイアス電圧を
    印加する段階と、 (f)前記チャンバ内に所定の組成比のArガス、塩素
    系ガス及びフッ素系ガスの混合ガスを注入する段階と、 (g)前記RFコイルに所定の周波数と電圧のRFパワ
    ーを印加して前記チャンバ内にプラズマを誘導性プラズ
    マを発生させる段階と、 (h)前記プラズマにより前記フォトレジスト膜に覆わ
    れない部分を前記プラズマにより所定の深さでエッチン
    グする段階とを含むことを特徴とする強誘電性キャパシ
    タの製造方法。
  2. 【請求項2】 前記強誘電性膜はPZTで形成すること
    を特徴とする請求項1に記載の強誘電性キャパシタの製
    造方法。
  3. 【請求項3】 前記RFパワーの周波数は13.56M
    Hzであることを特徴とする請求項1に記載の強誘電性
    キャパシタの製造方法。
  4. 【請求項4】 前記塩素系ガスはCl2 ,BCl3 ,C
    Cl4 ,SiCl4のうち少なくともいずれか一つを含
    むことを特徴とする請求項1に記載の強誘電性キャパシ
    タの製造方法。
  5. 【請求項5】 前記フッ素系ガスはCF4 ,CHF3
    2 6 ,CCl22 及びCHClF3 のうちいずれ
    か一つを含むことを特徴とする請求項1に記載の強誘電
    性キャパシタの製造方法。
  6. 【請求項6】 前記RFパワーは600W以上であり、
    前記DCセルフバイアス電圧は300V以上であり、前
    記混合ガスは5mTorr以下の圧力を有し、前記混合
    ガスは前記Arガスに対して0〜10%の組成比を有す
    るCl2 ,C2 6 ガスを含むことを特徴とする請求項
    1に記載の強誘電性キャパシタの製造方法。
  7. 【請求項7】 前記RFパワーは600W以下であり、
    前記DCセルフバイアス電圧は500V以下であり、前
    記混合ガスは5mTorr以下の圧力を有し、前記混合
    ガスは前記Arガスに対して30〜40%の組成比を有
    するCl2 ,C2 6 ガスを含むことを特徴とする請求
    項1に記載の強誘電性キャパシタの製造方法。
  8. 【請求項8】 (a)チャンバを備える段階と、 (b)前記チャンバを取り囲む磁気場形成手段を備える
    段階と、 (c)前記チャンバ内に基板ホールダを提供する段階
    と、 (d)Si基板と、前記Si基板上に形成されたSiO
    2 層と、前記SiO2層に形成された下部酸化物電極
    と、下部酸化物電極上に形成された下部Pt電極と、前
    記下部Pt電極に形成された強誘電体層と、前記強誘電
    体層上に形成された上部酸化物電極と、前記上部酸化物
    電極上に形成された上部Pt電極及び前記上部Pt電極
    に形成されたパタニングされたフォトレジストマスクと
    を具備する強誘電性キャパシタを前記基板ホールダに装
    着する段階と、 (e)前記チャンバを密封及び排気する段階と、 (f)前記チャンバにArガス、塩素系ガス及びフッ素
    系ガスの混合ガスを注入する段階と、 (g)第1RF電源を前記磁気場形成装置に印加して前
    記チャンバ内にプラズマを生成する段階と、 (h)前記プラズマを用いて前記パタニングされたフォ
    トレジストマスクで覆われない強誘電体キャパシタをエ
    ッチングする段階とを含むことを特徴とする強誘電性キ
    ャパシタの製造方法。
  9. 【請求項9】 前記チャンバは電気的に浮遊状態である
    ことを特徴とする請求項8に記載の強誘電性キャパシタ
    の製造方法。
  10. 【請求項10】 前記(g)段階で第2RF電源を前記
    ホールダに印加することを特徴とする請求項8に記載の
    強誘電性キャパシタの製造方法。
  11. 【請求項11】 前記RFパワーは600Wであり、前
    記DCセルフバイアス電圧は300V以上であり、前記
    混合ガスは5mTorr以下の圧力を有し、前記混合ガ
    スは前記Arガスに対して0〜10%の組成比を有する
    Cl2 ,C26 ガスを含むことを特徴とする請求項8
    に記載の強誘電性キャパシタの製造方法。
  12. 【請求項12】 前記RFパワーは600W以下であ
    り、前記DCセルフバイアス電圧は500V以下であ
    り、前記混合ガスは5mTorr以下の圧力を有し、前
    記混合ガスは前記Arガスに対して30〜40%の組成
    比を有するCl2,C2 6 ガスを含むことを特徴とす
    る請求項8に記載の強誘電性キャパシタの製造方法。
  13. 【請求項13】 (a)チャンバを備える段階と、 (b)前記チャンバを取り囲む磁気場形成手段を備える
    段階と、 (c)前記チャンバ内に基板ホールダを提供する段階
    と、 (d)Si基板と、前記Si基板上に形成されたSiO
    2 層と、前記SiO2層に形成された下部Pt電極と、
    前記下部Pt電極上に形成された下部酸化物電極と、前
    記下部酸化物電極上に形成された強誘電体層と、前記強
    誘電体層上に形成された上部酸化物電極と、前記上部酸
    化物電極上に形成された上部Pt電極及び前記上部Pt
    電極に形成されたパタニングされたフォトレジストマス
    クとを具備する強誘電性キャパシタを前記基板ホールダ
    に装着する段階と、 (e)前記チャンバを密封及び排気する段階と、 (f)前記チャンバにArガス、塩素系ガス及びフッ素
    系ガスの混合ガスを注入する段階と、 (g)第1RF電源を前記磁気場形成装置に印加して前
    記チャンバ内にプラズマを生成する段階と、 (h)前記プラズマを用いて前記パタニングされたフォ
    トレジストマスクで覆われない強誘電体キャパシタをエ
    ッチングする段階とを含むことを特徴とする強誘電性キ
    ャパシタの製造方法。
  14. 【請求項14】 前記下部酸化物電極及び上部酸化物電
    極のうち少なくともいずれか一つがRuOx を主成分と
    して含有することを特徴とする請求項13に記載の強誘
    電性キャパシタの製造方法。
  15. 【請求項15】 前記プラズマの密度が1011/cm3
    以上であることを特徴とする請求項13に記載の強誘電
    性キャパシタの製造方法。
  16. 【請求項16】 前記RFパワーは600W以上であ
    り、前記DCセルフバイアス電圧は300V以上であ
    り、前記混合ガスは5mTorr以下の圧力を有し、前
    記混合ガスは前記Arガスに対して0〜10%の組成比
    を有するCl2 ,C2 6 ガスを含むことを特徴とする
    請求項13に記載の強誘電性キャパシタの製造方法。
  17. 【請求項17】 前記RFパワーは600W以下であ
    り、前記DCセルフバイアス電圧は500V以下であ
    り、前記混合ガスは5mTorr以下の圧力を有し、前
    記混合ガスは前記Arガスに対して30〜40%の組成
    比を有するCl2,C2 6 ガスを含むことを特徴とす
    る請求項13に記載の強誘電性キャパシタの製造方法。
  18. 【請求項18】 前記強誘電性薄膜はPZTで形成する
    ことを特徴とする請求項7に記載の強誘電性キャパシタ
    の製造方法。
  19. 【請求項19】 前記強誘電性薄膜はPZTで形成する
    ことを特徴とする請求項12に記載の強誘電性キャパシ
    タの製造方法。
  20. 【請求項20】 前記強誘電性薄膜はPZTで形成する
    ことを特徴とする請求項17に記載の強誘電性キャパシ
    タの製造方法。
  21. 【請求項21】 前記SiO2 絶縁膜と前記下部Pt電
    極との間にTi接着層がさらに備えられることを特徴と
    する請求項8に記載の強誘電性キャパシタの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100333641B1 (ko) * 1999-06-30 2002-04-24 박종섭 하부전극 손상을 방지할 수 있는 강유전체 메모리 소자의 캐패시터 형성 방법
US6709991B1 (en) 1997-05-23 2004-03-23 Nec Corporation Method of fabricating semiconductor device with capacitor

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4386210B2 (ja) * 1996-04-19 2009-12-16 パナソニック株式会社 半導体装置
US6048435A (en) * 1996-07-03 2000-04-11 Tegal Corporation Plasma etch reactor and method for emerging films
KR100224730B1 (ko) * 1996-12-17 1999-10-15 윤종용 반도체장치의 패턴 형성방법 및 이를 이용한 커패시터 제조방법
EP0865079A3 (en) * 1997-03-13 1999-10-20 Applied Materials, Inc. A method for removing redeposited veils from etched platinum surfaces
KR100445059B1 (ko) * 1997-06-30 2004-11-16 주식회사 하이닉스반도체 반도체장치의캐패시터제조방법
US20010050267A1 (en) * 1997-08-26 2001-12-13 Hwang Jeng H. Method for allowing a stable power transmission into a plasma processing chamber
JPH11167037A (ja) * 1997-10-02 1999-06-22 Samsung Electron Co Ltd 誘導結合プラズマ装置を利用する光導波路素子製造方法
KR100468698B1 (ko) * 1997-12-16 2005-03-16 삼성전자주식회사 강유전체막용식각가스및이를이용한강유전체커패시터의제조방법
US6069035A (en) * 1997-12-19 2000-05-30 Lam Researh Corporation Techniques for etching a transition metal-containing layer
JP2002510146A (ja) * 1998-01-13 2002-04-02 アプライド マテリアルズ インコーポレイテッド 異方性プラチナプロファイルのエッチング方法
US6919168B2 (en) 1998-01-13 2005-07-19 Applied Materials, Inc. Masking methods and etching sequences for patterning electrodes of high density RAM capacitors
US6323132B1 (en) 1998-01-13 2001-11-27 Applied Materials, Inc. Etching methods for anisotropic platinum profile
US6265318B1 (en) 1998-01-13 2001-07-24 Applied Materials, Inc. Iridium etchant methods for anisotropic profile
KR100269323B1 (ko) * 1998-01-16 2000-10-16 윤종용 반도체장치의백금막식각방법
US6277760B1 (en) * 1998-06-26 2001-08-21 Lg Electronics Inc. Method for fabricating ferroelectric capacitor
JP2000200779A (ja) * 1998-10-30 2000-07-18 Toshiba Corp エッチング方法,化学気相成長装置,化学気相成長装置のクリ―ニング方法,及び化学気相成長装置用の石英部材
US6255122B1 (en) 1999-04-27 2001-07-03 International Business Machines Corporation Amorphous dielectric capacitors on silicon
US6388285B1 (en) 1999-06-04 2002-05-14 International Business Machines Corporation Feram cell with internal oxygen source and method of oxygen release
KR100321728B1 (ko) * 1999-06-30 2002-01-26 박종섭 플라즈마 펄스를 이용한 강유전체 메모리 소자 제조 방법
US6436838B1 (en) 2000-04-21 2002-08-20 Applied Materials, Inc. Method of patterning lead zirconium titanate and barium strontium titanate
JP2001347499A (ja) * 2000-06-05 2001-12-18 Sony Corp 微細装置の製造方法
KR20020002687A (ko) * 2000-06-30 2002-01-10 박종섭 캐패시터 형성 방법
JP3733021B2 (ja) * 2000-12-15 2006-01-11 シャープ株式会社 プラズマプロセス方法
US20030143853A1 (en) * 2002-01-31 2003-07-31 Celii Francis G. FeRAM capacitor stack etch
US20030176073A1 (en) * 2002-03-12 2003-09-18 Chentsau Ying Plasma etching of Ir and PZT using a hard mask and C12/N2/O2 and C12/CHF3/O2 chemistry
US6943039B2 (en) * 2003-02-11 2005-09-13 Applied Materials Inc. Method of etching ferroelectric layers
US20040226911A1 (en) * 2003-04-24 2004-11-18 David Dutton Low-temperature etching environment
JP2006313833A (ja) 2005-05-09 2006-11-16 Seiko Epson Corp 強誘電体キャパシタの形成方法、強誘電体キャパシタおよび電子デバイス
US9299574B2 (en) * 2013-01-25 2016-03-29 Applied Materials, Inc. Silicon dioxide-polysilicon multi-layered stack etching with plasma etch chamber employing non-corrosive etchants
US9129911B2 (en) 2013-01-31 2015-09-08 Applied Materials, Inc. Boron-doped carbon-based hardmask etch processing
JP6327295B2 (ja) 2015-08-12 2018-05-23 セントラル硝子株式会社 ドライエッチング方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4759823A (en) * 1987-06-02 1988-07-26 Krysalis Corporation Method for patterning PLZT thin films
US5046043A (en) * 1987-10-08 1991-09-03 National Semiconductor Corporation Ferroelectric capacitor and memory cell including barrier and isolation layers
JP2918892B2 (ja) * 1988-10-14 1999-07-12 株式会社日立製作所 プラズマエッチング処理方法
US5081559A (en) * 1991-02-28 1992-01-14 Micron Technology, Inc. Enclosed ferroelectric stacked capacitor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6709991B1 (en) 1997-05-23 2004-03-23 Nec Corporation Method of fabricating semiconductor device with capacitor
KR100333641B1 (ko) * 1999-06-30 2002-04-24 박종섭 하부전극 손상을 방지할 수 있는 강유전체 메모리 소자의 캐패시터 형성 방법

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NL1002666C2 (nl) 1998-10-01
KR100322695B1 (ko) 2002-05-13

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