KR20020002687A - 캐패시터 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 59
- 239000003990 capacitor Substances 0.000 title claims abstract description 24
- 239000010410 layer Substances 0.000 claims abstract description 37
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 238000001020 plasma etching Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 15
- 238000007599 discharging Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 3
- 230000005591 charge neutralization Effects 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 13
- 230000010287 polarization Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052697 platinum Inorganic materials 0.000 description 6
- 230000005684 electric field Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- QEQWDEBBDASYQQ-UHFFFAOYSA-N [O--].[O--].[O--].[O--].[O--].[Sr++].[Ta+5].[Bi+3] Chemical compound [O--].[O--].[O--].[O--].[O--].[Sr++].[Ta+5].[Bi+3] QEQWDEBBDASYQQ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- -1 and in particular Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7687—Thin films associated with contacts of capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Materials Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 펄스드 플라즈마(Pulsed plasma) 방식에 의해 층간 산화막을 식각하여 하부전극과 상부전극에 각각 전기적으로 연결되는 배선 콘택홀들을 형성하므로 상기 하부전극 표면에 전압 이동 현상의 발생을 방지하기 위한 캐패시터 형성 방법에 관한 것이다.
본 발명의 캐패시터 형성 방법은 하부전극 및 상부전극에 각각 금속 배선의 전기적 연결 통로인 배선 콘택홀들의 형성을 위한 식각 공정 시, 고밀도 플라즈마 식각 장비의 전원 전압과 바이어스 전압에 펄스드 플라즈마 기술을 사용하므로 시더블유(Continuos Wave : CW) 플라즈마 방식의 식각공정 중 발생하는 소자의 플라즈마 유도 손상 및 콘택 식각 공정의 플라즈마-인듀스드(Induced) 손상을 저하시켜 소자의 수율 및 소자 구동의 안정성 및 신뢰성을 향상시키는 특징이 있다.
Description
본 발명은 캐패시터 형성 방법에 관한 것으로, 특히 하부전극 및 상부전극에 각각 금속 배선의 전기적 연결 통로인 금속 배선 콘택홀들을 펄스드 플라즈마(Pulsed plasma) 방식에 의한 층간 산화막의 식각 공정으로 형성하여 소자의 수율, 소자 구동의 안정성 및 신뢰성을 향상시키는 캐패시터 형성 방법에 관한 것이다.
도 1a와 도 1b는 종래의 캐패시터 형성 방법을 나타낸 공정 단면도이다.
종래의 캐패시터 형성 방법은 도 1a에서와 같이, 절연 기판(11)상에 제 1 백금(Pt)층으로 형성된 캐패시터의 하부전극(12)과 에스비티(Strontium BismuthTantalum oxide : SBT)층으로 형성된 강유전체(13) 그리고 제 2 백금층과 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 상기 제 1 감광막을 캐패시터의 상부전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 2 백금층을 선택 식각하여 캐패시터의 상부전극(14)을 형성한 다음, 상기 제 1 감광막을 제거한다.
이어, 상기 상부전극(14)을 포함한 강유전체(13)상에 제 2 감광막(도시하지 않음)을 도포하고, 상기 제 2 감광막을 상기 하부전극(12)이 노출될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 강유전체(13)를 선택 식각하여 상기 하부전극(12)을 노출시키는 제 1 콘택홀(15)을 형성한 다음, 상기 제 2 감광막을 제거한다.
여기서, 상기 절연 기판(11)은 실리콘 산화막(SiO2)으로 형성한다.
도 1b에서와 같이, 상기 제 1 콘택홀(15)을 포함한 전면에 층간 산화막(16)과 제 3 감광막(17)을 순차적으로 형성한 다음, 상기 제 3 감광막(17)을 상기 상부전극(14)이 노출될 부위와 상기 하부전극(12)이 노출된 상측 부위에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 3 감광막(17)을 마스크로 상기 층간 산화막(16)을 시더블유(Continuos Wave : CW) 플라즈마 방식에 의해 선택 식각하여 상기 하부전극(12)과 상부전극(14)을 각각 노출시키는 제 2, 제 3콘택홀(18,19)을 형성한다.
도 2는 강유전체의 분극 이력 특성을 나타낸 도면이고, 도 3은 분극 이력 곡선이 +VC방향으로 이동하는 전압 이동 현상을 나타낸 도면이다.
여기서, 상기 층간 산화막(16)을 CW 플라즈마 방식에 의해 식각하여 상기 제 2, 제 3 콘택홀(18,19)을 형성하기 때문에 플라즈마 유도 손상이 발생되어 도 2에서와 같이, FeRAM 소자의 저장 정보 비휘발 특성을 구현하는 상기 강유전체(13)의 분극 이력 특성이 변하게 된다.
즉, 상기 강유전체(13)는 콘택홀 형성, 금속 배선 형성 등의 제조 공정을 거치면서 강유전 물질인 상기 SBT층의 비대칭적인 내부 결함 분포와 외부에서 인가되는 전계의 영향으로 도 3에서와 같이, 분극 이력 곡선이 +VC방향으로 이동하는 전압 이동 현상(ΔVC= │+VC│-│-VC│)이 발생된다.
또한, 상기 제 2, 제 3 콘택홀(17,18) 형성 공정 시, 상기 하부전극(12) 표면이 노출되기 시작하는 오버-에치(Over-etch) 공정에서 상기 반도체 기판(11) 주변에 형성된 시스 퍼텐셜(Sheath potential)에 의하여 상기 하부전극(12) 표면에는 이온 충격에 의한 플라즈마 유도 현상이 발생하고, 상기 플라즈마 유도 현상은 상기 제 3 마스크 상부에서 발생하는 전자 축적에 의한 전자 차광 효과에 의하여 증가된다.
상기 플라즈마 유도 현상의 발생으로 상기 강유전체(13)에 내부 전계를 형성하게 되고, 상기 내부 전계 방향에 의해서도 상기 분극 이력 곡선은 이동하게 된다.
그러나 종래의 캐패시터 형성 방법은 CW 플라즈마 방식에 의해 층간 산화막을 식각하여 하부전극과 상부전극에 각각 전기적으로 연결되는 금속 배선 콘택홀들을 형성하기 때문에, 상기 하부전극 표면에 전압 이동 현상이 발생되어 FeRAM 소자의 구동 안정성 및 신뢰성을 저하시키고, 상기 하부전극의 임프린트(Imprint) 특성을 악화시키며, 상기 금속 배선 콘택홀들 형성 공정에서 발생한 손상은 600 ∼ 900℃의 후속 고온 열처리 공정을 적용하여 회복을 유도하고 있으나, 고온 열처리 공정의 특성상 패턴 형상 변화, 열역학적 특성이 상이한 물질간의 응력 발생, 특정 물질층의 리프팅(Lifting) 등의 부가적인 소자 집적상의 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 펄스드 플라즈마 방식에 의해 층간 산화막을 식각하여 하부전극과 상부전극에 각각 전기적으로 연결되는 배선 콘택홀들을 형성하므로 상기 하부전극 표면에 전압 이동 현상의 발생을 방지하는 캐패시터 형성 방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래의 캐패시터 형성 방법을 나타낸 공정 단면도
도 2는 강유전체의 분극 이력 특성을 나타낸 도면
도 3은 분극 이력 곡선이 +VC방향으로 이동하는 전압 이동 현상을 나타낸 도면
도 4a와 도 4b는 본 발명의 실시 예에 따른 캐패시터의 형성 방법을 나타낸 공정 단면도
도 5는 본 발명의 펄스드 플라즈마 식각 장비를 나타낸 구조 단면도
도 6a는 펄스드 플라즈마 발생을 위한 펄스를 나타낸 도면
도 6b는 펄스부에서 발생된 펄스에 의한 RF 전압 신호를 나타낸 도면
도 7a 내지 도 7c는 펄스드 플라즈마 식각공정과 CW 플라즈마 식각공정의 각각의 반도체 소자의 분극화, 강유전 반도체 소자의 전압 이동 및 강유전 반도체 소자의 누설 전류를 나타낸 도면
도 8a 내지 도 8c는 펄스드 플라즈마 식각공정 시, 펄스 주파수 그리고 전원 펄스 신호와 바이어스 펄스 신호간의 위상차에 대한 강유전 반도체 소자의 분극화, 전압 이동 및 누설 전류의 변화를 나타낸 도면
< 도면의 주요부분에 대한 부호의 설명 >
31: 절연 기판 32: 하부전극
33: 강유전체 34: 상부전극
35: 제 1 콘택홀 36: 층간 산화막
37: 제 3 감광막 38: 제 2 콘택홀
39: 제 3 콘택홀 41: 척
42: 쳄버 월 43: 쳄버 탑
44: 배출부 45: RF 전원 전압
46: RF 바이어스 전압 47: 펄스부
본 발명의 캐패시터 형성 방법은 하부전극이 노출될 부위와 상부전극이 형성될 부위가 정의된 절연 기판을 마련하는 단계, 상기 절연 기판상에 상기 하부전극과 고유전막을 순차적으로 형성하는 단계, 상기 상부전극이 형성될 부위의 고유전막상에 상기 상부전극을 형성하는 단계, 상기 하부전극이 노출될 부위의 고유전막을 선택 식각하는 단계, 전면에 층간 절연막을 형성하는 단계 및 상기 노출된 하부전극 상측 및 상기 상부전극 상측의 층간 절연막을 펄스드 플라즈마 식각 방법으로 식각하여 배선 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 캐패시터 형성 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4a와 도 4b는 본 발명의 실시 예에 따른 캐패시터의 형성 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 캐패시터의 형성 방법은 도 4a에서와 같이, 절연 기판(31)상에 제 1 백금층으로 형성된 캐패시터의 하부전극(32)과 SBT층으로 형성된 강유전체(33) 그리고 제 2 백금층과 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 상기 제 1 감광막을 캐패시터의 상부전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 2 백금층을 선택 식각하여 캐패시터의 상부전극(34)을 형성한 다음, 상기 제 1 감광막을 제거한다.
이어, 상기 상부전극(34)을 포함한 강유전체(33)상에 제 2 감광막(도시하지 않음)을 도포하고, 상기 제 2 감광막을 상기 하부전극(32)이 노출될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 강유전체(33)를 선택 식각하여 상기 하부전극(32)을 노출시키는 제 1 콘택홀(35)을 형성한 다음, 상기 제 2 감광막을 제거한다.
여기서, 상기 절연 기판(31)은 실리콘 산화막(SiO2)으로 형성한다.
도 4b에서와 같이, 상기 제 1 콘택홀(35)을 포함한 전면에 층간 산화막(36)과 제 3 감광막(37)을 순차적으로 형성한 다음, 상기 제 3 감광막(37)을 상기 상부전극(34)이 노출될 부위와 상기 하부전극(32)이 노출된 상측 부위에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 3 감광막(37)을 마스크로 상기 층간 산화막(36)을 펄스드 플라즈마 방식에 의해 선택 식각하여 상기 하부전극(32)과 상부전극(34)을 각각 노출시키는 제 2, 제 3 콘택홀(38,39)을 형성한다.
여기서, 상기 펄스드 플라즈마 방식은 플라즈마-오프(Plasma-off)구간에서의 급속한 전자온도 감소 및 전하 중화 효과에 의하여 플라즈마 식각 공정 진행중의 플라즈마 유도 현상을 방지한다.
도 5는 본 발명의 펄스드 플라즈마 식각 장비를 나타낸 구조 단면도이다.
상기 펄스드 플라즈마 식각 장비는 도 5에서와 같이, 상기 식각 대상인 절연 기판(31)의 안착 부위이며 고정화된 척(41), 상기 척(41)에 안착된 절연 기판(31)의 식각 공정의 가스 공간인 챔버(Chamber)를 위한 쳄버 월(Chamber Wall)(42)과 쳄버 탑(Top)(43) 및 상기 절연 기판(31)의 식각을 위하여 사용된 가스를 배출하는 배출부(44)로 구성되고 접지된 RF(Radio Frequency) 전원 전압(45)과 RF 바이어스(Bias) 전압(46) 그리고 펄스부(47)에 연결된다.
도 6a는 펄스드 플라즈마 발생을 위한 펄스를 나타낸 도면이고, 도 6b는 펄스부에서 발생된 펄스에 의한 RF 전압 신호를 나타낸 도면이다.
여기서, 상기 펄스드 플라즈마 식각 방법의 한 예로, 10㎑, 50％ 규칙적인 펄스, 전원/바이어스 위상차 180°일 경우 상기 펄스부(47)는 도 6a에서와 같이, 상기 RF 전원 전압(45)과 RF 바이어스 전압(46)에 공급되는 다양한 진동수와 규칙적인 펄스 신호를 발생하여 도 6b에서와 같이, 전원 및 바이어스 펄스 신호간의 위상을 제어하므로, 상기 RF 전압을 변화시켜 상기 챔버 내부에 펄스드 신호를 발생시킨다.
상기와 같은 종래의 식각 및 증착 장치의 동작 설명은 다음과 같다.
먼저 상기 식각 및 증착 대상인 절연 기판(31)을 상기 고정화된 척(41)에 안착시킨 후, 상기 RF 전원 전압(45)과 RF 바이어스 전압(46)을 인가하여 상기 절연 기판(31)에 식각 공정을 한다.
이때, 상기 쳄버내에 펄스드 RF 전원 전압과 CW 방식의 RF 바이어스 전압을 인가하거나 CW 방식의 RF 전원 전압과 펄스드 RF 바이어스 전압을 인가 또는 펄스드 RF 전원 전압과 펄스드 RF 바이어스 전압을 인가한다.
그리고, 상기 펄스 신호는 0.1 ∼ 100㎑의 주파수, 1㎑ ∼ 5㎓의 RF주파수, 10 ∼ 90％의 규칙적인 펄스, 10 ∼ 350°의 RF 전원 전압과 RF 바이어스 전압 위상차, 0 ∼ 10000W의 RF 전압, 0.1 ∼ 500mTorr의 공정 압력 및 오버-에치는 메인-에치의 0 ∼ 300%의 범위에서 식각한다.
또한, 상기 RF 전원 전압(45)과 RF 바이어스 전압(46) 간 펄스 위상을 10 ∼ 350°로 한다.
도 7a 내지 도 7c는 펄스드 플라즈마 식각공정과 CW 플라즈마 식각공정의 각각의 반도체 소자의 분극화, 강유전 반도체 소자의 전압 이동 및 강유전 반도체 소자의 누설 전류를 나타낸 도면이고, 도 8a 내지 도 8c는 펄스드 플라즈마 식각공정 시, 펄스 주파수 그리고 전원 펄스 신호와 바이어스 펄스 신호간의 위상차에 대한 강유전 반도체 소자의 분극화, 전압 이동 및 누설 전류의 변화를 나타낸 도면이다.
상기 펄스드 플라즈마 식각공정은 CW 플라즈마 식각공정보다 강유전 반도체 소자의 분극화(ΔP)인 경우는 도 7a에서와 같이, 50%이상 증가하고, 강유전 반도체 소자의 전압 이동(ΔVc)인 경우는 도 7b에서와 같이, 70%이상 저하되며, 강유전 반도체 소자의 누설 전류인 경우는 도 7c에서와 같이, 동일하다.
그리고, 상기 펄스드 플라즈마 식각공정 시 도 8a 내지 도 8c에서 각각 나타낸 바와 같이, 펄스 주파수 그리고 전원 펄스 신호와 바이어스 펄스 신호간의 위상차에 의해 강유전 반도체 소자의 분극화(ΔP), 전압 이동(ΔVc) 및 누설 전류가 변한다.
본 발명의 캐패시터 형성 방법은 하부전극 및 상부전극에 각각 금속 배선의 전기적 연결 통로인 배선 콘택홀들의 형성을 위한 식각 공정 시, 고밀도 플라즈마 식각 장비의 전원 전압과 바이어스 전압에 펄스드 플라즈마 기술을 사용하므로 CW 플라즈마 방식의 식각공정 중 발생하는 소자의 플라즈마 유도 손상 및 콘택 식각 공정의 플라즈마-인듀스드(Induced) 손상을 저하시켜 소자의 수율 및 소자 구동의 안정성 및 신뢰성을 향상시키는 효과가 있다.
Claims (4)
- 하부전극이 노출될 부위와 상부전극이 형성될 부위가 정의된 절연 기판을 마련하는 단계;상기 절연 기판상에 하부전극과 고유전막을 순차적으로 형성하는 단계;상기 상부전극이 형성될 부위의 고유전막상에 상부전극을 형성하는 단계;상기 하부전극이 노출될 부위의 고유전막을 선택 식각하는 단계;전면에 층간 절연막을 형성하는 단계;상기 노출된 하부전극 상측 및 상기 상부전극 상측의 층간 절연막을 펄스드 플라즈마 식각 방법으로 식각하여 배선 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 층간 절연막을 식각 대상층의 안착 부위이며 고정화된 척, 상기 식각 대상층의 식각 공정의 가스 공간인 챔버를 위한 쳄버 월과 쳄버 탑 및 상기 식각 대상층의 식각을 위하여 사용된 가스를 배출하는 배출부로 구성되어 접지된 RF 전원 전압과 RF 바이어스 전압 그리고 펄스부에 연결된 식각 장비에서 펄스드 플라즈마 식각 방법으로 식각함을 특징으로 하는 캐패시터 형성 방법.
- 제 2 항에 있어서,상기 쳄버내에 펄스드 RF 전원 전압과 CW 방식의 RF 바이어스 전압을 인가하거나 CW 방식의 RF 전원 전압과 펄스드 RF 바이어스 전압을 인가 또는 펄스드 RF 전원 전압과 펄스드 RF 바이어스 전압을 인가함을 특징으로 하는 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 층간 절연막을 펄스 신호는 0.1 ∼ 100㎑의 주파수, 1㎑ ∼ 5㎓의 RF주파수, 10 ∼ 90％의 규칙적인 펄스, 10 ∼ 350°의 RF 전원 전압과 RF 바이어스 전압 위상차, 0 ∼ 10000W의 RF 전압, 0.1 ∼ 500mTorr의 공정 압력 및 오버-에치는 메인-에치의 0 ∼ 300%의 범위에서 펄스드 플라즈마 식각 방법으로 식각함을 특징으로 하는 캐패시터 형성 방법.
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|---|---|---|---|
| KR1020000036938A KR20020002687A (ko) | 2000-06-30 | 2000-06-30 | 캐패시터 형성 방법 |
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| KR20020002687A true KR20020002687A (ko) | 2002-01-10 |
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| KR (1) | KR20020002687A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100584998B1 (ko) * | 2003-12-29 | 2006-05-29 | 주식회사 하이닉스반도체 | 반도체 소자의 강유전체 캐패시터 제조방법 |
Citations (4)
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2000
- 2000-06-30 KR KR1020000036938A patent/KR20020002687A/ko not_active Application Discontinuation
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