JP2006060203A - ＦｅＲＡＭ用途のためのＰｔ／ＰＧＯエッチングプロセス - Google Patents
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- 238000005530 etching Methods 0.000 title claims abstract description 86
- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000010410 layer Substances 0.000 claims abstract description 148
- 238000000151 deposition Methods 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 230000004888 barrier function Effects 0.000 claims abstract description 26
- 229910000510 noble metal Inorganic materials 0.000 claims abstract description 22
- 239000012790 adhesive layer Substances 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 11
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 56
- 239000007789 gas Substances 0.000 claims description 34
- 229910052697 platinum Inorganic materials 0.000 claims description 25
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 14
- 239000000203 mixture Substances 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910010037 TiAlN Inorganic materials 0.000 claims description 10
- 229910052741 iridium Inorganic materials 0.000 claims description 10
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 10
- 239000000460 chlorine Substances 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 7
- 229910052801 chlorine Inorganic materials 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 229910004491 TaAlN Inorganic materials 0.000 claims description 5
- 229910004200 TaSiN Inorganic materials 0.000 claims description 5
- 229910010038 TiAl Inorganic materials 0.000 claims description 5
- 229910008482 TiSiN Inorganic materials 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 229910052718 tin Inorganic materials 0.000 claims description 5
- 238000005389 semiconductor device fabrication Methods 0.000 claims description 4
- 239000010936 titanium Substances 0.000 description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- DHXVGJBLRPWPCS-UHFFFAOYSA-N Tetrahydropyran Chemical compound C1CCOCC1 DHXVGJBLRPWPCS-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010897 surface acoustic wave method Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】強誘電体層のエッチングによる損傷を最小限にするエッチング方法を提供する。
【解決手段】強誘電体層の強誘電特性を保ち、エッチング残留物を除去しながら、強誘電体層の上の貴金属上部電極をエッチングする方法は、用意された基板上にバリア層を堆積することと（１４）、バリア層上に堆積された下部電極層の上に強誘電体層を堆積することと（１８）、強誘電体層上に堆積された上部電極層の上に接着層を堆積すること（２２）、接着層上に堆積されたハードマスクをパターニングすることと（２８）、最初のエッチング工程において、エッチング残留物を生成する所定の基板ＲＦバイアス電力で貴金属上部電極層をエッチングすること（３０）、および所定のＲＦバイアス電力よりも低いＲＦバイアス電力で貴金属上部電極層と強誘電体層とをオーバーエッチングすることによって、最初のエッチング工程のエッチング残留物を除去することと（３２）を含む。
【選択図】 図１
【解決手段】強誘電体層の強誘電特性を保ち、エッチング残留物を除去しながら、強誘電体層の上の貴金属上部電極をエッチングする方法は、用意された基板上にバリア層を堆積することと（１４）、バリア層上に堆積された下部電極層の上に強誘電体層を堆積することと（１８）、強誘電体層上に堆積された上部電極層の上に接着層を堆積すること（２２）、接着層上に堆積されたハードマスクをパターニングすることと（２８）、最初のエッチング工程において、エッチング残留物を生成する所定の基板ＲＦバイアス電力で貴金属上部電極層をエッチングすること（３０）、および所定のＲＦバイアス電力よりも低いＲＦバイアス電力で貴金属上部電極層と強誘電体層とをオーバーエッチングすることによって、最初のエッチング工程のエッチング残留物を除去することと（３２）を含む。
【選択図】 図１
Description
本発明は、ＭＦＭＩＳ、ＭＦＭＳ、ＭＦＩＳ、ＭＩＦＳ、ＭＦＳ、ＭＩＦＩＭＩＳ型のＦｅＲＡＭなどのＦｅＲＡＭ用途に用いられるＰｔ／ＰＧＯスタックエッチング方法に関する。本発明は、ＤＲＡＭ、コンデンサ、焦電性の赤外線センサー、光学ディスプレイ、光学スイッチ、ピエゾトランスデューサ、および、表面音波デバイスのアプリケーションの製造中においても用いられ得る。
ウェットエッチングまたはドライエッチングを行うかによらず、白金金属をエッチングするのは比較的難しい。白金が白金／強誘電体スタックの構造で上部電極として用いられる場合には、白金層のエッチングはさらに困難になる。それは、通常、強誘電体材料が、白金のエッチングに適した全てのドライエッチングまたはウェットエッチングによる作用を容易に受け、それにより、強誘電層の強誘電特性が劣化または全損する。鉛ゲルマニウム酸化物（Ｐｂ５Ｇｅ３Ｏ１１）（ＰＧＯ）は、単一トランジスタ用途に用いられ得る強誘電体材料である。ＰＧＯは、ＨＦなどの大抵のエッチング成分によりウェットエッチングされ得る。Ｐｔ／ＰＧＯスタックのエッチング処理と、エッチング後の全ての洗浄処理とがさらに複雑になる。マスクとしてフォトレジストを用い、その成分として塩素とアルゴンとを用いたＰｔ／ＰＧＯスタックのエッチングは周知であるが、その結果生じたエッチング残留物は、下にあるＰＧＯ薄膜を損傷することなしに容易に洗浄することはできない。
本発明の課題は、エッチング残留物を除去する白金エッチング処理を提供することである。
本発明の別の課題は、下層に位置する全ての強誘電体層のエッチングによる損傷を最小限にすることである。
本発明のさらなる課題は、エッチング残留物を除去するがＰＧＯ層を損傷せずに、ＰＧＯ層の上の白金上部電極をエッチングする方法を提供することである。
ＰＧＯ強誘電体層の強誘電特性を保ち、かつ、半導体デバイスの製造の間におけるエッチング残留物を除去しながら、ＰＧＯ強誘電体層の上の白金上部電極をエッチングする方法は、基板を用意することと、基板の上にバリア層を堆積することと、バリア層の上にイリジウム下部電極層を堆積することと、イリジウム下部電極層の上にＰＧＯ強誘電体層を堆積することと、ＰＧＯ強誘電体層の上に白金上部電極層を堆積することと、白金上部電極層の上に接着層を堆積することと、接着層の上にハードマスク層を堆積することと、ハードマスク層にフォトレジストを供給し、フォトレジストをパターニングし現像することと、ハードマスクをパターニングすることと、最初のエッチング工程において、エッチング残留物を生成する約１０Ｗ〜約１０００Ｗの基板ＲＦバイアス電力で貴金属上部電極層をエッチングすることと、約５Ｗ〜約１５０Ｗの範囲におけるＲＦバイアス電力で貴金属上部電極層と強誘電体層とをオーバーエッチングすることにより、最初のエッチング工程のエッチング残留物を除去することと、半導体デバイスを完成させることとを含む。
この要旨と、本発明の課題とを提供することにより、本発明の本質を即座に理解できる。
本発明は、さらに以下の手段を提供する。
（項目１）
強誘電体層の強誘電特性を維持し、かつ半導体デバイスの製造の間におけるエッチング残留物を除去する間において、該強誘電体層の上の貴金属上部電極をエッチングする方法であって、
基板を用意することと、
該基板の上にバリア層を堆積することと、
該バリア層の上に下部電極層を堆積することと、
該下部電極層の上に強誘電体層を堆積することと、
該強誘電体層の上に貴金属上部電極層を堆積することと、
該上部電極層の上に接着層を堆積することと、
該接着層の上にハードマスク層を堆積することと、
該ハードマスク層にフォトレジストを供給し、該フォトレジストをパターニングし、かつ現像することと、
該ハードマスクをパターニングすることと、
最初のエッチング工程において、エッチング残留物を生成する所定のＲＦバイアス電力により該貴金属上部電極層をエッチングすることと、
該所定のＲＦバイアス電力よりも低いＲＦバイアス電力により該貴金属上部電極層と該強誘電体層とをオーバーエッチングすることにより該最初のエッチング工程に由来したエッチング残留物を除去することと、
該半導体デバイスを完成させることと
を包含する、方法。
強誘電体層の強誘電特性を維持し、かつ半導体デバイスの製造の間におけるエッチング残留物を除去する間において、該強誘電体層の上の貴金属上部電極をエッチングする方法であって、
基板を用意することと、
該基板の上にバリア層を堆積することと、
該バリア層の上に下部電極層を堆積することと、
該下部電極層の上に強誘電体層を堆積することと、
該強誘電体層の上に貴金属上部電極層を堆積することと、
該上部電極層の上に接着層を堆積することと、
該接着層の上にハードマスク層を堆積することと、
該ハードマスク層にフォトレジストを供給し、該フォトレジストをパターニングし、かつ現像することと、
該ハードマスクをパターニングすることと、
最初のエッチング工程において、エッチング残留物を生成する所定のＲＦバイアス電力により該貴金属上部電極層をエッチングすることと、
該所定のＲＦバイアス電力よりも低いＲＦバイアス電力により該貴金属上部電極層と該強誘電体層とをオーバーエッチングすることにより該最初のエッチング工程に由来したエッチング残留物を除去することと、
該半導体デバイスを完成させることと
を包含する、方法。
（項目２）
上記最初のエッチング工程が、エッチングシステムとしての最先端の高密度プラズマ反応炉内においてエッチングすることを包含し、
該エッチングにおいて、
ガス混合成分におけるＡｒの割合が約５％〜約８０％の範囲内にあり、好適には約５０％〜約８０％の範囲内にある、アルゴンと、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、およびそれらの組み合わせからなるガスの群から選択された塩素含有ガスとのガス混合成分を使用し、該ガス混合成分は、約２０ｓｃｃｍ〜約１００ｓｃｃｍの間にある総ガス流速、好適には約４０ｓｃｃｍ〜約７０ｓｃｃｍの間にある総ガス流速と、約１ｍｔｏｒｒ〜約５０ｍｔｏｒｒの間にある処理圧力、好適には約３ｍｔｏｒｒ〜約１０ｍｔｏｒｒの間にある処理圧力とを有しており、
約４００Ｗ〜約１０００Ｗの間にあるマイクロ波電力と、約１０Ｗ〜約１０００Ｗの間にある基板ＲＦバイアス電力とを使用し、
上記基板が約−５０℃〜約５００℃の間にある温度、好適には、ほぼ室温から約１００℃の間の温度に保たれている、項目１に記載の方法。
上記最初のエッチング工程が、エッチングシステムとしての最先端の高密度プラズマ反応炉内においてエッチングすることを包含し、
該エッチングにおいて、
ガス混合成分におけるＡｒの割合が約５％〜約８０％の範囲内にあり、好適には約５０％〜約８０％の範囲内にある、アルゴンと、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、およびそれらの組み合わせからなるガスの群から選択された塩素含有ガスとのガス混合成分を使用し、該ガス混合成分は、約２０ｓｃｃｍ〜約１００ｓｃｃｍの間にある総ガス流速、好適には約４０ｓｃｃｍ〜約７０ｓｃｃｍの間にある総ガス流速と、約１ｍｔｏｒｒ〜約５０ｍｔｏｒｒの間にある処理圧力、好適には約３ｍｔｏｒｒ〜約１０ｍｔｏｒｒの間にある処理圧力とを有しており、
約４００Ｗ〜約１０００Ｗの間にあるマイクロ波電力と、約１０Ｗ〜約１０００Ｗの間にある基板ＲＦバイアス電力とを使用し、
上記基板が約−５０℃〜約５００℃の間にある温度、好適には、ほぼ室温から約１００℃の間の温度に保たれている、項目１に記載の方法。
（項目３）
上記オーバーエッチング工程が約５Ｗ〜約１５０Ｗの範囲内にあるＲＦバイアス電力において行われる、項目１に記載の方法。
上記オーバーエッチング工程が約５Ｗ〜約１５０Ｗの範囲内にあるＲＦバイアス電力において行われる、項目１に記載の方法。
（項目４）
上記基板を用意することが、ケイ素と、二酸化ケイ素と、多結晶シリコンとからなる群から選択された基板を用意することを包含する、項目１に記載の方法。
上記基板を用意することが、ケイ素と、二酸化ケイ素と、多結晶シリコンとからなる群から選択された基板を用意することを包含する、項目１に記載の方法。
（項目５）
上記バリア層を堆積することが、Ｔａと、ＴａＮと、Ｔｉと、ＴｉＮと、ＴｉＡｌＮと、ＴａＡｌＮと、ＴｉＳｉＮと、ＴａＳｉＮと、ＴｉＡｌと、ＴｉＡｌＮとからなる材料の群から選択された材料のバリア層を堆積することを包含する、項目１に記載の方法。
上記バリア層を堆積することが、Ｔａと、ＴａＮと、Ｔｉと、ＴｉＮと、ＴｉＡｌＮと、ＴａＡｌＮと、ＴｉＳｉＮと、ＴａＳｉＮと、ＴｉＡｌと、ＴｉＡｌＮとからなる材料の群から選択された材料のバリア層を堆積することを包含する、項目１に記載の方法。
（項目６）
上記下部電極層を堆積することがイリジウムの層を堆積することを包含する、項目１に記載の方法。
上記下部電極層を堆積することがイリジウムの層を堆積することを包含する、項目１に記載の方法。
（項目７）
上記強誘電体層を堆積することがＰＧＯの層を堆積することを包含する、項目１に記載の方法。
上記強誘電体層を堆積することがＰＧＯの層を堆積することを包含する、項目１に記載の方法。
（項目８）
上記上部電極層を堆積することが白金の層を堆積することを包含する、項目１に記載の方法。
上記上部電極層を堆積することが白金の層を堆積することを包含する、項目１に記載の方法。
（項目９）
ＰＧＯ強誘電体層の強誘電特性を維持し、かつ、半導体デバイスの製造の間におけるエッチング残留物を除去する間において、該ＰＧＯ強誘電体層の上の白金上部電極をエッチングする方法であって、
基板を用意することと、
該基板の上にバリア層を堆積することと、
該バリア層の上にイリジウム下部電極層を堆積することと、
該イリジウム下部電極層の上にＰＧＯ強誘電体層を堆積することと、
該ＰＧＯ強誘電体層の上に白金上部電極層を堆積することと、
該白金上部電極層の上に接着層を堆積することと、
該接着層の上にハードマスク層を堆積することと、
該ハードマスク層にフォトレジストを供給し、該フォトレジストをパターニングし、かつ現像することと、
該ハードマスクをパターニングすることと、
最初のエッチング工程において、エッチング残留物を生成する約１０Ｗ〜約１０００Ｗの間にあるＲＦバイアス電力により該貴金属上部電極層をエッチングすることと、
約５Ｗ〜約１５０Ｗの範囲内にあるＲＦバイアス電力により該貴金属上部電極層と該強誘電体層とをオーバーエッチングすることにより該最初のエッチング工程に由来したエッチング残留物を除去することと、
該半導体デバイスを完成させることと
を包含する、方法。
ＰＧＯ強誘電体層の強誘電特性を維持し、かつ、半導体デバイスの製造の間におけるエッチング残留物を除去する間において、該ＰＧＯ強誘電体層の上の白金上部電極をエッチングする方法であって、
基板を用意することと、
該基板の上にバリア層を堆積することと、
該バリア層の上にイリジウム下部電極層を堆積することと、
該イリジウム下部電極層の上にＰＧＯ強誘電体層を堆積することと、
該ＰＧＯ強誘電体層の上に白金上部電極層を堆積することと、
該白金上部電極層の上に接着層を堆積することと、
該接着層の上にハードマスク層を堆積することと、
該ハードマスク層にフォトレジストを供給し、該フォトレジストをパターニングし、かつ現像することと、
該ハードマスクをパターニングすることと、
最初のエッチング工程において、エッチング残留物を生成する約１０Ｗ〜約１０００Ｗの間にあるＲＦバイアス電力により該貴金属上部電極層をエッチングすることと、
約５Ｗ〜約１５０Ｗの範囲内にあるＲＦバイアス電力により該貴金属上部電極層と該強誘電体層とをオーバーエッチングすることにより該最初のエッチング工程に由来したエッチング残留物を除去することと、
該半導体デバイスを完成させることと
を包含する、方法。
（項目１０）
上記最初のエッチング工程が、エッチングシステムとしての最先端の高密度プラズマ反応炉内においてエッチングすることを包含し、
該エッチングにおいて、
ガス混合成分におけるＡｒの割合が約５％〜約８０％の範囲内にあり、好適には約５０％〜約８０％の範囲内にある、アルゴンと、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、およびそれらの組み合わせからなるガスの群から選択された塩素含有ガスとのガス混合成分を使用し、該ガス混合成分は、約２０ｓｃｃｍ〜約１００ｓｃｃｍの間にある総ガス流速、好適には約４０ｓｃｃｍ〜約７０ｓｃｃｍの間にある総ガス流速と、約１ｍｔｏｒｒ〜約５０ｍｔｏｒｒの間にある処理圧力、好適には約３ｍｔｏｒｒ〜約１０ｍｔｏｒｒの間にある処理圧力とを有しており、
約４００Ｗ〜約１０００Ｗの間にあるマイクロ波電力を使用し、
上記基板が約−５０℃〜約５００℃の間にある温度、好適には、ほぼ室温から約１００℃の間の温度に保たれている、項目１に記載の方法。
上記最初のエッチング工程が、エッチングシステムとしての最先端の高密度プラズマ反応炉内においてエッチングすることを包含し、
該エッチングにおいて、
ガス混合成分におけるＡｒの割合が約５％〜約８０％の範囲内にあり、好適には約５０％〜約８０％の範囲内にある、アルゴンと、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、およびそれらの組み合わせからなるガスの群から選択された塩素含有ガスとのガス混合成分を使用し、該ガス混合成分は、約２０ｓｃｃｍ〜約１００ｓｃｃｍの間にある総ガス流速、好適には約４０ｓｃｃｍ〜約７０ｓｃｃｍの間にある総ガス流速と、約１ｍｔｏｒｒ〜約５０ｍｔｏｒｒの間にある処理圧力、好適には約３ｍｔｏｒｒ〜約１０ｍｔｏｒｒの間にある処理圧力とを有しており、
約４００Ｗ〜約１０００Ｗの間にあるマイクロ波電力を使用し、
上記基板が約−５０℃〜約５００℃の間にある温度、好適には、ほぼ室温から約１００℃の間の温度に保たれている、項目１に記載の方法。
（項目１１）
上記基板を用意することが、ケイ素と、二酸化ケイ素と、多結晶シリコンとからなる群から選択された基板を用意することを包含する、項目９に記載の方法。
上記基板を用意することが、ケイ素と、二酸化ケイ素と、多結晶シリコンとからなる群から選択された基板を用意することを包含する、項目９に記載の方法。
（項目１２）
上記バリア層を堆積することが、Ｔａと、ＴａＮと、Ｔｉと、ＴｉＮと、ＴｉＡｌＮと、ＴａＡｌＮと、ＴｉＳｉＮと、ＴａＳｉＮと、ＴｉＡｌと、ＴｉＡｌＮとからなる材料の群から選択された材料のバリア層を堆積することを包含する、項目９に記載の方法。
上記バリア層を堆積することが、Ｔａと、ＴａＮと、Ｔｉと、ＴｉＮと、ＴｉＡｌＮと、ＴａＡｌＮと、ＴｉＳｉＮと、ＴａＳｉＮと、ＴｉＡｌと、ＴｉＡｌＮとからなる材料の群から選択された材料のバリア層を堆積することを包含する、項目９に記載の方法。
（項目１３）
上記ハードマスク層を堆積することが、ＳｉＯ２層を堆積することを包含する、項目９に記載の方法。
（摘要）
強誘電体層の強誘電特性を保ち、エッチング残留物を除去しながら、強誘電体層の上の貴金属上部電極をエッチングする方法は、基板を用意することと、基板上にバリア層を堆積することと、バリア層上に下部電極層を堆積することと、下部電極層上に強誘電体層を堆積することと、強誘電体層上に貴金属上部電極層を堆積することと、上部電極層上に接着層を堆積することと、接着層上にハードマスク層を堆積することと、ハードマスクをパターニングすることと、最初のエッチング工程において、エッチング残留物を生成する所定の基板ＲＦバイアス電力で貴金属上部電極層をエッチングすることと、および所定のＲＦバイアス電力よりも低いＲＦバイアス電力で貴金属上部電極層と強誘電体層とをオーバーエッチングすることによる最初のエッチング工程のエッチング残留物を除去することとを含む。
上記ハードマスク層を堆積することが、ＳｉＯ２層を堆積することを包含する、項目９に記載の方法。
（摘要）
強誘電体層の強誘電特性を保ち、エッチング残留物を除去しながら、強誘電体層の上の貴金属上部電極をエッチングする方法は、基板を用意することと、基板上にバリア層を堆積することと、バリア層上に下部電極層を堆積することと、下部電極層上に強誘電体層を堆積することと、強誘電体層上に貴金属上部電極層を堆積することと、上部電極層上に接着層を堆積することと、接着層上にハードマスク層を堆積することと、ハードマスクをパターニングすることと、最初のエッチング工程において、エッチング残留物を生成する所定の基板ＲＦバイアス電力で貴金属上部電極層をエッチングすることと、および所定のＲＦバイアス電力よりも低いＲＦバイアス電力で貴金属上部電極層と強誘電体層とをオーバーエッチングすることによる最初のエッチング工程のエッチング残留物を除去することとを含む。
以下の本発明の好適な実施形態の詳細な説明を図面とともに参照することにより、より完全な理解が得られ得る。
図１を参照すると、本発明の方法は、概して１０に示される。図１および図２を参照すると、まず、基板１２が用意される。基板１２は、シリコン、二酸化ケイ素、または多結晶シリコンであり得る。基板１２の上にバリア層１４を堆積する。バリア層１４は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴｉＡｌ、またはＴｉＡｌＮから製造され得る。下部電極層１６は好適な実施形態ではイリジウムから成り、バリア層１４の上に下部電極層１６を堆積する。
好適な実施形態では、イリジウム下部電極の上に鉛ゲルマニウム酸化物（Ｐｂ５Ｇｅ３Ｏ１１）（ＰＧＯ）強誘電体層１８を堆積させ、ＰＧＯの上に白金上部電極などの貴金属上部電極層２０を堆積する。本発明の方法は、白金とＳｉＯ２との接着が悪いために、ハードマスク層としてＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ ｏｘｉｄｅ（ｏｘａｎｅ））などのＳｉＯ２の層を用い、ＳｉＯ２ハードマスク２４の堆積の前に、白金上部電極２０の上にチタンの薄い接着層２２（例えば約１０ｎｍ〜約１００ｎｍ）を堆積する。ＳｉＯ２ハードマスクの厚みは約１００ｎｍ〜約１０００ｎｍの間にあり、その厚みは、後にエッチングされる白金上部電極２０の厚みに依存する。
フォトレジスト層２６がＳｉＯ２層２４に供給され、所望されるパターンでパターニングされ、現像される。最先端プロセスでＳｉＯ２ハードマスクをパターニングした後に、フォトレジストが除去され（２８）、ウェーハの白金エッチングの準備が整う。
ＭＦＩＳ型の単一トランジスタに適用する場合には、ＺｒＯ２、ＨｆＯ２、または、ドープされたＺｒＯ２およびＨｆＯ２の薄膜などの絶縁層の上にＰＧＯが堆積され得る。残りのプロセスは上述したプロセスと類似する。
本発明の方法の白金エッチング３０にはアルゴンと塩素とのガス混合成分を用いる。Ｃｌ-２ガスは、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、または、それらの組み合わせにより置換され得る。総ガス流速は、約２０ｓｃｃｍ〜約１００ｓｃｃｍの間にあり、約４０ｓｃｃｍ〜約７０ｓｃｃｍの間にあることが好ましい。処理圧力は、約１ｍｔｏｒｒ〜約５０ｍｔｏｒｒの間にあり、約３ｍｔｏｒｒ〜約１０ｍｔｏｒｒの間にあることが好ましい。マイクロ波の電力は約４００Ｗ〜約１０００Ｗの間にあり、基板ＲＦバイアス電力は約１０Ｗ〜約１０００Ｗの間にある。基板温度は約−５０℃〜約５００℃の間にあり、室温と１００℃との間にあることが好ましい。ガス成分におけるＡｒの割合は、約５％〜約８０％の間にあり、約５０％〜約８０％の間にあることが好ましい。残りのガスはＣｌ２成分である。
白金上部電極の最初のエッチングの後に、低ＲＦバイアス電力でのオーバーエッチング工程３２が行われ、それによりエッチング残留物が除去される。ＲＦバイアスの電力範囲は約５Ｗ〜約１５０Ｗの範囲である。このオーバーエッチングにより、下にある強誘電層を損傷させることなく効果的にエッチング残留物が除去される。次いで、最先端プロセス３４により半導体デバイスを完成させる。
本発明の方法の好適な実施形態の一例には、エッチングシステムとして最先端の高密度プラズマ反応炉の使用が含まれる。一例はＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマ反応炉である。この場合において、ＥＣＲマイクロ波電力とＲＦバイアス電力とを調節することにより、プラズマ内のイオン密度およびイオンエネルギーが独立して制御される。ガス成分には、約２０％〜約８０％の間にあるアルゴンと、約８０％〜約２０％の間にあるＣｌ２または均等物などの塩素成分が含まれる。処理圧力は約５ｍｔｏｒｒ〜約１０ｍｔｏｒｒの間にある。マイクロ波電力は約５００Ｗ〜約８００Ｗの間にあり、最初のエッチングＲＦバイアス電力は約１００Ｗ〜約４００Ｗの間にある。オーバーエッチング工程は、約５Ｗ〜約１５０Ｗの範囲にある低ＲＦバイアス電力で行われる。図３は、ハードマスクとしてＳｉＯ２を用いたＳｉＯ２（４００ｎｍ）／Ｔｉ（２０ｎｍ）／Ｐｔ（１５０ｎｍ）／Ｔｉ（５０ｎｍ）／ＳｉＯ２のエッチングプロファイルを示す。
ＦｅＲＡＭ用途への、強誘電体層の上の白金上部電極をエッチングするエッチングプロセスについて開示した。添付の特許請求の範囲により定められる本発明の範囲内において、本発明のさらなる変更および修正がなされ得るということは理解され得る。
１２ 基板
１４ バリア層
１６ 下部電極
１８ 強誘電体層
２０ 上部電極
２２ 接着層
２４ ハードマスク
２６ フォトレジスト層
１４ バリア層
１６ 下部電極
１８ 強誘電体層
２０ 上部電極
２２ 接着層
２４ ハードマスク
２６ フォトレジスト層
Claims (13)
- 強誘電体層の強誘電特性を維持し、かつ半導体デバイスの製造の間におけるエッチング残留物を除去する間において、該強誘電体層の上の貴金属上部電極をエッチングする方法であって、
基板を用意することと、
該基板の上にバリア層を堆積することと、
該バリア層の上に下部電極層を堆積することと、
該下部電極層の上に強誘電体層を堆積することと、
該強誘電体層の上に貴金属上部電極層を堆積することと、
該上部電極層の上に接着層を堆積することと、
該接着層の上にハードマスク層を堆積することと、
該ハードマスク層にフォトレジストを供給し、該フォトレジストをパターニングし、かつ現像することと、
該ハードマスクをパターニングすることと、
最初のエッチング工程において、エッチング残留物を生成する所定のＲＦバイアス電力により該貴金属上部電極層をエッチングすることと、
該所定のＲＦバイアス電力よりも低いＲＦバイアス電力により該貴金属上部電極層と該強誘電体層とをオーバーエッチングすることにより該最初のエッチング工程に由来したエッチング残留物を除去することと、
該半導体デバイスを完成させることと
を包含する、方法。 - 前記最初のエッチング工程が、エッチングシステムとしての最先端の高密度プラズマ反応炉内においてエッチングすることを包含し、
該エッチングにおいて、
ガス混合成分におけるＡｒの割合が約５％〜約８０％の範囲内にあり、好適には約５０％〜約８０％の範囲内にある、アルゴンと、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、およびそれらの組み合わせからなるガスの群から選択された塩素含有ガスとのガス混合成分を使用し、該ガス混合成分は、約２０ｓｃｃｍ〜約１００ｓｃｃｍの間にある総ガス流速、好適には約４０ｓｃｃｍ〜約７０ｓｃｃｍの間にある総ガス流速と、約１ｍｔｏｒｒ〜約５０ｍｔｏｒｒの間にある処理圧力、好適には約３ｍｔｏｒｒ〜約１０ｍｔｏｒｒの間にある処理圧力とを有しており、
約４００Ｗ〜約１０００Ｗの間にあるマイクロ波電力と、約１０Ｗ〜約１０００Ｗの間にある基板ＲＦバイアス電力とを使用し、
前記基板が約−５０℃〜約５００℃の間にある温度、好適には、ほぼ室温から約１００℃の間の温度に保たれている、請求項１に記載の方法。 - 前記オーバーエッチング工程が約５Ｗ〜約１５０Ｗの範囲内にあるＲＦバイアス電力において行われる、請求項１に記載の方法。
- 前記基板を用意することが、ケイ素と、二酸化ケイ素と、多結晶シリコンとからなる群から選択された基板を用意することを包含する、請求項１に記載の方法。
- 前記バリア層を堆積することが、Ｔａと、ＴａＮと、Ｔｉと、ＴｉＮと、ＴｉＡｌＮと、ＴａＡｌＮと、ＴｉＳｉＮと、ＴａＳｉＮと、ＴｉＡｌと、ＴｉＡｌＮとからなる材料の群から選択された材料のバリア層を堆積することを包含する、請求項１に記載の方法。
- 前記下部電極層を堆積することがイリジウムの層を堆積することを包含する、請求項１に記載の方法。
- 前記強誘電体層を堆積することがＰＧＯの層を堆積することを包含する、請求項１に記載の方法。
- 前記上部電極層を堆積することが白金の層を堆積することを包含する、請求項１に記載の方法。
- ＰＧＯ強誘電体層の強誘電特性を維持し、かつ、半導体デバイスの製造の間におけるエッチング残留物を除去する間において、該ＰＧＯ強誘電体層の上の白金上部電極をエッチングする方法であって、
基板を用意することと、
該基板の上にバリア層を堆積することと、
該バリア層の上にイリジウム下部電極層を堆積することと、
該イリジウム下部電極層の上にＰＧＯ強誘電体層を堆積することと、
該ＰＧＯ強誘電体層の上に白金上部電極層を堆積することと、
該白金上部電極層の上に接着層を堆積することと、
該接着層の上にハードマスク層を堆積することと、
該ハードマスク層にフォトレジストを供給し、該フォトレジストをパターニングし、かつ現像することと、
該ハードマスクをパターニングすることと、
最初のエッチング工程において、エッチング残留物を生成する約１０Ｗ〜約１０００Ｗの間にあるＲＦバイアス電力により該貴金属上部電極層をエッチングすることと、
約５Ｗ〜約１５０Ｗの範囲内にあるＲＦバイアス電力により該貴金属上部電極層と該強誘電体層とをオーバーエッチングすることにより該最初のエッチング工程に由来したエッチング残留物を除去することと、
該半導体デバイスを完成させることと
を包含する、方法。 - 前記最初のエッチング工程が、エッチングシステムとしての最先端の高密度プラズマ反応炉内においてエッチングすることを包含し、
該エッチングにおいて、
ガス混合成分におけるＡｒの割合が約５％〜約８０％の範囲内にあり、好適には約５０％〜約８０％の範囲内にある、アルゴンと、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、およびそれらの組み合わせからなるガスの群から選択された塩素含有ガスとのガス混合成分を使用し、該ガス混合成分は、約２０ｓｃｃｍ〜約１００ｓｃｃｍの間にある総ガス流速、好適には約４０ｓｃｃｍ〜約７０ｓｃｃｍの間にある総ガス流速と、約１ｍｔｏｒｒ〜約５０ｍｔｏｒｒの間にある処理圧力、好適には約３ｍｔｏｒｒ〜約１０ｍｔｏｒｒの間にある処理圧力とを有しており、
約４００Ｗ〜約１０００Ｗの間にあるマイクロ波電力を使用し、
前記基板が約−５０℃〜約５００℃の間にある温度、好適には、ほぼ室温から約１００℃の間の温度に保たれている、請求項１に記載の方法。 - 前記基板を用意することが、ケイ素と、二酸化ケイ素と、多結晶シリコンとからなる群から選択された基板を用意することを包含する、請求項９に記載の方法。
- 前記バリア層を堆積することが、Ｔａと、ＴａＮと、Ｔｉと、ＴｉＮと、ＴｉＡｌＮと、ＴａＡｌＮと、ＴｉＳｉＮと、ＴａＳｉＮと、ＴｉＡｌと、ＴｉＡｌＮとからなる材料の群から選択された材料のバリア層を堆積することを包含する、請求項９に記載の方法。
- 前記ハードマスク層を堆積することが、ＳｉＯ２層を堆積することを包含する、請求項９に記載の方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/923,381 US7041511B2 (en) | 2004-08-20 | 2004-08-20 | Pt/PGO etching process for FeRAM applications |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006060203A true JP2006060203A (ja) | 2006-03-02 |
Family
ID=35910114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005215151A Withdrawn JP2006060203A (ja) | 2004-08-20 | 2005-07-25 | ＦｅＲＡＭ用途のためのＰｔ／ＰＧＯエッチングプロセス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7041511B2 (ja) |
| JP (1) | JP2006060203A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012161026A1 (ja) * | 2011-05-20 | 2012-11-29 | 富士フイルム株式会社 | ドライエッチング方法及びデバイス製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006100737A1 (ja) * | 2005-03-18 | 2008-08-28 | 富士通株式会社 | 半導体装置の製造方法 |
| JP4746357B2 (ja) * | 2005-06-09 | 2011-08-10 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US9008181B2 (en) | 2011-01-24 | 2015-04-14 | Qualcomm Incorporated | Single reference picture list utilization for interprediction video coding |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5279669A (en) * | 1991-12-13 | 1994-01-18 | International Business Machines Corporation | Plasma reactor for processing substrates comprising means for inducing electron cyclotron resonance (ECR) and ion cyclotron resonance (ICR) conditions |
| JP3388089B2 (ja) * | 1996-04-25 | 2003-03-17 | シャープ株式会社 | 不揮発性半導体メモリ素子の製造方法 |
| US6420740B1 (en) * | 1999-05-24 | 2002-07-16 | Sharp Laboratories Of America, Inc. | Lead germanate ferroelectric structure with multi-layered electrode |
| DE10118422B4 (de) * | 2001-04-12 | 2007-07-12 | Infineon Technologies Ag | Verfahren zur Herstellung einer strukturierten metallhaltigen Schicht auf einem Halbleiterwafer |
| US6656748B2 (en) * | 2002-01-31 | 2003-12-02 | Texas Instruments Incorporated | FeRAM capacitor post stack etch clean/repair |
| US6943039B2 (en) * | 2003-02-11 | 2005-09-13 | Applied Materials Inc. | Method of etching ferroelectric layers |
-
2004
- 2004-08-20 US US10/923,381 patent/US7041511B2/en not_active Expired - Fee Related
-
2005
- 2005-07-25 JP JP2005215151A patent/JP2006060203A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012161026A1 (ja) * | 2011-05-20 | 2012-11-29 | 富士フイルム株式会社 | ドライエッチング方法及びデバイス製造方法 |
| JP2012243992A (ja) * | 2011-05-20 | 2012-12-10 | Fujifilm Corp | ドライエッチング方法及びデバイス製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7041511B2 (en) | 2006-05-09 |
| US20060040413A1 (en) | 2006-02-23 |
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Legal Events
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