JPS63233549A - 薄膜形成法 - Google Patents
薄膜形成法Info
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- JPS63233549A JPS63233549A JP6765087A JP6765087A JPS63233549A JP S63233549 A JPS63233549 A JP S63233549A JP 6765087 A JP6765087 A JP 6765087A JP 6765087 A JP6765087 A JP 6765087A JP S63233549 A JPS63233549 A JP S63233549A
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- Japan
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- insulating film
- substrate
- etching
- electrode
- film
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- Pending
Links
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、凹凸を有する半導体基板上にその表面が平坦
となる薄膜を形成する方法の高スループツト化に関する
ものである。
となる薄膜を形成する方法の高スループツト化に関する
ものである。
従来の技術
LSIの高密度化および高信頼性のために素子部および
配線部の平坦化技術は不可欠である。
配線部の平坦化技術は不可欠である。
平坦化技術としてバイアススパッタ法が注目されている
。
。
バイアススパッタ法(C,Y、Ting ”5tud
y ofplanarized 5putter−de
posited 5in21′J、Vac。
y ofplanarized 5putter−de
posited 5in21′J、Vac。
Sci、Technol、、15(3)、Hay/ J
une 1978.pH05−1112)は1.7台の
4!置で凹凸表面状に平坦な膜を形成する技術として最
近注目されている。このバイアススパッタ法はスパッタ
リングで絶縁膜を形成する場合に試料基板側にも高周波
バイアス電圧を印加してArイオンを基板側にも入射さ
せるものであり、Arイオンによる絶縁膜のエツチング
速度が基板に平行な面を持つ部分よりも傾斜した部分の
方が速いことを利用して絶縁膜表面を平坦にする技術で
ある。
une 1978.pH05−1112)は1.7台の
4!置で凹凸表面状に平坦な膜を形成する技術として最
近注目されている。このバイアススパッタ法はスパッタ
リングで絶縁膜を形成する場合に試料基板側にも高周波
バイアス電圧を印加してArイオンを基板側にも入射さ
せるものであり、Arイオンによる絶縁膜のエツチング
速度が基板に平行な面を持つ部分よりも傾斜した部分の
方が速いことを利用して絶縁膜表面を平坦にする技術で
ある。
ここで、バイアススパッタ法による平坦化プロセスを説
明する。
明する。
第5図Aは、半導体基板21上に絶縁II! 22を形
成し、その後、金属配線23を形成したものである。第
5図Bは、バイアススパッタ法で絶縁l11324を堆
積したものである。この工程では、バイアススパッタ法
が、スパッタガスとしてArを使っているために、本工
程で高いバイアスを印加するとArにより電極配線がエ
ツチングされる。従って、金属配線23がエツチングさ
れないように金属配線23を被覆するように絶縁膜24
を堆積する。第5図Cは、基板に畠いバイアスを印加し
て第5図Bの絶縁膜凸部24bをエツチングしながら絶
縁膜を堆積したものである。第5図りは、所望の膜厚ま
で絶縁膜を堆積する工程である。以上が平坦化プロセス
の概要である。この平坦化プロセスで平坦化処理時間を
決めているのは、第5図B、Cの工程である。すなわち
、絶縁膜24を金属配線の高さまで堆積する工程と絶縁
g124の凸部24bの傾斜面をスパッタエッチし、最
終的に凸部を無くす工程である。従って、24bの凸部
が小さいほど平坦化処理時間を短くできる。しかし、バ
イアススパッタ法では、第5図Bに示すように金属配線
23を被覆するように金属配線の高さまで絶縁膜を堆積
するために、凸部24bの幅は配線幅よりも大きくなる
。また、この工程が終るまでは、高いバイアスを印加で
きない。その結果、平坦化の処理時間を短くすることが
できない欠点がある。
成し、その後、金属配線23を形成したものである。第
5図Bは、バイアススパッタ法で絶縁l11324を堆
積したものである。この工程では、バイアススパッタ法
が、スパッタガスとしてArを使っているために、本工
程で高いバイアスを印加するとArにより電極配線がエ
ツチングされる。従って、金属配線23がエツチングさ
れないように金属配線23を被覆するように絶縁膜24
を堆積する。第5図Cは、基板に畠いバイアスを印加し
て第5図Bの絶縁膜凸部24bをエツチングしながら絶
縁膜を堆積したものである。第5図りは、所望の膜厚ま
で絶縁膜を堆積する工程である。以上が平坦化プロセス
の概要である。この平坦化プロセスで平坦化処理時間を
決めているのは、第5図B、Cの工程である。すなわち
、絶縁膜24を金属配線の高さまで堆積する工程と絶縁
g124の凸部24bの傾斜面をスパッタエッチし、最
終的に凸部を無くす工程である。従って、24bの凸部
が小さいほど平坦化処理時間を短くできる。しかし、バ
イアススパッタ法では、第5図Bに示すように金属配線
23を被覆するように金属配線の高さまで絶縁膜を堆積
するために、凸部24bの幅は配線幅よりも大きくなる
。また、この工程が終るまでは、高いバイアスを印加で
きない。その結果、平坦化の処理時間を短くすることが
できない欠点がある。
。 を解決するための手段
本発囮は上記問題点に鑑みてなされたものであり、プラ
ズマ中の基板電極にバイアスを印“加し該基板電極上に
置かれた試料に成膜を行うプラズマ処理装置を用いて、
半導体素子の電極配線上に絶縁膜を堆積する場合におい
て、膜堆積に必要なプラズマを生成し膜堆積を行うと同
時に、前記基板電極にバイアスを印加し、酸素イオンも
しくは窒素イオンにより電極配線をエツチングしないで
絶縁膜をエツチングしながら絶縁膜を堆積することによ
り高スループツトの平坦化絶縁薄膜形成方法を提供する
ものである。
ズマ中の基板電極にバイアスを印“加し該基板電極上に
置かれた試料に成膜を行うプラズマ処理装置を用いて、
半導体素子の電極配線上に絶縁膜を堆積する場合におい
て、膜堆積に必要なプラズマを生成し膜堆積を行うと同
時に、前記基板電極にバイアスを印加し、酸素イオンも
しくは窒素イオンにより電極配線をエツチングしないで
絶縁膜をエツチングしながら絶縁膜を堆積することによ
り高スループツトの平坦化絶縁薄膜形成方法を提供する
ものである。
x盪1
以下、実施例と共に本発明の詳細な説明する。
第1図は本発明の方法を実施するための装置構成図であ
る。試料室14内の下方中央部には^周波等のバイアス
電源11に接続された基板電極12の上には薄膜を形成
すべき試料基板16が載置される。試料室14の側壁に
はガス導入機構17が設けられており、このガス導入機
構17からは薄膜の原料となるシランガス(SiH4)
等が供給される。試料室14の上にはプラズマ発生室1
3が設・けられており、プラズマ発生室13と試料室1
4との間には試料基板16と対向するように窓19が設
けられている。
る。試料室14内の下方中央部には^周波等のバイアス
電源11に接続された基板電極12の上には薄膜を形成
すべき試料基板16が載置される。試料室14の側壁に
はガス導入機構17が設けられており、このガス導入機
構17からは薄膜の原料となるシランガス(SiH4)
等が供給される。試料室14の上にはプラズマ発生室1
3が設・けられており、プラズマ発生室13と試料室1
4との間には試料基板16と対向するように窓19が設
けられている。
プラズマ発生室13の上方周辺部にはガス導入機構15
が設けられており、このガス導入機構15からはArガ
スや02ガス等が供給される。
が設けられており、このガス導入機構15からはArガ
スや02ガス等が供給される。
プラズマ発生室13の外周には、プラズマ発生室13で
生成されたイオンを磁界によって効率よく試料室14に
輸送するためのマグネットコイル18が設けられている
。なお、プラズマ発生室13におけるイオンの発生方法
としては平行平板型、円筒型、イオンビーム型等がある
が本実施例ではマイクロ波電子サイクロトロン法を用い
ている。
生成されたイオンを磁界によって効率よく試料室14に
輸送するためのマグネットコイル18が設けられている
。なお、プラズマ発生室13におけるイオンの発生方法
としては平行平板型、円筒型、イオンビーム型等がある
が本実施例ではマイクロ波電子サイクロトロン法を用い
ている。
この装置によれば、真空度10−4〜10’Torrp
i!度の高真空下で5i02、SiN、ポリシリコン等
を堆積することができる。
i!度の高真空下で5i02、SiN、ポリシリコン等
を堆積することができる。
次に本実施例装置を用いて表面が平坦化された絶縁膜を
基板上に形成する方法を第2図に基づいて説明する。第
2図Aに示す試料基板は、能動素子等が形成された半導
体基板21上に絶縁膜22を堆積し、ざらにA1の金属
膜をスパッタ法で5000人の膜厚に形成した後フォト
リソグラフィによりバターニングし、CCl4でエツチ
ングして配線金属23を形成したものである。
基板上に形成する方法を第2図に基づいて説明する。第
2図Aに示す試料基板は、能動素子等が形成された半導
体基板21上に絶縁膜22を堆積し、ざらにA1の金属
膜をスパッタ法で5000人の膜厚に形成した後フォト
リソグラフィによりバターニングし、CCl4でエツチ
ングして配線金属23を形成したものである。
この試料基板を第1図に示す薄膜形成装置の基板電極1
2上に載置し、ガス導入機構17からs r H4を導
入しガス導入機構15から02を導入してプラズマを生
成し、試料基板上に5iQ2を5000人堆積する。こ
のとき同時に基板電極12に高周波バイアスを印加する
ため、試料基板16上において02イオンのスパッタリ
ング効果が生じる。すなわち、第2図Bに示すような構
造が得られる。ここで、02イオンによりスパッタリン
グ効果が生じている根拠を第3図に示す。第3図はS
r 02膜の堆積速度の高周波バイアス電力依存性を示
したものである。横軸が高周波バイアス電力、縦軸がS
iO2の堆積速度である。S i Hと02雰囲気中に
対してArの有無をパラメータとしている。
2上に載置し、ガス導入機構17からs r H4を導
入しガス導入機構15から02を導入してプラズマを生
成し、試料基板上に5iQ2を5000人堆積する。こ
のとき同時に基板電極12に高周波バイアスを印加する
ため、試料基板16上において02イオンのスパッタリ
ング効果が生じる。すなわち、第2図Bに示すような構
造が得られる。ここで、02イオンによりスパッタリン
グ効果が生じている根拠を第3図に示す。第3図はS
r 02膜の堆積速度の高周波バイアス電力依存性を示
したものである。横軸が高周波バイアス電力、縦軸がS
iO2の堆積速度である。S i Hと02雰囲気中に
対してArの有無をパラメータとしている。
このときのガス流間はSiト14が20SCCM。
02が20SCCMで、Ar有の場合のAr流吊は30
8CCMであり、200Wのマイクロ波電力を投入した
場合である。Arの有無にかかわらず高周波バイアス電
力の増加につれて堆積速度は減少している。高周波バー
イアスミ力が零の時の堆積速度からの任意の凸周波バイ
アス電力の時の堆積速度の減少分はスパッタリングによ
る効果と考える。特にAr無のs t 84と02雰囲
気中でスパッタリングが生じていることがわかる。さて
、この02イオンによるスパッタリングでは、5in2
をエツチングするがメタルをエツチングしない特徴があ
る。実際にSiO2、MO,AIのエツチング速度のA
rに対して02を添加したときの依存性を第4図に示ず
。第4図は横軸がO/(02+Ar)で、縦軸が5i0
2、Mo、AIのエツチング速度である。このとぎのA
rFltfflは208CCM、投入したマイクロ波電
力は200W、i周波バイアス電力は300Wである。
8CCMであり、200Wのマイクロ波電力を投入した
場合である。Arの有無にかかわらず高周波バイアス電
力の増加につれて堆積速度は減少している。高周波バー
イアスミ力が零の時の堆積速度からの任意の凸周波バイ
アス電力の時の堆積速度の減少分はスパッタリングによ
る効果と考える。特にAr無のs t 84と02雰囲
気中でスパッタリングが生じていることがわかる。さて
、この02イオンによるスパッタリングでは、5in2
をエツチングするがメタルをエツチングしない特徴があ
る。実際にSiO2、MO,AIのエツチング速度のA
rに対して02を添加したときの依存性を第4図に示ず
。第4図は横軸がO/(02+Ar)で、縦軸が5i0
2、Mo、AIのエツチング速度である。このとぎのA
rFltfflは208CCM、投入したマイクロ波電
力は200W、i周波バイアス電力は300Wである。
図よりArのみの時は、A1とMOのエツチング速度は
400A/min以上である。また、5102のエツチ
ング速度は300人/minである。02のみの時は、
メタルの表面は酸化されA1とMoのエツチング速度は
零である。しかし、S+ 02のエツチング速度は15
0A/m1rrrある。Arと02の両者が存在すると
きは、Arによるエツチングと02による酸化において
、相対的にエツチング速度が小さくなっているものと考
える。このように02では5iQ2をエツチングしメタ
ルをエツチングしない。従って、この特徴により、第2
図Bの工程において、SiHと02雰囲気中に、最初か
ら高いバイアスを印加し、図に示す構造が実現できる。
400A/min以上である。また、5102のエツチ
ング速度は300人/minである。02のみの時は、
メタルの表面は酸化されA1とMoのエツチング速度は
零である。しかし、S+ 02のエツチング速度は15
0A/m1rrrある。Arと02の両者が存在すると
きは、Arによるエツチングと02による酸化において
、相対的にエツチング速度が小さくなっているものと考
える。このように02では5iQ2をエツチングしメタ
ルをエツチングしない。従って、この特徴により、第2
図Bの工程において、SiHと02雰囲気中に、最初か
ら高いバイアスを印加し、図に示す構造が実現できる。
24aのように凸部分を小さく形成できるために平坦化
の処理時間を短縮することができる。第2図Cは、配線
上の凸部分24aをエツチングすると共に膜1「積を行
うことにより平坦な構造を得たものである。第2図りは
、さらに、膜堆積のみ行った結果である。なお、上記工
程において、第2図Bでは、配線の高さまで絶縁膜を堆
積する間に24aの凸部がエツチングされ完全に無くな
る工程を選んでも良い。以上の実施例においで、酸素の
代わりに窒素を用いてSiN膜を1tL積する場合に本
方法が適用できることはいうまでもない。又、本実施例
では、装置としで、バイアスECR装置を用いたが、本
発明は種々のプラズマを用いた成膜あるいはエツチング
装置で行うことができることは言うまでもない。
の処理時間を短縮することができる。第2図Cは、配線
上の凸部分24aをエツチングすると共に膜1「積を行
うことにより平坦な構造を得たものである。第2図りは
、さらに、膜堆積のみ行った結果である。なお、上記工
程において、第2図Bでは、配線の高さまで絶縁膜を堆
積する間に24aの凸部がエツチングされ完全に無くな
る工程を選んでも良い。以上の実施例においで、酸素の
代わりに窒素を用いてSiN膜を1tL積する場合に本
方法が適用できることはいうまでもない。又、本実施例
では、装置としで、バイアスECR装置を用いたが、本
発明は種々のプラズマを用いた成膜あるいはエツチング
装置で行うことができることは言うまでもない。
発明の詳細
な説明したように本発明は、我々が新しく見いだした酸
素イオンもしくは窒素イオンが電極配線をエツチングせ
ずに絶縁膜をエツチングするという選択エツチング現象
を用いたものであり、その効果は、 (1)平坦化プロセスにおいて、電極配線をエツチング
せずに絶縁膜をエツチングしながら絶縁膜を堆積できる
ので、電極配線上に同時に堆積される絶縁膜の凸部分を
小さく形成できる。
素イオンもしくは窒素イオンが電極配線をエツチングせ
ずに絶縁膜をエツチングするという選択エツチング現象
を用いたものであり、その効果は、 (1)平坦化プロセスにおいて、電極配線をエツチング
せずに絶縁膜をエツチングしながら絶縁膜を堆積できる
ので、電極配線上に同時に堆積される絶縁膜の凸部分を
小さく形成できる。
(2)電極配線をエツチングする不活性ガスのArがな
くても絶縁膜のエツチングが可能であり、ま・た、平坦
化プロセスの初期から高いバイアスを印加できるので、
平坦化をプロセス初期からおこなうことができる。
くても絶縁膜のエツチングが可能であり、ま・た、平坦
化プロセスの初期から高いバイアスを印加できるので、
平坦化をプロセス初期からおこなうことができる。
(3)上記(1) 、(2)の効果から、平坦化プロセ
スの処理時間を短縮でき、スループットの向上ができる
。
スの処理時間を短縮でき、スループットの向上ができる
。
第1図は本発明による薄膜形成法を実施するために用い
る装置の一例を示す路線図である。 第2図は、本発明による薄膜形成法の実施例を示す順次
の工程における路線的断面図である。 第3図は、5i02膜堆積速度の高周波バイアス電力依
存性を示す図である。 第4図は、5102、MOlAIのエツチング特性を示
す図である。 第5図は、従来の薄膜形成法を示す順次の工程における
路線的断面図である。 11・・・・・・・・・高周波バイアス電源12・・・
・・・・・・基板電極 13・・・・・・・・・プラズマ発生室14・・・・・
・・・・試料室 15.17 ・・・・・・・・・ガス導入機構 16・・・・・・・・・試料基板 18・・・・・・・・・マグネットコイル19・・・・
・・・・・窓 21・・・・・・・・・半導体基板 22.24.24a、24b ・・・・・・・・・絶縁膜 23・・・・・・・・・配線金属 出願人 日本電信電話株式会社 ′、−、ン゛ 第2図 第3図 第5図
る装置の一例を示す路線図である。 第2図は、本発明による薄膜形成法の実施例を示す順次
の工程における路線的断面図である。 第3図は、5i02膜堆積速度の高周波バイアス電力依
存性を示す図である。 第4図は、5102、MOlAIのエツチング特性を示
す図である。 第5図は、従来の薄膜形成法を示す順次の工程における
路線的断面図である。 11・・・・・・・・・高周波バイアス電源12・・・
・・・・・・基板電極 13・・・・・・・・・プラズマ発生室14・・・・・
・・・・試料室 15.17 ・・・・・・・・・ガス導入機構 16・・・・・・・・・試料基板 18・・・・・・・・・マグネットコイル19・・・・
・・・・・窓 21・・・・・・・・・半導体基板 22.24.24a、24b ・・・・・・・・・絶縁膜 23・・・・・・・・・配線金属 出願人 日本電信電話株式会社 ′、−、ン゛ 第2図 第3図 第5図
Claims (1)
- プラズマ中の基板電極にバイアスを印加し該基板電極
上に置かれた試料に成膜を行うプラズマ処理装置を用い
て、半導体素子の電極配線上に絶縁膜を堆積する場合に
おいて、前記プラズマ処理装置に少なくとも酸素または
窒素を含むガスを供給し、膜堆積に必要なプラズマを生
成し絶縁膜堆積を行うと同時に、前記基板電極にバイア
スを印加し酸素イオンもしくは窒素イオンを前記試料表
面に衝突せしめることにより電極配線をエッチングしな
いで該電極配線上の絶縁膜傾斜部をエッチングしながら
絶縁膜を堆積する薄膜形成法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6765087A JPS63233549A (ja) | 1987-03-20 | 1987-03-20 | 薄膜形成法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6765087A JPS63233549A (ja) | 1987-03-20 | 1987-03-20 | 薄膜形成法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63233549A true JPS63233549A (ja) | 1988-09-29 |
Family
ID=13351109
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6765087A Pending JPS63233549A (ja) | 1987-03-20 | 1987-03-20 | 薄膜形成法 |
Country Status (1)
Country | Link |
---|---|
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