KR20020093049A - 납 지르코늄 티타네이트 및 바륨 스트론튬 티타네이트를패터닝하는 방법 - Google Patents

납 지르코늄 티타네이트 및 바륨 스트론튬 티타네이트를패터닝하는 방법 Download PDF

Info

Publication number
KR20020093049A
KR20020093049A KR1020027013948A KR20027013948A KR20020093049A KR 20020093049 A KR20020093049 A KR 20020093049A KR 1020027013948 A KR1020027013948 A KR 1020027013948A KR 20027013948 A KR20027013948 A KR 20027013948A KR 20020093049 A KR20020093049 A KR 20020093049A
Authority
KR
South Korea
Prior art keywords
layer
pzt
plasma
bcl
bst
Prior art date
Application number
KR1020027013948A
Other languages
English (en)
Inventor
잉천짜우
황정에이치
야마우찌히데유끼
박시열
가와세요헤이
Original Assignee
어플라이드 머티어리얼즈 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼즈 인코포레이티드 filed Critical 어플라이드 머티어리얼즈 인코포레이티드
Publication of KR20020093049A publication Critical patent/KR20020093049A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명의 일 실시형태에서는, PZT 층 또는 BST 층을 패터닝하는 방법이 개시되어 있다. 예를 들면, PZT 층 또는 BST 층은 주요 에천트로서 보론 트리클로라이드 (BCl3) 또는 실리콘 테트라클로라이드 (SiCl4) 를 포함하는 플라즈마 공급 가스를 이용하여 티타늄 질화물 (TiN) 과 같은 고온 친화성 마스크를 통해 플라즈마 에칭된다. BCl3또는 SiCl4가 에천트 플라즈마 소스 가스로서 단독으로 이용될 수도 있지만, 통상적으로는, 본질적으로 불활성인 가스와 조합하여 이용된다. 본질적으로 불활성인 가스는 아르곤인 것이 바람직하다. 이용될 수 있는 다른 가능한 본질적으로 불활성인 가스는 크세논, 크립톤 및 헬륨이다. 어떤 경우에는, O2, N2, Cl2또는 이들의 조합물이 주요 에천트에 첨가되어, 고온 친화성 마스크 재료와 같은 인접한 재료에 대한 PZT 또는 BST의 에칭률을 증가시킬 수도 있다. TiN 마스크 재료는 하부 산화물에 손상을 주지 않으면서 용이하게 제거될 수 있다. 통상적으로, TiN 마스크의 에칭률에 대한 PZT막의 에칭률의 비는 20 : 1 보다 우수하기 때문에, TiN에 대한 PZT 또는 BST의 선택도는 매우 우수하다. 또한, 통상적으로, BCl3함유 플라즈마 소스 가스를 이용한 PZT의 에칭률은 분당 2000 Å을 넘는다. 기판 바이어스 전력은 BCl3또는 SiCl4로부터 발생되는 이온을, 에칭되어질 표면을 향하여 안내하기 위해 인가된다. 바이어스 전력은 PZT층과 접촉하는 도전성 층 또는 도전성 층들의 스퍼터링을 방지하도록 제어되어, 에칭된 PZT층의 표면이, 패터닝된 PZT를 포함하는 반도체 장치의 단락을 야기할 수 있는 도전성 재료에 의해 오염되지 않게 한다.

Description

납 지르코늄 티타네이트 및 바륨 스트론튬 티타네이트를 패터닝하는 방법{METHOD OF PATTERNING LEAD ZIRCONIUM TITANATE AND BARIUM STRONTIUM TITANATE}
강유전체 재료는 하나 이상의 결정축을 따라 자발분극을 일으키는 저대칭 결정 종에 속한다. 강유전체 결정은 외부전기장을 인가할 경우 2개의 직경 반대방향으로 배향될 수 있는 분극 백터를 갖는 것을 특징으로 한다. 강유전체 결정에서의 분극상태는 양의 금속이온과 음의 금속이온이 상이한 방향으로 변위되기 때문에 발생한다. 열역학적으로 안정된, 이들 상태는 보자력장 (Ec) 으로 알려진 외부전기장을 인가하는 경우 한 분극방향에서 다른 분극방향으로 스위칭될 수 있다. 두개의 안정된 분극상태들간에 분극방향을 스위칭하는 강유전체 재료의 능력은 바이너리 코드계 비휘발성 강유전체 랜덤 액세스 메모리 (NVFRAMs) 에 대한기반을 제공한다.
예를 들면, Pb(ZrxTi1-x)O3(납 지르코늄 티타네이트 (PZT)) 와 같은 일부 강유전체 재료는 "퀴리 온도" (PZT의 경우 670 ℃) 에서 강유전체 (저온) 상으로부터 비강유전체 (고온) 상으로 전이된다. 그러나, 예를 들면, BaMgF4와 같은 다른 강유전체 재료는 이들의 녹는점 이상의 온도에서도 그러한 상전이가 존재하지 않는다. 또한, 통상적으로 강유전체 재료는 분극 히스테리시스가 존재한다.
다양한 장치에 이용되기 위해 개발되는 강유전체 재료는 상술한 2개의 재료에 더하여, SBT(SrBi2Ta2O9), SBTN(SrBi2(Ta1-xNbx)2O9, 및 BST(BaxSr1-xTiO3) 가 있지만 이에 한정되는 것이 아니다.
특별한 관심을 끄는 강자성 반도체 장치로는, 통상적으로 전극들간에 끼워져 있는 강유전체 재료를 포함하는 강유전체 커패시터가 있다. 이들 예로는 Pt/PZT/Pt 커패시터 또는 Ir/PZT/Ir 커패시터가 있지만, 이에 한정되는 것은 아니다. NVFRAMS계 컴퓨터가 백업 디스크 메모리들을 필요로 하지 않기 때문에, 커패시터와 같은 강유전체 장치를 형성하기 위해 여러 반도체 기판층을 패터닝하는 것은 차세대 개인용 컴퓨터의 특별한 관심분야이다. 이러한 컴퓨터는 이동성 부품을 갖지 않아, 현재의 개인용 컴퓨터보다 더욱 소형이고 내구성이 강하다.
Chee Won Chung 등의 "Investigation of Etch Profiles in Etching of PZT and Pt Thin Films" 란 제목의 논문에서는 유도성 결합 플라즈마에서 염소가스와 플루오르 가스 화학을 이용하는 PbZrxTi1-xO3(PZT) 및 Pt 막의 리액티브 이온 에칭을 설명하고 있다 (Mat. Res. Soc. Symp. Proc. Vol. 493, pp. 119 - 129.). PZT막을 에칭하는데 기본적으로 이용되는 에칭 화학은 Cl2/C2F6/Ar인 플라즈마 소스 가스에 기초하였다. Cl2대 C2F6의 비는 9:1로 고정되며, Cl2/C2F6/Ar혼합물에서의 Cl2+C2F6의 농도는 가스 플로우 체적의 40%미만, 바람직하게는 30%이다. Pt 막을 에칭하는데 기본적으로 이용되는 에칭 화학은 Cl2/Ar인 플라즈마 소스 가스에 기초하였다. 이는, 에칭된 표면상에 재성막되는 PtCl2에칭 부산물 및 SiCl4/Cl2/Ar 의 플라즈마 소스가스에 기초한 Pt막에 대한 새로운 에칭 화학을 고려하여 결정한 것이다.
Barbara Charlet 등의 "Dry Etching of PZT Films In An ECR Plasma" (Mat. Res. Soc. Symp. Proc. Vol. 310, 1993, pp. 363 - 368) 란 제목인 PZT의 에칭에 관한 다른 논문에서는, 실리콘, 실리콘 다이옥사이드 및 백금에 관한 PZT 에칭을 설명하고 있다. Cl2와 조합한 SF6또는 HBr과 조합한 SF6를 포함하는 플라즈마 에천트를 이용한 플라즈마 에칭을, 각각의 조합물을 에천트로서 아르곤과 비교하여 상세히 설명하고 있다. PZT의 플라즈마 에칭에 관한 또 다른 정보는 H. Mace 등의 "Reactive ion etching of Pt/PZT/Pt ferroelectric thin film capacitors in high density DECR plasma" (Microelectronic Engineering, Vol. 29, 1995, pp. 45 - 48) 란 제목의 논문에서도 찾아볼 수 있다. 특히, CF4또는 CF4/Cl2, 또는 Cl2또는 아르곤을 이용한 플라즈마 에칭을 상세히 설명하고 있다. 또한, MaryHendrickson 등의 "Processing of PZT Piezoelectric Thin Films for Microelectromechanical Systems" (Proceedings of the Tenth IEEE International Symposium on the Applications of Ferroelectrics, August 18 - 21, 1966, Volume II, pp. 363 - 368) 란 제목의 논문에서도, Cl2/CCl4을 이용한 PZT 플라즈마 에칭을 설명하고 있다. 본 명세서는 PZT 플라즈마 에칭에 관한 위에서 열거한 논문들을 참조하고 있다.
통상적으로, BST (BaxSr1-xTi O3) 는 다이내믹 랜덤 액세스 메모리 (DRAMS) 의 형성에 이용되는데, BST 층의 두께는 수백 옹스트롬 정도로, 예를 들면, 통상적으로 200 Å 내지 300 Å의 범위에 있다. 이러한 특정 적용에서, BST는 강유전체 특성보다는 (비교적 높은 유전상수를 갖는) 유전특성용으로 이용된다. DRAMS 및 강유전체 랜덤 액세스 메모리 (FRAMS) 의 제조에서 PZT 및 BST의 이용은 1998년 7월 28일에 특허가 부여된 Chang-seok Kang의 미국특허 제 5,786,259 호에 개시되어 있다. 그러나, 이 특허공보에서는, 화학 기계적 폴리싱 단계 또는 "에치백" 단계를 이용하여 에칭되는 PZT 및 BST가 개시되어 있지 않다.
본 발명은 예를 들면, 강유전체 박막으로 형성되는 다이내믹 및 비휘발성 랜덤 액세스 메모리, 적외선 센서 및 전자광학장치에 관한 것이다. 더욱 자세하게는, 본 발명은 강유전체 막과 접촉할 수 있는 전극 재료에 더하여, 납 지르코늄 티타네이트 강유전체막을 패터닝하는 방법에 관한 것이다.
도 1a 및 도 1b는 233초 에칭 주기후에 에칭이 거의 일어나지 않는 Cl2/Ar/O2플라즈마 소스가스와 조합하여 TiN 마스크 (104) 를 이용해 PZT 층 (102) 의 에칭을 실시한 반도체 구조체 (100) 의 광학현미경사진을 나타내는 개략도이다. 도 1a는 에칭된 기판의 웨이퍼 중심영역을 나타내며, 도 1b는 에칭된 기판의 웨이퍼 에지영역을 나타낸다.
도 2a 및 도 2b는 본 발명을 이용하여 형성되는, 에칭된 반도체 구조체 (200) 를 나타내는 개략도로서, TiN 마스크 층 (206) 은 하부 백금층 (202) 상에 걸쳐 형성된 것으로 도시되어진 PZT 층 (204) 을 패터닝하는데 이용하였다. 도2a 및 도 2b는 약 73초의 에칭주기후의, 에칭된 기판의 웨이퍼 중심영역 및 에칭된 기판의 웨이퍼 에지영역을 각각 나타내는 도면이다.
도 3은 본 발명을 이용하여 형성되는, 에칭된 반도체 구조체 (300) 의 광학현미경사진을 나타내는 개략도로서, TiN 마스크 층 (도시 생략) 은 Ir인 상부전극층 (308) 및 하부 PZT 유전체층 (306) 을 패터닝하는데 이용되며, Ir인 상부전극층 (308) 및 하부 PZT 유전체층 (306) 양쪽은 Ir인 하부전극층 (304) 및 SiOx인 기판층 (302) 상을 덮고 있다.
이하, PZT 또는 BST 층의 플라즈마 에칭법을 설명한다. 본 방법은 (a) PZT 또는 BST 상을 덮고 있는 고온 친화성 (compatible) 마스크 재료를 패터닝하는 단계; 및 (b) 플라즈마 공급가스로부터 발생되는 플라즈마를 이용하여 PZT 층 또는 BST 층을 패터닝된 마스크 층을 통해 플라즈마 에칭하여, 상기 패터닝된 마스크층으로부터 PZT 층 또는 BST 층의 적어도 일부분으로 패턴을 전사하는 단계를 포함하며, 주요 화학 에천트 소스는 BCl3, SiCl4또는 이들의 조합물이다. 마스크 재료에 따라, 플라즈마 공급 가스에 Cl2의 첨가를 회피하거나 억제하는 것이 바람직한 일부 경우가 있다. 바람직한 고온 친화성 마스크 재료로는, 예를 들면, TaN, TiN, WN2, Ti, TiO2, SiO2또는 이들의 조합물을 포함하지만, 이들로 한정되는 것은 아니다.
본 방법은 강유전체 커패시터를 포함한 플라즈마 에칭 반도체 구조체를 형성하는데 이용될 수도 있으며, 이 커패시터는 상부 전극층, PZT 층 또는 BST 유전체층, 및 하부 전극층을 구비하며, 0.25㎛인 최소 배선폭, 약 85°내지 약 90°범위의 측벽각을 갖는다.
패터닝된 PZT 또는 BST 막에 대한 여러 가능한 응용으로 인하여, 발명자등은 이러한 막들을 플라즈마 에칭하는 방법에 대한 프로그램을 개발하기 시작했다. 본 발명의 바람직한 실시형태에서, 일 방법은 PZT 층 또는 BST 층을 패터닝하는 단계를 제공한다. 특히, PZT 층 또는 BST 층은 고온 친화성 (무기질이 자주 이용되지만 필수적인 것은 아님) 마스크 재료를 통하여 플라즈마 에칭된다. 마스크 재료는 산소를 포함하지 않는 것이 바람직하다. 무기질 마스크 재료의 예는 예를 들면, 티타늄 질화물 (TiN), 탄탈륨 질화물 (TaN), 텅스텐 질화물 (WN2), 티타늄 산화물 (TiO2) 을 포함하지만, 이에 한정되는 것은 아니다. 하드 마스크 재료는 TiN인 것이 바람직하다. 플라즈마 에천트 종은 보론 트리클로라이드 (BCl3), 실리콘 테트라클로라이드 (SiCl4) 또는 이들의 조합물을 포함하는 플라즈마 소스 (공급) 가스로부터 발생한다. BCl3또는 SiCl4주요 화학 에천트는 아르곤, 산소, 질소, 염소, 또는 이들의 조합물과 조합하여 자주 이용된다. 고온 친화성 마스크 재료가, 염소 함유 플라즈마 공급 가스로부터 발생되는 반응성 종에 노출될 때 에칭률의 현저한 증가가 일어나기 쉬운 금속을 포함하는 경우, 공급 가스내의 염소가 존재하는 것을 피해야 한다. 다른 인접한 재료에 대한 PZT 또는 BST의 에칭 선택도를 유리하게 개선하기 위해 산소, 질소 또는 염소가 첨가될 수 있다. 다른 본질적으로 불활성인 가스, 예를 들면, 크세논, 크립톤, 또는 헬륨이 첨가될 수도 있으나, 이에 한정되는 것은 아니다. 이러한 본질적으로 불활성인 가스는 기능적 차이를 보상하도록 조절되는 특성을 갖는 아르곤을 대신하여 또는 조합하여 이용될 수도 있다.
기판 바이어스 전력은 BCl3또는 SiCl4로부터 발생되는 이온을, 에칭되어질 표면을 향하여 안내하기 위해 인가된다. 이 바이어스 전력은 PZT 층 또는 BST 층과 접촉하는 도전성 층 또는 층들의 스퍼터링을 방지하도록 조절되어, 에칭된 PZT 층 또는 BST 층의 표면이, 패터닝된 PZT 또는 BST를 포함한 반도체 장치를 단락시킬 수 있는 도전성 재료에 의해 오염되지 않게 한다.
명세서내에 설명된 에칭 공정을 수행하는데 이용되는 장치는 비결합 플라즈마 소스 CenturaIntegrated Processing System 이지만, 플라즈마가 유도성 결합, 용량성 결합, 공진 결합 또는 이들의 조합물으로부터 발생되는 다른 종류의 에칭 공정 장치 또한 이용될 수 있다. 고밀도 플라즈마를 제공하는 장치를 이용하는것이 바람직하다. 통상적으로, "고밀도 플라즈마"란 용어는 5 x 1010e-/cm3이상인 전자 밀도를 갖는 플라즈마를 말하지만, 이에 한정되는 것은 아니다.
이용될 수 있는 공정장치의 특정예는 기판표면상에 위치되어 유도성 결합을 통한 플라즈마 발생을 보조하는 내부장치를 갖는 공정챔버, 원격 발생 소스로부터 플라즈마가 제공되는 공정챔버; 유도성 결합을 통한 플라즈마 발생을 보조하는챔버의 외부에 위치되는 장치를 갖는 공정챔버; 및 용량성 결합을 통한 플라즈마 발생을 보조하는 평행판 장치를 이용하는 공정챔버를 포함한다.
후술할 에칭공정이 수행되는 CENTURAIntegrated Processing System은 Santa Clara, California의 Applied Materials, Inc.로부터 입수가능하다. 이 시스템은 미국특허 제 5,186,718 호에 개시 및 도시되어 있다. 이 장치는 the Proceedings of the Eleventh International Symposium of Plasma Processing (1996년 5월 7일) 에서 Yan Ye 등에 의해 설명되어 Electrochemical Society Proceedings, Volume 96-12, pp. 222 - 233 (1996) 에 발표된 종류인 비결합성 플라즈마 소스 (DPS) 가 포함되었다. 이 플라즈마 공정 챔버는 8 inch (200 mm) 직경의 실리콘 웨이퍼를 처리할 수 있다.
DPS 에칭 시스템에서의 고밀도 플라즈마의 이용은 이온 밀도와 이온 에너지의 개별 제어라는 이점을 제공한다. 이는, 더욱 높은 선택도를 제공하고, 기판 손상을 감소시키고, 마이크로로드의 발생을 감소시키는데 이용될 수 있다. 통상적으로, 본 명세서내에 이용되는 "에칭 선택도"란 용어는 a) 2개의 재료의 에칭률의 비, 및 b) 한 재료의 에칭률이 다른 재료의 에칭률에 비해 증가된 경우 에칭동안에 달성된 상태를 나타내는데 이용된다.
PZT 층 또는 BST 층이, 패터닝된 마스크층의 재료에 비해 신속하게 에칭되도록 하는 우수한 에칭 선택도를 얻기 위하여, 120 ℃ 이상의 온도에서 수행될 수 있는 고온 친화성 마스크층을 이용하였다. 마스크 재료는 티타늄 질화물 (TiN) 마스크층과 같이, 산소를 포함하지 않는 것이 바람직하다. 산소 함유 소스 가스는 TiN 마스크 층과 함께 이용되는 경우 우수한 선택도를 제공하는 것으로 알려져 있기 때문에, Cl2/Ar/O2를 포함한 플라즈마 소스 가스를 선택하였다. Cl2/Ar/O2플라즈마 소스 가스와 조합하여 TiN 마스크를 이용해 PZT 층 (102) 에 대해 에칭을 실시하면 233초 에칭주기후에는 거의 에칭이 일어나지 않는다. 에칭 공정은 도 1a 및 도 1b에 설명되는 제품에 제공된다. 도 1a는 에칭된 기판의 웨이퍼 중심영역을 나타내고, 도 1b는 에칭된 기판의 웨이퍼 에지영역을 나타낸다.
PZT 층 (102) 을 에칭하는 Cl2/Ar/O2플라즈마 소스 가스로부터 발생되는 플라즈마의 장해로 인하여, 발명자등은 PZT를 에칭할 수 있으면서 TiN 마스크층에 대해 선택도를 제공하는 가스의 다른 조합물을 연구하기 시작했다.
문장 전후관계에 명백히 표시되지 않은 경우에도, 바람직한 실시형태의 상세한 설명에서의 문장 처음부분에 오는 "a", "an" 및 "the"는 상세한 설명부 및 첨부된 청구항에 기재한 바와 같이, 복수의 부재를 포함한다. 따라서, 예를 들면, "반도체"는 반도체의 동작특성을 갖는 것으로 알려져 있는 여러 다른 재료를 포함하며, "도전성 재료" 는 알루미늄, 알루미늄 합금, 구리, 구리 합금, 백금, 백금 합금, 이리듐, 이리듐 산화물, 이리듐 합금, 텅스텐, 텅스텐 합금, 루테늄, 류테늄 산화물, 이들의 조합물 및 상술한 적용물에 적합한 다른 도전성 재료를 포함한다.
<실시예 1>
도 2a 및 도 2b는 본 발명을 이용하여 형성되는, 에칭된 반도체 구조체 (200) 의 광학현미경 사진을 나타내는 개략도로서, TiN 마스크 층 (206) 은 하부 백금층 (202) 상에 걸쳐 형성된 것으로 도시되는 PZT 층 (204) 을 패터닝하는데 이용한다. 도 2a 및 도 2b는 약 73초후의 에칭 주기후에, 에칭된 기판의 웨이퍼 중심영역 및 에칭된 기판의 웨이퍼 에지영역을 각각 나타내는 2개의 상이한 도면이다.
특히, 패터닝 이전의 초기 에칭 스택은 에칭 스택 상단으로부터, 하부 기판을 향한 방향으로, 1500 Å 두께인 TiN층, 2000 Å 두께인 PZT 층, 1500 Å 두께인 Pt, 300 Å 두께인 TiO2, 1000 Å 두께인 SiOx, 및 실리콘 기판을 포함한다. 에칭된 패턴은 도트들간의 간격이 통상 약 1.0 ㎛ 내지 직경 약 1.5 ㎛ 이상이고 직경이 약 1.0 ㎛ 내지 직경 약 1.5 ㎛의 크기까지 가변하는 일련의 도트이다.
도 2a-1, 2a-2, 2b-1 및 2b-2에 패터닝 후를 나타내는 층 (206) 으로서 TiN 마스크 층은 그 위에 덮여져 패터닝되도록, 해당분야에 알려진 기술을 이용하여 도포되어 패터닝되는 I라인 포토레지스트 층을 이용하여 패터닝된다. TiN 마스크층은 90 sccm인 Cl2및 30 sccm인 BCl3포함하는 플라즈마 소스 가스로부터 발생되는 에천트 플라즈마를 이용하여 패터닝된다. 또한, TiN 마스크층은 상술한 에칭챔버를 향해 대략 동일한 가스 유속으로 유입되는 Cl2및 아르곤을 이용하여 에칭될 수도 있다. 에칭 챔버의 압력은 15mTorr이다. 플라즈마 소스 전력은 2MHz의 주파수에서는 1400W이고 13.56MHz의 주파수에서는 75W이며, (냉각을 위한) 기판 웨이퍼 후측에 대항하는 헬륨 역압은 7 Torr이며, 상부에 기판이 놓이는 캐소드의 온도는 약 45℃이다 (통상적으로, 기판온도는 캐소드 온도보다 약 20 ℃ 더 높음). 그 후, 포토레지스트는 해당분야에 알려져 있는 기술을 이용하여 제거된다. 포토레지스트는 PZT 유전체 및 도전성 전극이 에칭되는 에칭챔버와 별도인 장치를 이용해 제거하여, 에칭 챔버가 오염되는 것을 방지하는 것이 바람직하다.
패턴은 TiN 층 (206) 으로부터 하부 PZT 층 (204) 으로 다음 에칭 공정조건을 이용하여 전사된다. 플라즈마 소스 가스는 90 sccm인 Ar과 조합시킨 40 sccm인 BCl3이다. 에칭 챔버의 압력은 15 mTorr이고, 플라즈마 소스 전력은 1500W이고, 기판 바이어스 전력은 150W이며, 웨이퍼 기판의 후측상의 헬륨 역압은 3 Torr이고, 상부에 기판이 놓이는 캐소드의 온도는 310 ℃이다. 2000Å인 PZT 로 패턴을 전사하는데 필요한 에칭 시간은 약 48초이다.
패턴 전사에 이어, PZT 층이 미소하게 오버에칭된다. 이 상세 설명부에서, "오버에칭" 이란 용어는 PZT층의 하부층내로 에칭이 됨을 의미하는 것이 아니라, PZT층의 패턴 에칭시에 노출되는 하부층의 표면에 잔존하는 잔여 PZT를 제거하여 없앰을 의미하는 것이다. 오버에칭 공정 조건은 다음과 같다. 플라즈마 소스 가스는 90 sccm인 Ar과 조합시킨 40 sccm인 BCl3이다. 에칭 챔버의 압력은 7 mTorr이고, 플라즈마 소스 전력은 700W이고, 기판 바이어스 전력은 75W이며, 웨이퍼 기판의 후측상의 헬륨 역압은 3 Torr이고, 상부에 기판이 놓이는 캐소드의 온도는 310 ℃이다. 오버 에칭 시간은 약 48초였다.
상술한 바와 같이, 에칭된 패턴은 도 2a 및 도 2b에 나타낸다. (도 2a에 도시된 바와 같이) 웨이퍼 기판의 중심부로부터의 에칭된 PZT의 에칭 프로파일과, (도 2b에 도시된 바와 같이) 웨이퍼 기판의 에지부로부터의 에칭된 PZT의 에칭 프로파일간의 비교는 웨이퍼의 에지부에서 PZT 에칭이 가장 활발하게 발생되어, 도 2b의 205에 도시된 바와 같이, 에칭 프로파일에 미소한 언더커트가 발생됨을 보여준다. 그러나, 에칭 장치의 특정 기하구조를 고려해 플라즈마를 새로운 방향으로 향하게 하여, 기판의 전체 표면에 걸쳐 더욱 균일한 에칭을 제공할 수도 있다.
<실시예 2>
도 3은 본 발명을 이용하여 형성되는, 에칭된 반도체 구조체 (300) 의 광학현미경 사진을 나타내는 개략도이다. 패터닝 이전의 에칭 스택은 에칭 스택 상단으로부터, 하부 기판을 향한 방향으로, 1.0 ㎛ 인 두께를 갖는 I라인 포토레지스트 (도시생략), 1000 Å 인 두께를 갖는 TiN 마스크 층, 1000 Å 인 두께를 갖는 Ir 상부 전극층 (308), 1500 Å 인 두께를 갖는 PZT 유전체 중간층 (306), 1000 Å 인 두께를 갖는 Ir 하부 전극층 (304), 및 SiOx 하부 기판 (302) 을 포함한다.이 경우, 패터닝된 TiN 마스크 층 (도시생략) 은 Ir 하부 전극층 (304) 상을 덮고 있는 Ir 상부 전극층 (308) 과 PZT 유전체 중간층 (306) 을 구비한 커패시터 구조체의 일부분으로 패턴을 전사하는데 이용된다.
포토레지스트 패터닝은 배경기술부에서 설명된 방법을 이용하여 수행된다. TiN 마스크 층 패터닝은 실시예 1을 통하여 상술한 방법으로 수행된다. 그후, 포토레지스트 층은 해당분야에서 통상 이용되는 기술을 이용하여 제거된다.
Ir 상부 전극층 (308) 과 PZT 유전체 중간층 (306) 으로 패턴 전사 (에칭) 는 하기와 같은 방법으로 수행된다.
1000 Å 인 두께를 갖는 Ir 상부 전극층 (308) 은 다음 에칭 공정 조건을 이용하여 TiN 마스크 층 (도시생략) 을 통해 플라즈마 에칭된다. 플라즈마 소스 가스는 20 sccm인 O2와 조합시킨 15 sccm인 Cl2이다. 에칭 챔버의 압력은 2 mTorr이고, 플라즈마 소스 전력은 1500W이고, 기판 바이어스 전력은 750W이며, 웨이퍼 기판의 후측상의 헬륨 역압은 3 Torr이고, 상부에 기판이 놓이는 캐소드의 온도는 310 ℃이다. 1000 Å 두께인 Ir층으로 패턴을 전사하는데 필요한 에칭 시간은 약 30초였다.
1500 Å 두께인 PZT 유전체 중간층 (306) 은 다음 에칭 공정 조건을 이용하여 TiN 마스크 층 (도시생략) 과 Ir 상부 전극층 (308) 을 통하여 플라즈마 에칭된다. 플라즈마 소스 가스는 90 sccm인 Ar과 조합시킨 40 sccm인 BCl3이다. 에칭 챔버의 압력은 10 mTorr이고, 플라즈마 소스 전력은 1500W이고, 기판 바이어스 전력은 150W이며, 웨이퍼 기판의 후측상의 헬륨 역압은 3 Torr이고, 상부에 기판이 놓이는 캐소드의 온도는 310 ℃이다. 1500 Å 두께의 PZT로 패턴을 전사하는데 (에칭하는데) 필요한 에칭 시간은 약 60초였다.
PZT 유전체층 (306) 이 에칭된 후, TiN 마스크 층이 해당분야에서 통상 알려진 기술을 이용하여 제거되어, 도 3에 도시된 구조체가 형성된다.
상술한 실시예들에서는 TiN 마스크 층이 이용되었지만, 탄탈늄 질화물 (TaN), 텅스텐 질화물 (WN2), 티타늄 (Ti), 티타늄 산화물 (TiO2) 및 실리콘 산화물 (SiO2) 및 이에 한정되지 않는 다른 무기질 마스크 재료도 공정수행에 이용될 수 있다. TiN 마스크 재료와 같은 마스크층 재료들은 하부 산화물에 손상을 주지 않고 쉽게 제거될 수 있기 때문에, TiN 마스크 재료와 같은 마스크층 재료들이 바람직하다. 통상, 잔존하는 TiN 마스크 재료는 상술한 TiN의 패턴 에칭을 통해 설명된 플라즈마 에칭 공정을 이용하여 제거될 수 있으나, Cl2/Ar 플라즈마 공급 가스를 이용하는 것이 바람직하다. 또한, 예를 들면, 약 300 ℃ 보다 더 높은 기판온도가 이용될 수도 있다. 장치 구조체는, 잔존하는 TiN 마스크 층이 남아있는 영역내에 도전성 재료가 존재하는 것이 나쁜 영향을 주지 않는다면, 잔존하는 TiN 마스크 층이 적절한 장소에 남겨질 수도 있다.
또한, 상술한 실시예들에서는 도전성전극이 Pt 또는 Ir 이지만, Pt, Ir, IrO2, Ru, RuO2, 또는 이들의 조합물을 포함한 도전성 전극도 공정처리되어 장치 제조공정내에 용이하게 집적화되는데 이용된다.
또한, 상술한 실시예들에서는, PZT 층을 에칭하는데 이용되는 플라즈마가 아르곤과 조합한 보론 트리클로라이드 (BCl3) 를 포함한 소스 가스로부터 발생되었지만, 사전 데이터는, 실리콘 테트라클로라이드 (SiCl4) 가 BCl3와 조합하여, 또는 BCl3와 교대로 이용될 수도 있음을 나타내고 있다. SiCl4또는 BCl3는 어떤 경우에는 단독으로 이용될 수도 있다. 또한, 하나 이상의 다른 본질적으로 불활성인 가스가 소스 가스 혼합물내의 아르곤을 대신하여 이용될 수도 있거나, 다른 본질적으로 불활성인 가스가 BCl3및 아르곤 혼합물내에 첨가될 수도 있다. 예를 들면, 다른 본질적으로 불활성인 가스는 헬륨, 질소, 크립톤 및 크세논을 포함하지만, 이에 한정되는 것은 아니다.
상술한 바와 같이, 주요 플라즈마 에천트 소스가 BCl3인 경우, TiN 마스크 층의 에칭률에 대한 PZT 층의 에칭률의 비는 20:1보다 더욱 우수하기 때문에, TiN에 대한 PZT의 선택도는 매우 우수하다. 또한, 통상적으로, 실시예에서 설명된 BCl3및 아르곤 소스 가스를 이용한 PZT의 에칭률은 분당 2000 Å을 넘는다. 실시예들에서는, BCl3: 아르곤의 체적비가 약 1 : 2.25이다. PZT에 인접한 재료층들의 조합 및 플라즈마 에칭 동안의 다른 공정 조건에 따라, BCl3: Ar의 다른 체적비도 이용가능하다. 약 1 : 1 내지 약 1 : 9 범위의 BCl3: 아르곤의 체적비가 이용될 수도 있으며, 약 1 : 1 내지 약 1 : 5의 범위인 것이 바람직하다.
이들 특정 실시예에서는 설명되지 않았지만, 플라즈마 공급 가스에 O2, N2, Cl2및 이들의 조합물을 첨가하여 선택도를 개선시켜도, 상기 실시예들과 매우 유사한 에칭 결과를 얻을 수 있다. 장치 구조체는, PZT 층 또는 BST 층에 인접한 재료에 따라 O2, N2, Cl2가 유용한지를 판정한다. 통상적으로, O2, N2, Cl2또는 이들의 조합물이 이용되는 경우, 이들 가스의 체적비는 BCl3또는 SiCl4양의 약 0.1 내지 약 0.5배의 범위내에 있다.
또한, 에칭 공정 조건은 에칭되어질 특정 장치 구조체에 따라 다음 공정 범위에 걸쳐 조절될 수도 있다. 에칭 공정 챔버 압력은 약 2 mTorr 내지 약 300 mTorr의 범위일 수 있고, CenturaDPSTM공정 챔버에 대한 총 소스 가스 유속은 약 10 sccm 내지 약 400 sccm의 범위일 수 있다. 플라즈마 소스 전력은 약 200W 내지 약 3000W의 범위일 수 있고, 기판 바이어스 전력은 약 50W 내지 약 1500W의 범위일 수 있으며, 캐소드 온도는 약 100 ℃ 내지 약 500 ℃의 범위일 수 있다. BCl3및 아르곤으로부터 발생되는 이온이 에칭되어질 기판표면을 향하도록 기판 바이어스 전력을 인가한다. 바이어스 전력은 PZT층과 접촉하는 도전성 층 또는 도전성 층들의 스퍼터링을 방지하도록 제어되어, 에칭된 PZT층의 표면이, 패터닝된 PZT를 포함한 반도체의 단락을 야기할 수 있는 도전성 재료에 오염되지 않게 한다. 이는, 예를 들면, 제 2 전극층이 에칭되고 있는 경우, 제 1 전극층 및 하부 PZT 층 또는 BST 층의 에칭후의 커패시터 구조체에 있어서 특히 중요할 수있다. 제 2 전극층의 에칭동안에 발생되는 이온을 안내하기 위해 인가되는 바이어스 전력은 제 2 전극 재료의 스퍼터링을 감소시키거나 방지하도록 제어되어, PZT 층 또는 BST 층의 에칭된 표면이 제 2 전극층으로부터 비의도적으로 스퍼터링되는 재료에 의해 오염되지 않도록 한다. 특정 필요 바이어스 전력은 장치에 의존하지만, 당업자는, 최소한의 실험을 이용하여 바이어스 전력이 되는 것을 결정할 수 있다.
상기 실시예들에서는, 최소 배선폭이, 성능 특성을 용이하게 프로브 및 테스트할 수 있는 대략 1.0 ㎛ 이상인 직경을 갖는 원 또는 도트였다. 그러나, 실제 장치의 구조부들은 더욱 작다. 예를 들면, 어떤 장치는 도트 크기의 직경이 약 0.25 ㎛ 이하일 수도 있고, 그 모양이 원이 아닌 직사각형이 될 수도 있다. 이러한 더욱 작은 크기의 구조부의 경우, 에칭되어질 구조부 측벽의 에칭 프로파일은 매우 중요하다. 특히, (각도 90°를 바람직한 것으로 고려하는 경우) 85°보다 우수한 측벽각을 얻는 것이 가능하도록 공정 조건을 조절하는 것이 중요하다. 상술한 측벽각은 측벽과 베이스 기판간의 각을 의미한다. 많은 경우, 에칭 구조부의 상단 및 하단 코너부에서의 에지부를 둥글게 처리하는 것이 필요하다. 이를 위하여, 통상적으로, 에칭된 도트 측벽의 에칭 프로파일은 베이스 기판과의 각도가 85°이상을 형성하도록 하여, 더욱 작은 표면적의 기판상에 더욱 큰 장치 구조체가 위치할 수 있도록 한다.
TiN과 같은 고온 친화성 마스크 재료는 하부 산화물에 손상을 주지 않으면서용이하게 제거될 수 있다. 주요 에천트를 제공하는 BCl3또는 SiCl4를 이용하면, 통상적으로 20 : 1 보다 우수한 TiN 마스크에 대한 PZT막의 에칭률의 비를 가지므로 TiN에 대한 PZT의 선택도는 매우 우수하다. 또한, 통상적으로, BCl3함유 플라즈마 소스 가스를 이용한 PZT에 대한 에칭률은 분당 2000 Å을 넘는다. 이들 모든 특성은 본 발명의 에칭법 실시형태를 이용하는 경우의 이점을 나타내는 것이다.
상술한 실시형태들은 본 발명의 범위를 한정하려는 것이 아니며, 개시된 본 발명은 아래 청구된 본 발명의 요지에 대응하여 확장할 수 있다.

Claims (38)

  1. PZT 층을 플라즈마 에칭하는 방법에 있어서,
    (a) 상기 PZT 층상을 덮고 있는 고온 친화성 마스크 재료의 층을 패터닝하는 단계; 및
    (b) 플라즈마 공급가스로부터 발생되는 플라즈마를 이용하여 상기 PZT 층을 상기 패터닝된 마스크 층을 통해 플라즈마 에칭하여, 상기 패터닝된 마스크 층으로부터 상기 PZT 층의 적어도 일부분으로 패턴을 전사하는 단계를 포함하고,
    주요 화학 에천트 소스는 BCl3, SiCl4또는 이들의 조합물인 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 고온 친화성 마스크 재료는 TaN, TiN, WN2, Ti, TiO2, SiO2또는 이들의 조합물을 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서,
    상기 마스크 재료는 TiN인 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 주요 화학 에천트 소스는 BCl3인 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 상기 플라즈마 공급 가스는 본질적으로 불활성인 가스를 포함하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 상기 주요 에천트 소스는 BCl3인 것을 특징으로 하는 방법.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 본질적으로 불활성인 가스는 아르곤, 헬륨, 크세논 및 크립톤을 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 방법.
  8. 제 1 항 또는 제 5 항에 있어서, 상기 플라즈마 공급 가스는 산소, 질소, 염소 또는 이들의 조합물을 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서,
    BCl3에 대한 상기 산소, 질소, 염소 또는 이들의 조합물의 체적비는 약 0.1 : 1 내지 약 0.5 : 1의 범위인 것을 특징으로 하는 방법.
  10. 제 8 항에 있어서,
    SiCl4에 대한 상기 산소, 질소, 염소 또는 이들의 조합물의 체적비는 약 0.1 : 1 내지 약 0.5 : 1의 범위인 것을 특징으로 하는 방법.
  11. 제 7 항에 있어서,
    상기 본질적으로 불활성인 가스는 아르곤인 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서,
    BCl3: Ar의 체적비는 약 1 : 1 내지 약 1 : 9의 범위인 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서,
    상기 BCl3: Ar의 체적비는 약 1 : 1 내지 약 1 : 5의 범위인 것을 특징으로 하는 방법.
  14. 제 2 항에 있어서,
    상기 플라즈마 에칭 공정은 약 2 mTorr 내지 약 300 mTorr의 범위인 압력에서 수행되는 것을 특징으로 하는 방법.
  15. 제 2 항에 있어서,
    상기 플라즈마 에칭 공정은 약 2 mTorr 내지 약 50 mTorr 범위의 압력에서 수행되는 것을 특징으로 하는 방법.
  16. 제 14 항에 있어서,
    상기 플라즈마 에칭 공정은 100 ℃ 이상인 온도에서 수행되는 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서,
    상기 온도는 약 100 ℃ 내지 약 500 ℃의 범위인 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서,
    상기 온도는 약 150 ℃ 내지 약 400 ℃의 범위인 것을 특징으로 하는 방법.
  19. 강유전체 커패시터를 구비한 플라즈마 에칭 반도체 구조체에 있어서,
    상기 커패시터는 상부 전극층, PZT 유전체층, 및 하부 전극층을 구비하고, 0.25㎛보다 작은 최소 배선폭 및 약 85°내지 90°범위의 측벽각을 갖는 것을 특징으로 하는 플라즈마 에칭 반도체 구조체.
  20. 제 19 항에 있어서,
    상기 상부 및 하부 전극은 Pt, Ir, IrO2, Ru, RuO2, 또는 이들의 조합물을 포함하는 그룹으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 플라즈마 에칭 반도체 구조체.
  21. 제 20 항에 있어서,
    상기 상부 및 하부 전극은 Pt, Ir 또는 이들의 조합물을 포함하는 것을 특징으로 하는 플라즈마 에칭 반도체 구조체.
  22. BST 층을 플라즈마 에칭하는 방법에 있어서,
    (a) 상기 BST 층상을 덮고 있는 고온 친화성 마스크 재료의 층을 패터닝하는 단계; 및
    (b) 플라즈마 공급가스로부터 발생되는 플라즈마를 이용하여 상기 BST 층을 상기 패터닝된 마스크 층을 통해 플라즈마 에칭하여, 상기 패터닝된 마스크 층으로부터 상기 BST 층의 적어도 일부분으로 패턴을 전사하는 단계를 포함하고,
    주요 화학 에천트 소스는 BCl3, SiCl4또는 이들의 조합물인 것을 특징으로 하는 방법.
  23. 제 22 항에 있어서,
    상기 고온 친화성 마스크 재료는 TaN, TiN, WN2, Ti, TiO2, SiO2또는 이들의조합물을 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 방법.
  24. 제 23 항에 있어서,
    상기 마스크 재료는 TiN인 것을 특징으로 하는 방법.
  25. 제 22 항에 있어서, 상기 주요 화학 에천트 소스는 BCl3인 것을 특징으로 하는 방법.
  26. 제 22 항에 있어서, 상기 플라즈마 공급 가스는 본질적으로 불활성인 가스를 포함하는 것을 특징으로 하는 방법.
  27. 제 26 항에 있어서, 상기 주요 에천트 소스는 BCl3인 것을 특징으로 하는 방법.
  28. 제 26 항 또는 제 27 항에 있어서, 상기 본질적으로 불활성인 가스는 아르곤, 헬륨, 크세논 및 크립톤을 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 방법.
  29. 제 22 항 또는 제 26 항에 있어서, 상기 플라즈마 공급 가스는 산소, 질소,염소 또는 이들의 조합물을 포함하는 것을 특징으로 하는 방법.
  30. 제 29 항에 있어서,
    BCl3에 대한 상기 산소, 질소, 염소 또는 이들의 조합물의 체적비는 약 0.1 : 1 내지 약 0.5 : 1의 범위인 것을 특징으로 하는 방법.
  31. 제 29 항에 있어서,
    SiCl4에 대한 상기 산소, 질소, 염소 또는 이들의 조합물의 체적비는 약 0.1 : 1 내지 약 0.5 : 1의 범위인 것을 특징으로 하는 방법.
  32. 제 25 항에 있어서,
    상기 본질적으로 불활성인 가스는 아르곤인 것을 특징으로 하는 방법.
  33. PZT 층 및 하나 이상의 도전성 재료 전극층을 구비한 커패시터 구조체를 에칭하는 방법에 있어서,
    (a) 제 1 전극층상을 덮고 있는 고온 친화성 마스크 재료의 층을 패터닝하는 단계;
    (b) 플라즈마 에칭 기술을 이용하여 상기 마스크 재료의 층으로부터 상기 제 1 전극층으로 패턴을 전사하는 단계; 및
    (c) 플라즈마 공급 가스로부터 발생되는 플라즈마를 이용하여 상기 PZT 층을 플라즈마 에칭하여 상기 PZT 층의 적어도 일부분으로 상기 패턴을 전사하는 단계를 포함하고,
    주요 화학 에천트 소스는 BCl3, SiCl4또는 이들의 조합물인 것을 특징으로 하는 방법.
  34. 제 33 항에 있어서,
    (d) 플라즈마 에칭 기술을 이용하여 상기 PZT 층의 하부 제 2 전극층으로 상기 패턴을 전사하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  35. 제 34 항에 있어서,
    상기 제 2 전극을 플라즈마 에칭하는 (d) 단계 동안에 발생되는 이온을 안내하기 위해 인가되는 바이어스 전력은 상기 제 2 전극 재료의 스퍼터링을 감소시키거나 방지하도록 제어되어, 상기 PZT 층의 에칭된 표면이 상기 제 2 전극층으로부터 스퍼터링되는 재료에 의해 오염되지 않도록 하는 것을 특징으로 하는 방법.
  36. BST 층 및 하나 이상의 도전성 재료 전극층을 구비한 커패시터 구조체를 에칭하는 방법에 있어서,
    (a) 제 1 전극층상을 덮고 있는 고온 친화성 마스크 재료의 층을 패터닝하는단계;
    (b) 플라즈마 에칭 기술을 이용하여 상기 마스크 재료의 층으로부터 상기 제 1 전극층으로 패턴을 전사하는 단계; 및
    (c) 플라즈마 공급 가스로부터 발생되는 플라즈마를 이용하여 상기 BST 층을 플라즈마 에칭하여 상기 BST 층의 적어도 일부분으로 상기 패턴을 전사하는 단계를 포함하고,
    주요 화학 에천트 소스는 BCl3, SiCl4또는 이들의 조합물인 것을 특징으로 하는 방법.
  37. 제 36 항에 있어서,
    (d) 플라즈마 에칭 기술을 이용하여 상기 BST 층의 하부 제 2 전극층으로 상기 패턴을 전사하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  38. 제 37 항에 있어서,
    상기 제 2 전극을 플라즈마 에칭하는 (d) 단계 동안에 발생되는 이온을 안내하기 위해 인가되는 바이어스 전력은 상기 제 2 전극 재료의 스퍼터링을 감소시키거나 방지하도록 제어되어, 상기 BST 층의 에칭된 표면이 상기 제 2 전극층으로부터 스퍼터링되는 재료에 의해 오염되지 않도록 하는 것을 특징으로 하는 방법.
KR1020027013948A 2000-04-21 2001-04-20 납 지르코늄 티타네이트 및 바륨 스트론튬 티타네이트를패터닝하는 방법 KR20020093049A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/556,078 2000-04-21
US09/556,078 US6436838B1 (en) 2000-04-21 2000-04-21 Method of patterning lead zirconium titanate and barium strontium titanate
PCT/US2001/012905 WO2001082344A2 (en) 2000-04-21 2001-04-20 Method of patterning lead zirconium titanate and barium strontium titanate

Publications (1)

Publication Number Publication Date
KR20020093049A true KR20020093049A (ko) 2002-12-12

Family

ID=24219808

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027013948A KR20020093049A (ko) 2000-04-21 2001-04-20 납 지르코늄 티타네이트 및 바륨 스트론튬 티타네이트를패터닝하는 방법

Country Status (5)

Country Link
US (1) US6436838B1 (ko)
EP (1) EP1279190A2 (ko)
JP (1) JP2003532289A (ko)
KR (1) KR20020093049A (ko)
WO (1) WO2001082344A2 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10057444A1 (de) * 2000-11-20 2002-05-29 Infineon Technologies Ag Verfahren zum Herstellen einer Kondensatoranordnung
JP2003059906A (ja) * 2001-07-31 2003-02-28 Applied Materials Inc エッチング方法およびキャパシタを形成する方法
JP2003059905A (ja) * 2001-07-31 2003-02-28 Applied Materials Inc エッチング方法、キャパシタの製造方法、および半導体装置
DE60217251T2 (de) * 2001-10-10 2007-07-12 Rohm And Haas Co. Verbessertes Verfahren zur Herstellung von Lithiumborohydrid
US6713342B2 (en) * 2001-12-31 2004-03-30 Texas Instruments Incorporated FeRAM sidewall diffusion barrier etch
US20030143853A1 (en) * 2002-01-31 2003-07-31 Celii Francis G. FeRAM capacitor stack etch
EP2050839A3 (en) * 2002-03-08 2009-05-13 Canon Anelva Corporation Method and apparatus for production of metal film
US7727777B2 (en) * 2002-05-31 2010-06-01 Ebrahim Andideh Forming ferroelectric polymer memories
US6943039B2 (en) * 2003-02-11 2005-09-13 Applied Materials Inc. Method of etching ferroelectric layers
US20040217087A1 (en) * 2003-04-30 2004-11-04 Celii Francis G. Boron trichloride-based plasma etch
US20050081781A1 (en) * 2003-10-17 2005-04-21 Taiwan Semiconductor Manufacturing Co. Fully dry, Si recess free process for removing high k dielectric layer
US20050153563A1 (en) * 2004-01-14 2005-07-14 Lam Research Corporation Selective etch of films with high dielectric constant
JP4551725B2 (ja) * 2004-09-13 2010-09-29 Okiセミコンダクタ株式会社 半導体装置の製造方法
US7220600B2 (en) * 2004-12-17 2007-05-22 Texas Instruments Incorporated Ferroelectric capacitor stack etch cleaning methods
JP5088916B2 (ja) * 2005-10-28 2012-12-05 富士フイルム株式会社 無機膜基板の製造方法
EP1780779A3 (en) * 2005-10-28 2008-06-11 Interuniversitair Microelektronica Centrum ( Imec) A plasma for patterning advanced gate stacks
JP2007144992A (ja) 2005-10-28 2007-06-14 Fujifilm Corp 凹凸構造体とその製造方法、圧電素子、インクジェット式記録ヘッド、インクジェット式記録装置
US7405160B2 (en) * 2005-12-13 2008-07-29 Tokyo Electron Limited Method of making semiconductor device
US8722547B2 (en) * 2006-04-20 2014-05-13 Applied Materials, Inc. Etching high K dielectrics with high selectivity to oxide containing layers at elevated temperatures with BC13 based etch chemistries
US7816842B2 (en) * 2007-03-26 2010-10-19 Fujifilm Corporation Patterned inorganic film formed of an inorganic material on a metal film having a surface which includes a plurality of surface-oxidized areas, piezoelectric device having the patterned inorganic film, and process for producing the inorganic film
JP2008277499A (ja) * 2007-04-27 2008-11-13 Oki Electric Ind Co Ltd 半導体装置の製造方法
US20130270227A1 (en) * 2012-04-13 2013-10-17 Lam Research Corporation Layer-layer etch of non volatile materials
EP3124947B1 (de) * 2015-07-31 2018-12-05 Kistler Holding AG Drucksensor
US20230374670A1 (en) * 2022-05-17 2023-11-23 Tokyo Electron Limited Etch process for oxide of alkaline earth metal

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5186718A (en) 1989-05-19 1993-02-16 Applied Materials, Inc. Staged-vacuum wafer processing system and method
KR100322695B1 (ko) 1995-03-20 2002-05-13 윤종용 강유전성캐패시터의제조방법
KR100413649B1 (ko) 1996-01-26 2004-04-28 마츠시타 덴끼 산교 가부시키가이샤 반도체장치의제조방법
JPH09251983A (ja) 1996-03-15 1997-09-22 Rohm Co Ltd ドライエッチング方法
JP3388089B2 (ja) * 1996-04-25 2003-03-17 シャープ株式会社 不揮発性半導体メモリ素子の製造方法
JPH1049526A (ja) 1996-07-31 1998-02-20 Hitachi Ltd 文書編集装置
JPH1065002A (ja) * 1996-08-23 1998-03-06 Oki Electric Ind Co Ltd コンタクトホール形成方法
JP2951282B2 (ja) 1997-02-03 1999-09-20 株式会社椿本チエイン ねじ駆動式直線作動機の手動操作アダプタ
JP3024747B2 (ja) 1997-03-05 2000-03-21 日本電気株式会社 半導体メモリの製造方法
US5731608A (en) 1997-03-07 1998-03-24 Sharp Microelectronics Technology, Inc. One transistor ferroelectric memory cell and method of making the same
KR100230422B1 (ko) 1997-04-25 1999-11-15 윤종용 반도체장치의 커패시터 제조방법
JP3305627B2 (ja) * 1997-08-06 2002-07-24 富士通株式会社 半導体装置とその製造方法
EP0907203A3 (de) 1997-09-03 2000-07-12 Siemens Aktiengesellschaft Strukturierungsverfahren
JPH11121696A (ja) 1997-10-20 1999-04-30 Sony Corp 誘電体キャパシタの製造方法および半導体記憶装置の製造方法
US6265318B1 (en) * 1998-01-13 2001-07-24 Applied Materials, Inc. Iridium etchant methods for anisotropic profile
JPH11307735A (ja) 1998-04-22 1999-11-05 Sharp Corp 半導体メモリ素子の製造方法
EP0984490A1 (de) 1998-08-13 2000-03-08 Siemens Aktiengesellschaft Verfahren zur Erzeugung strukturierter Materialschichten
JP2000133633A (ja) * 1998-09-09 2000-05-12 Texas Instr Inc <Ti> ハ―ドマスクおよびプラズマ活性化エッチャントを使用した材料のエッチング方法
US6368517B1 (en) 1999-02-17 2002-04-09 Applied Materials, Inc. Method for preventing corrosion of a dielectric material

Also Published As

Publication number Publication date
EP1279190A2 (en) 2003-01-29
JP2003532289A (ja) 2003-10-28
WO2001082344A2 (en) 2001-11-01
WO2001082344A3 (en) 2002-02-28
US6436838B1 (en) 2002-08-20

Similar Documents

Publication Publication Date Title
US6436838B1 (en) Method of patterning lead zirconium titanate and barium strontium titanate
JP3114916B2 (ja) 層状構造酸化物薄膜の乾式エッチング方法
JP3954667B2 (ja) 強誘電性キャパシタの製造方法
US6942813B2 (en) Method of etching magnetic and ferroelectric materials using a pulsed bias source
US6368517B1 (en) Method for preventing corrosion of a dielectric material
KR20010034127A (ko) 이방성 플라티늄 프로화일을 위한 에칭 방법
US20030077843A1 (en) Method of etching conductive layers for capacitor and semiconductor device fabrication
US6943039B2 (en) Method of etching ferroelectric layers
KR100271111B1 (ko) 재피착을사용하여구조를형성하는방법
US20030176073A1 (en) Plasma etching of Ir and PZT using a hard mask and C12/N2/O2 and C12/CHF3/O2 chemistry
US6296777B1 (en) Structuring process
KR0166625B1 (ko) 강유전체막의 에칭방법
US6475860B2 (en) Method for manufacturing a ferroelectric random access memory device
KR100629021B1 (ko) 반도체기판에서의층구조화방법
US6586816B2 (en) Semiconductor structures formed using redeposition of an etchable layer
US20030047532A1 (en) Method of etching ferroelectric layers
Cofer et al. Plasma etch processing of advanced ferroelectric devices
JP2006060203A (ja) FeRAM用途のためのPt/PGOエッチングプロセス
JP2003257950A (ja) 難エッチ材のエッチング方法及びそれを用いた半導体製造方法及び装置
JP3246707B2 (ja) 強誘電体膜のエッチング方法
US7015049B2 (en) Fence-free etching of iridium barrier having a steep taper angle
JP2008251889A (ja) キャパシタの製造方法
JP3717383B2 (ja) 強誘電体膜のエッチング方法
JP2003264171A (ja) 難エッチ材のエッチング方法及びそれを用いた半導体製造方法及び装置
JPH1131682A (ja) ドライエッチング方法および強誘電体メモリ素子の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid