KR100271111B1 - 재피착을사용하여구조를형성하는방법 - Google Patents
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Abstract
초기 재료의 에칭 동안 기초(15)의 측벽 상에 초기 재료(5)를 재피착함으로써 구조를 형성하는 방법이 개시된다. 초기 재료는 커패시터의 전극 내에 형성된 도전성 재료층일 수 있다. 도전성 재료(50, 55)와 유전층(60)의 다수 층들이 에칭되어 커패시터와 같은 다층 구조를 형성한다.
Description
측벽 패시베이션(sidewall passivation)은 구조의 측벽상에서의 화학적 피착(deposition) 동안에 발생한다. 통상적으로, 측벽 패시베이션은 에칭시 마스크 일부가 소모될 때 언더컷(undercut) 및 다른 에칭 결함의 원인을 제거하여 마스크의 집적도를 향상시키기 위하여 마스크를 개선하는데 사용된다. 화학적 피착은 전체 공정의 구조적 목표가 아니라 한 공정을 수행하는데 사용되기 때문에 통상적으로 제거된다.
<발명의 요약>
본 발명은 기초(foundation)의 측벽 상에서 에칭 동안 초기 재료를 에칭 및 재피착된 구조를 형성하는 방법이다. 일실시예에서는, 재피착된 초기 재료와 에칭되지 않은 초기 재료를 남기고 에칭을 행한 후 기초를 제거하여 구조를 형성한다. 이러한 구조는 커패시터 전극일 수 있다. 이 실시예에 있어서, 커패시터는 이 구조 상에 놓여지는 유전층 및 도전층을 형성함으로써 형성될 수 있다.
제2 실시예에서, 기초는 최종 구조의 필수 부분을 형성할 수 있다. 이 경우, 커패시터는 그 구조 상에 놓여지는 유전층 및 도전층을 피착함으로써 형성될 수 있다.
다른 실시예에서, 커패시터는 단일 에칭 동안 재피착이 발생하는 단일 에칭을 사용하여 형성될 수 있다. 이 경우, 두 도전층들은 기판 상에 놓여지도록 형성되고 유전층은 이 두 도전층들 사이에 삽입되어 형성된다. 에칭은 기초와 함께 층들의 마스킹 후에 수행된다. 에칭은 커패시터를 생성하기 위하여 기초의 측벽상에 피착되는 각 층의 입자들 또는 부분들을 생성한다.
포토레지스트 마스크가 기초로 사용되는 경우, 본 발명의 방법에 의해 이루어진 구조의 크기가 포토리소그래피의 한계에 의해서만 결정된다. 포토리소그래피에 의해 규정될 수 있는 최소 크기의 마스크가 내장 셀(container cell)을 형성하는데 사용될 수 있다.
본 발명은 반도체의 제조에 관한 것으로, 특히 초기 재료(starting material)를 재피착하여 형성된 구조의 제조에 관한 것이다.
도 1은 초기 재료를 가지는 기판의 마스크된 부분과 에칭 환경에서의 위치된 단면도.
도 2는 초기 재료의 에칭과 재피착 이후 도 1에 도시된 기판 부분을 도시한 도면.
도 3은 마스크의 제거 이후 도 2에 도시된 기판 부분을 도시한 도면.
도 4는 도 3에 도시된 기판 부분의 상부 평면도.
도 5는 유전층, 도전층 및 마스크의 형성 이후 도 3에 도시된 구조와 기판 부분을 도시한 도면.
도 6은 유전층과 도전층의 에칭 이후 그리고 마스크의 제거 이후 도 5에 도시된 구조와 기판 부분을 도시한 도면.
도 7은 유전층이 개재된 마스크된 도전층과 기판 부분의 단면도.
도 8은 도전층과 유전층의 에칭 및 재피착 이후 도 7에 도시된 기판 부분을 도시한 도면.
도 9는 마스크의 제거 이후 도 8에 도시된 기판 부분을 도시한 도면.
도 10은 유전층이 삽입되고 도전 플러그로 마스크화되며 기판 일부 상에 놓여지는 도전층들의 단면도.
도 11은 도전층들과 유전층의 에칭과 재피착 이후 도 10의 기판 부분을 도시한 도면.
도 12는 도전 플러그의 측벽 상에 재피착되는 유전층과 도전층의 단면도.
도 13은 본 발명의 구조와 등가인 주사형 전자 마이크로스코프로 촬영한 사진의 복사본.
도 14는 본 발명의 구조의 단면도를 나타낸 주사형 전자 마이크로스코프로 촬영한 사진의 복사본.
피착된 재료의 에칭 동안 피착된 재료를 재피착하여 구조를 형성하는 방법이 개시된다. 이 재피착은 에칭이 피착된 재료의 입자들을 가속화한다는 점에서 기계적이며, 기초의 밤바드(bombard) 측벽중 일부가 가속된 입자들이 재피착된 재료를 형성할 수 있는 베이스(base)를 생성하기 위해 제공된다. 따라서, 재피착된 재료는 초기에 피착된 (또는 형성된) 재료와 동일한 화학적 조성을 갖는다.
도 1에 도시된 일실시예에서, 초기 재료(5)는 기판(10) 상에 놓여지도록 피착된다. 바람직한 실시예에서는, 초기 재료(5)로서 백금(platinum)이 사용되었지만, TiPt, TiNPt, TiAIN-Pt, Ru, Ru02, RuPt, RuO2Pt, W, WPt, WSi, Ti, TiSi, Ta, TaN, TaSi, 도핑(doping) 및 비도핑된 폴리 Si, Al, Pd 및 Ir 같은 다른 재료들이 사용될 수도 있다. 기초(15)는 초기 재료(5) 상에 놓여지도록 형성된다. 본 실시예에서, 기초(15)는 포토레지스트 마스크이며, 그 크기는 사진에칭 기술(photolithic technique)에 의해서만 제한된다. 첨부된 도면에 도시된 기초(15)가 직사각형이라 할지라도, 어떠한 형태로도 형성될 수 있다. 초기 재료(5)는 RF 이온 소오스(20)와 같은 이온 밀(Ion Mill) 에칭기를 사용하여 무선 주파수에서 아르곤 플라즈마 분위기에서 에칭된다. 이온 밀 에칭기 내의 아르곤에 의한 에칭은 본 분야의 숙련된 기술자들에게 공지되어 있다. 또한, 에칭제(etchant)로서 다른 재료를 사용할 수도 있다.
초기 재료(5)의 일부, 이 경우, 백금을 에칭하는 동안, 도 2에 도시된 기초(15)의 측벽 상에 일부(25)가 재피착된다. 통상적으로, 초기 재료(5)와 가속된 에칭제 이온 궤도 사이의 입사각은 기초(15)의 측벽상에 초기 재료(5)의 재피착의 양을 최대화하기 위하여 선택된다. 통상적으로 90°의 입사각이 바람직하다.
도 3 및 도 4에 있어서, 포토레지스트는 본 발명의 방법에 의해 형성된 백금의 일부(5, 25)를 구성하는 구조(27)를 남겨두고 스트립(strip)된다.
백금 구조(27)는 내장 셀 커패시터를 위한 저장 노드 전극으로서 사용될 수 있다. 이 경우, 커패시터 제조를 완성하기 위하여, 도 5 및 도 6에서와 같이 공정이 진행된다.
도 5에서, 유전층(30)은 백금 구조(27) 상에 놓여지도록 피착된다. 이러한 피착에 이어서, 도전층(35)을 유전층(30) 상에 놓여지도록 피착, 전형적으로 스퍼터링한다. 그 다음, 유전층(30)과 도전층(35)을 마스크(38)를 이용하여 패턴화한다. 유전층(30)과 도전층(35)은 본 기술 분야의 숙련된 자들에 의해 공지된 수단에 의해 에칭되어 도 6에 도시된 커패시터(40)를 형성한다.
오스뮴(Osmium), 이리듐(Iridium), 혹은 루데늄(Ruthenium)이 백금대신 사용된 경우에는, 본 발명의 공정에 의해 형성된 구조들이 산화되어 각각 OsOX, IrO2, 혹은 RuO2를 형성한다.
도 7 내지 도 9에 도시된 다른 실시예에 있어서, 3개의 초기 재료 및 유전층(60)이 삽입된 2개의 도전층들(50, 55)은 기판(65) 상에 놓여지도록 피착된다(도 7을 참조). 이 도전층들(50, 55)이 기초(70), 통상 포토레지스트 마스크에 의해 패턴화된 다음, 도전층들(50, 55)과 유전층(60)이 본래의 위치에서 통상 단일 에칭 단계에 의해 에칭된다.
도 8에서, 도전층(55)이 에칭될 때, 이는 기초(70)의 측벽 상에 재피착되어, (기판에 대해) 수직인 도전층(75)을 형성한다. 에칭이 연속해서 행해지며 유전층(60)은 재피착되어 수직 유전층(80)을 형성한다. 에칭 동안 재피착된 도전층(50)이 지속적으로 더욱 에칭하게 되면 수직 도전층(90)이 형성된다. 도전층들(50, 55)으로서 적합한 재료로는 백금, 도전성 산화물 및 폴리실리콘이 있다. 재피착된 층들(75, 90)은 본래의 도전층들(50, 55)과 동일한 재료이다. 따라서, 도전층들(50, 55)이 백금이라면, 재피착된 층들(75, 90)도 또한 백금이다. 유전층의 경우도 이와 동일하다. 유전층(60)은 Ba(1-x)SrxO3, PbZr(1-x)TixO3, LA 등과 같은 다양한 도펀트를 가지는 PZT, Sr(1-x)BixTaO3, Sr(1-x)BixTiO3와 다른 모든 스몰렌스키(smolenski) 화합물, PbMg(1-x)NbxTiO3(PMN), PbTiO3(PMN-PT)를 갖는 화합물, CaBi2Nb2O9, SrBi2Nb2O9, BaBi2Nb2O9, PbBi2NB2O9, BiBi2NbTiO9, BaBi4Ti4O15, CaBi2Ta2O9, SrBi2Ta2O9, BaBi2Ta2O9, PbBi2Ta2O9, Bi4Ti3O12, SrBi4Ti4O15, BaBi4Ti4O15, PbBi4Ti4O15, (Pb, Sr)Bi2Nb2O9, (Pb, Ba)Bi2Nb2O9, (Ba, Ca)Bi2Nb2O9, (Ba, Sr)Bi2Nb2O9, BaBi2Nb2O9, Ba0.75Bi2.25Ti0.25Nb1.75O9, Ba0.5Bi2.5Ti0.5Nb1.5O9, Ba0.25Bi2.75Ti0.75Nb1.25O9, Bi3TiNbO9, SrBi2Nb2O9, Sr0.8Bi2.2Ti0.2Nb1.8O9, Sr0.6Bi2.4Ti0.4Nb1.6O9, Bi3TiNbO9, PbBi2Nb2O9, Pb0.75Bi2.25Ti0.25Nb1.75O9, Pb0.5Bi2.5Ti0.5Nb1.5O9, Pb0.25Bi2.75Ti0.75Nb1.25O9, Bi3TiNbO9, PbBi4Ti4O15, Pb0.75Bi4.25Ti3.75Ga0.25O15, Pb0.5Bi4.5Ti3.5Ga0.5O15, 및 Bi5Ti3GaO15으로 이루어진 그룹으로부터 선택된 유전체 그룹으로부터 선택될 수 있다. 공정 단계들을 최소화하기 위하여, 하나의 에칭제와 단일 에칭 단계를 사용하는 것이 바람직하기는 하지만, 본 발명의 방법을 다수의 에칭제 또는 다수의 에칭 단계들을 사용하여 수행할 수동 있다.
이전 실시예에서와 같이 기초(70)는 도 9에 도시된 바와 같이 종래의 방법을 사용하여 제거된다. 본 발명의 구조(100)가 남게된다. 이 경우, 구조(100)는 입사각이 90°인 RF 이온 소오스와 같은 이온 밀 에칭기를 사용하여 무선 주파수에서 아르곤 플라즈마 분위기 내에서 수행되는 단일 에칭 공정을 사용하여 형성된 저장 셀 커패시터이다. 에칭제과 입사각을 포함한 이러한 에칭 변수들은 에칭 동안 소정의 측벽 피착이 행해지는 한 사용될 수 있다.
또 다른 실시예에서는, 도 10 및 도 11에 도시된 바와 같이, 피착된 유전층(115)이 삽입된 두개의 도전층들(105, 110)이 기판(120)상에 놓여지도록 피착된다. 도전 플러그(125)는 도전층(105) 상에 놓여지도록 종래의 수단에 의해 제조된다. 도전 플러그(125)의 하나의 바람직한 예로서 폴리실리콘 플러그를 선택할 수 있지만, 도전 플러그(125)는 TiPt, TiNPt, TiAlN-Pt, Ru, RuO2, RuPt, RuO2Pt, W, WPt, WSi, Ti, TiSi, Ta, TaN, TaSi, 도핑 및 비도핑된 폴리 Si, Al, Pd 및 Ir로 이루어진 그룹 중에서 선택된 재료일 수 있다. 다른 도전성 재료들도 사용될 수 있다.
도 11은 층들(105, 110, 115)의 에칭 이후의 도전층들(105 및 110)의 재피착 및 유전층(115)의 재피착을 도시한다. 축적 노드 커패시터(130)가 재피착 동안 형성된다. 축적 노드 커패시터(130)는 축적 노드 전극으로서 도전층(110)을 갖고 셀 플레이트 전극으로서 도전층(105)과 도전 플러그(125)를 가진다.
다른 교체가능한 실시예에서, 도전층(105)의 피착은 생략될 수 있다. 이와 같이 형성된 축적 노드 전극에서는, 축적 노드 전극으로서 도전층(110)을 가지며 도 12에 도시된 바와 같이 셀 플레이트 전극으로서 도전 플러그(125)를 가진다.
도 13은 본 발명의 구조와 등가인 주사형 전자 마이크로스코프에 의해 촬영한 사진의 복사본이고, 도 14는 본 발명의 구조의 단면도를 도시한 주사형 전자 마이크로스코프에 의해 촬영한 사진의 복사본이다.
Claims (11)
- 제1 도전성 재료층(5)을 형성하는 단계, 상기 제1 도전성 재료층 상에 놓여있는 패턴화된 제2 층(15)을 형성하는 단계, 스퍼터 에칭(sputter etching) 동안 재피착을 통하여 상기 패턴화된 제2 층의 일부 상에 상기 제1 도전성 재료층의 일부를 피착하는 단계, 및 상기 패턴화된 제2 층을 제거하여, 상기 제1 도전성 재료층으로부터 형성된 저부 및 측벽들 -상기 패턴화된 제2 층 상에 피착된 상기 제1 층의 일부분은 상기 측벽들을 형성하고 상기 패턴화된 제2 층의 아래에 최초에 배치된 상기 제1 도전성 재료층의 일부분은 저부를 형성함-을 구비하는 웰 형상 구조(27)를 형성하는 단계를 포함하는, 다수의 재료층들을 갖는 반도체 장치 상에 반도체 커패시터를 제조하는 방법에 있어서:상기 웰 형상 구조 상에 놓여지는 유전층(30)을 형성하는 단계; 및상기 유전층 상에 놓여지는 제2 도전층(35)을 형성하여, 상기 제2 도전층과 상기 웰 형상 구조를 포함한 전극들을 갖는 커패시터를 생성하는 단계를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
- 제1항에 있어서, 상기 유전층(30)을 형성하는 단계는 상기 웰 형상 구조(27)를 산화하는 단계를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
- 반도체 구조를 형성하는 방법에 있어서:기판(65) 상에 놓여지는 복수의 층들(50, 60, 55)을 형성하는 단계;상기 복수의 층들을 패턴화된 층(70)을 이용하여 마스킹하는 단계;상기 복수의 층들을 스퍼터 에칭하여, 에칭된 입자들을 생성하는 단계; 및상기 스퍼터 에칭 단계 동안 상기 에칭된 입자들을 재피착하여 상기 패턴화된 층(70)의 적층된 측벽들을 형성하는 단계 -상기 에칭 단계 이후 상기 적층된 측벽들 및 상기 기판 상에 놓여있는 상기 복수의 층들이 반도체 구조를 형성함 -를 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
- 제3항에 있어서, 상기 패턴화된 층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
- 제3항에 있어서, 복수의 층들을 형성하는 상기 단계는,상기 기판 상에 놓여지는 도전층(50)을 형성하는 단계; 및상기 도전층 상에 놓여지는 유전층(60)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
- 제5항에 있어서, 상기 반도체 구조는 커패시터이며, 상기 스퍼터 에칭 단계 및 재피착 단계는,상기 유전층(60)을 에칭하여, 상기 유전층과 동일한 화학적 조성을 갖는 상기 유전층의 부분들을 생성하는 단계;상기 패턴화된 층(70)의 일부분 상에 상기 유전층의 부분들을 피착하는 단계;상기 도전층(50)을 에칭하여 상기 도전층과 동일한 화학적 조성을 갖는 도전층의 부분들을 생성하는 단계; 및상기 유전층의 상기 피착된 부분들 상에 상기 도전층의 상기 부분들을 피착하는 단계를 포함하며,피착된 도전 입자들 및 상기 도전층을 에칭하는 상기 단계 이후에 남아있는 상기 도전층은 상기 커패시터의 제1 전극의 적어도 한 부분을 형성하는 것을 특징으로 하는 반도체 구조의 형성 방법.
- 제6항에 있어서, 상기 패턴화된 층(70)은 도전성이고 상기 커패시터의 제2 전극의 적어도 일부분을 형성하는 것을 특징으로 하는 반도체 구조의 형성 방법.
- 제6항에 있어서,상기 패턴화된 층(70)을 제거하는 단계; 및상기 유전층(60) 상에 놓여지는 추가 도전층을 피착하는 단계 -상기 추가 도전층은 상기 커패시터의 제2 전극을 형성함-를 더 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
- 제3항에 있어서, 복수의 층들을 형성하는 상기 단계는,상기 기판 상에 놓여지는 제1 도전층(50)을 형성하는 단계;상기 제1 도전층 상에 놓여지는 유전층(60)을 형성하는 단계; 및상기 유전층 상에 놓여지는 제2 도전층(55)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
- 제9항에 있어서, 상기 반도체 구조는 커패시터이고, 상기 스퍼터 에칭 단계 및 재피착하는 단계는,제2 도전층(55)을 에칭하여 상기 제2 도전층과 동일한 화학적 조성을 갖는 상기 제2 도전층의 부분들을 생성하는 단계;상기 패턴화된 층의 일부분 상에 상기 제2 도전층의 부분들을 피착하는 단계;상기 유전층(60)을 에칭하여 상기 유전층과 동일한 화학적 조성을 갖는 상기 유전층의 부분들을 생성하는 단계;상기 제2 도전층의 상기 부분들 상에 상기 유전층의 상기 부분들을 피착하는 단계;상기 제1 도전층(50)을 에칭하여 상기 제1 도전층과 동일한 화학적 조성을 갖는 상기 제1 도전층의 부분들을 생성하는 단계; 및상기 유전층의 상기 부분들 상에 상기 제1 도전층의 상기 부분들을 피착하는 단계를 포함하며,상기 제1 도전층의 상기 부분들은 상기 커패시터의 제1 전극의 적어도 일부분을 형성하며, 상기 제2 도전층의 상기 부분들은 상기 커패시터의 제2 전극의 적어도 일부분을 형성하는 것을 특징으로 하는 반도체 구조의 형성 방법.
- 제3항, 제6항 또는 제10항 중 어느 한 항에 있어서, 상기 에칭 단계 및 상기 피착 단계는 단일 에칭 단계에서 본래 위치에서 수행되는 것을 특징으로 하는 반도체 구조의 형성 방법.
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| TW434907B (en) * | 1998-12-09 | 2001-05-16 | Matsushita Electronics Corp | Semiconductor memory apparatus and its manufacturing method |
| US6294836B1 (en) * | 1998-12-22 | 2001-09-25 | Cvc Products Inc. | Semiconductor chip interconnect barrier material and fabrication method |
| DE19911150C1 (de) * | 1999-03-12 | 2000-04-20 | Siemens Ag | Verfahren zur Herstellung einer mikroelektronischen Struktur |
| US6358857B1 (en) | 1999-07-23 | 2002-03-19 | Micron Technology, Inc. | Methods of etching insulative materials, of forming electrical devices, and of forming capacitors |
| WO2001018859A1 (en) | 1999-09-10 | 2001-03-15 | Unaxis Usa Inc. | Magnetic pole fabrication process and device |
| US6547975B1 (en) * | 1999-10-29 | 2003-04-15 | Unaxis Usa Inc. | Magnetic pole fabrication process and device |
| US6627995B2 (en) | 2000-03-03 | 2003-09-30 | Cvc Products, Inc. | Microelectronic interconnect material with adhesion promotion layer and fabrication method |
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| US6533408B1 (en) | 2001-06-21 | 2003-03-18 | Eastman Kodak Company | Ink jet printing method |
| DE10147929C1 (de) | 2001-09-28 | 2003-04-17 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterstruktur und Verwendung des Verfahrens |
| KR100438781B1 (ko) * | 2001-12-05 | 2004-07-05 | 삼성전자주식회사 | 금속-절연체-금속 캐패시터 및 그 제조방법 |
| KR101934037B1 (ko) * | 2012-11-21 | 2018-12-31 | 삼성전자주식회사 | 서포터를 갖는 반도체 소자 및 그 형성 방법 |
| CN113745402B (zh) * | 2020-05-29 | 2023-10-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法、存储器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211740A (ja) * | 1987-02-27 | 1988-09-02 | Oki Electric Ind Co Ltd | 半導体素子の配線パタ−ン形成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4432132A (en) * | 1981-12-07 | 1984-02-21 | Bell Telephone Laboratories, Incorporated | Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features |
| US4400257A (en) * | 1982-12-21 | 1983-08-23 | Rca Corporation | Method of forming metal lines |
| US5185058A (en) * | 1991-01-29 | 1993-02-09 | Micron Technology, Inc. | Process for etching semiconductor devices |
| TW243541B (ko) * | 1991-08-31 | 1995-03-21 | Samsung Electronics Co Ltd | |
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| KR960006822B1 (ko) * | 1993-04-15 | 1996-05-23 | 삼성전자주식회사 | 반도체장치의 미세패턴 형성방법 |
| US5320981A (en) * | 1993-08-10 | 1994-06-14 | Micron Semiconductor, Inc. | High accuracy via formation for semiconductor devices |
| US5451543A (en) * | 1994-04-25 | 1995-09-19 | Motorola, Inc. | Straight sidewall profile contact opening to underlying interconnect and method for making the same |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211740A (ja) * | 1987-02-27 | 1988-09-02 | Oki Electric Ind Co Ltd | 半導体素子の配線パタ−ン形成方法 |
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