JP2003059906A - エッチング方法およびキャパシタを形成する方法 - Google Patents

エッチング方法およびキャパシタを形成する方法

Info

Publication number
JP2003059906A
JP2003059906A JP2001232528A JP2001232528A JP2003059906A JP 2003059906 A JP2003059906 A JP 2003059906A JP 2001232528 A JP2001232528 A JP 2001232528A JP 2001232528 A JP2001232528 A JP 2001232528A JP 2003059906 A JP2003059906 A JP 2003059906A
Authority
JP
Japan
Prior art keywords
gas
etching
film
pzt
etching method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001232528A
Other languages
English (en)
Inventor
Hideaki Yamauchi
英敬 山内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Priority to JP2001232528A priority Critical patent/JP2003059906A/ja
Priority to PCT/US2002/024346 priority patent/WO2003012851A2/en
Priority to US10/210,550 priority patent/US20030047532A1/en
Priority to TW091117927A priority patent/TW565886B/zh
Publication of JP2003059906A publication Critical patent/JP2003059906A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】サイドエッチングを防止できるPZT膜のエッ
チング方法を提供する。 【解決手段】 Pt膜3、PZT膜4、及びIr膜5を
基板2上に順次形成する。次に、SiO2から成るハー
ドマスク8をIr膜5の上に形成する。その後、これら
の多層膜を有する基板2がプラズマエッチングチャンバ
内に載置され、ステージ温度を310℃程度に設定す
る。続いて、Cl2ガス及びO2ガスといったエッチング
ガスによりIr膜5をハードマスク8を用いてエッチン
グして、Ir電極9を形成する。次いで、BCl3
ス、Arガス、及びCHF3ガスによりPZT膜4をエ
ッチングして誘電体部10を形成する。続いて、Cl2
ガス及びO2ガスによりPt膜3をエッチングしてPt
電極11を形成する。これにより、強誘電体キャパシタ
が完成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、エッチング方法お
よびキャパシタを形成する方法に関する。
【0002】
【従来の技術】チタン酸ジルコン酸鉛(PZT)は、酸化
物強誘電体材料の一つであり、強誘電体メモリの誘電体
膜として使用されている。強誘電体メモリを形成する加
工技術は、微細化および高性能化に向けて様々な試みが
行われている。
【0003】
【発明が解決しようとする課題】PZT膜のエッチング
には、三塩化ホウ素(BCl3)ガス及びアルゴン(Ar)
ガスを含むエッチングガスが使用される。しかしなが
ら、本発明者らは、上記エッチングガスを用いた場合、
PZT膜にサイドエッチングが生じてしまうことを見出
した。
【0004】このようなサイドエッチングが生じると、
例えば、その後の層間絶縁膜の成膜工程において以下の
ような問題が生じ得る。そのひとつは、十分なステップ
カバレッジを確保できない場合がある。また、別な問題
として、サイドエッチングのため、キャパシタの容量
が、メモリセル毎にばらつき、所望の通りとならない場
合もある。
【0005】本発明は、サイドエッチングを低減できる
PZT膜のエッチング方法を提供することを目的とす
る。
【0006】
【課題を解決するための手段】本発明の一側面は、エッ
チング方法である。このエッチング方法は、エッチング
マスクを用いて、三塩化ホウ素ガスと炭素元素を含む第
1のガスとを含むプロセスガスでPZT系強誘電体膜を
エッチングする工程を含む。
【0007】本発明の別の側面は、エッチング方法であ
る。このエッチング方法は、エッチングマスクを用い
て、三塩化ホウ素ガスと窒素元素を含む第2のガスとを
含むプロセスガスでPZT系強誘電体膜をエッチングす
る工程を含む。
【0008】プロセスガスは、第1のガスおよび第2の
ガスの混合ガスを用いることができる。
【0009】発明者は、これらのプロセスガスを用いれ
ば、エッチングの際にPZT系強誘電体膜に生じるサイ
ドエッチングを防止できることを発見した。
【0010】第1のガス及び第2のガスの供給量は、エ
ッチング時に供給されるガスの総供給量に対して、1m
ol%以上であることが好ましく、また10mol%以
下であることが好ましい。また、第1のガス及び第2の
ガスの供給量は、1cc/min以上であることが好ま
しく、また10cc/min以下であることが好まし
い。このような範囲とすれば、PZT膜のサイドエッチ
ングを確実に防止できる。
【0011】第1のガスは、CHF3およびC24の少
なくともいずれかを含むことができる。また、第2のガ
スは、N2およびNF3の少なくともいずれかを含むこと
ができる。これらのガスを用いれば、PZT膜のサイド
エッチングが確実に防止される。さらに、エッチング時
に供給されるガスはアルゴンを含むことが好ましい。本
発明の別の側面は、第1および第2の電極、並びに前記
第1および第2の電極の間に設けられた誘電体部を有す
るキャパシタを形成する方法である。この方法は、(a)
第1の導電層、PZT系強誘電体層、および第2の導電
層を含む多層膜上にハードマスクを形成する工程と、
(b)前記ハードマスクを用いて前記第1の導電体膜をエ
ッチングして第1の電極を形成する工程と、(c)請求項
1〜12のいずれかに記載のエッチング方法により前記
ハードマスクを用いてPZT系強誘電体層をエッチング
して誘電体部を形成する工程と、(d)前記ハードマスク
を用いて前記第2の導電体膜をエッチングして第2の電
極を形成する工程を備える。この方法によれば、PZT
膜が上記のエッチング方法によりエッチングされるの
で、サイドエッチングが防止される。誘電体部のサイド
エッチ量が低減される。キャパシタを形成する方法で
は、第1及び第2の導電層の各々は、貴金属又は導電性
酸化物を含むことができ、また第1及び第2の導電層の
各々は、イリジウム、白金およびルテニウムといった白
金属材料の少なくともいずれかを含むことができ、第1
及び第2の導電層の各々は、IrO2およびRuO2の少
なくともいずれかを含むことができる。
【0012】本発明の別の側面は、PZT系強誘電体部
を有する半導体装置に関する。この半導体装置は、(1)
基板上に設けられた第1の電極と、(2)第1の電極上に
設けられたPZT系強誘電体部と、(3)強誘電体部上に
設けられた第2の電極と、(4)第2の電極上に設けられ
たハードマスクとを備える。このハードマスクは、第1
及び第2の導電体膜並びにPZT系強誘電体膜をエッチ
ングするために利用される。このハードマスクは、例え
ば、シリコン系無機絶縁膜または窒化チタニウム膜の少
なくともいずれかを有することができ、シリコン系無機
絶縁膜としては、シリコン酸化膜、シリコン窒化膜、シ
リコン酸化窒化膜がある。この半導体装置では、PZT
系強誘電体部はヒステリシス特性を示す。
【0013】本発明の上記の目的および他の目的、特
徴、並びに利点は、添付図面を参照して進められる本発
明の好適な実施の形態の以下の詳細な記述からより容易
に明らかになる。
【0014】
【発明の実施の形態】本発明の知見は、例示として示さ
れた添付図面を参照して以下の詳細な記述を考慮するこ
とによって容易に理解することができる。引き続いて、
添付図面を参照しながら、本発明の実施の形態の光回路
を説明する。可能な場合には、同一の部分には同一の符
号を付する。
【0015】図1(a)〜(j)は、本発明の実施形態であ
る強誘電体キャパシタの形成方法を説明するための工程
断面図である。
【0016】図1(a)を参照すると、基板2の表面に白
金(Pt)膜3といった導電膜が形成される。ここで、基
板2は、例えば、シリコン(Si)ウエハといった半導体
基板、酸化シリコン(SiO2)膜といった絶縁膜が形成
されたSiウエハ、または半導体集積回路を製造する過
程の途中にあるSiウエハであってもよく、これに限定
されるものではない。Pt膜3の成膜には、例えば、C
VD(Chemical VaporDeposition)法、又はPVD(Physi
cal Vapor Deposition)法といった成膜方法を採用でき
る。次に、PZT膜4といった強誘電体膜がPt膜3上
に形成される(図1(b))。PZT膜4の成膜にはPVD
法を採用できるが、ゾル・ゲル法でも成膜できる。その
後、PZT膜4の上にイリジウム(Ir)膜5といった導
電膜が成膜される(図1(c))。Ir膜5の成膜には、C
VD法又はPVD法を採用できる。これにより、白金
(Pt)膜3、PZT膜4、Ir膜5からなる多層膜が形
成された。
【0017】続いて、この多層膜上にハードマスクを形
成する。このために、Ir膜5の上にSiO2膜6が成
膜される(図1(d))。SiO2膜6の成膜にはCVD法
があり、例えば、TEOS(Tetra-Ethyl-Orso-Silicat
e)ガス及び酸素(O2)ガスを原料としたプラズマCVD
法が採用され得る。その後、SiO2膜6の上にレジス
ト膜が塗布され、所定のパターンを有するフォトマスク
を介してレジスト膜が露光される。このような手順によ
り、まず、レジストマスク7が形成される(図1(e))。
次に、レジストマスク7を用いてSiO2膜6がエッチ
ングされる(図1(f))。このエッチングは、例えば、S
iO2膜エッチング用のプラズマエッチング法により行
われる。また、このとき、例えば、Cl2及びCF4、又
はCl2及びCHF3といったガスをエッチングガスとし
て使用できる。このエッチングの後、レジストマスク7
をアッシングにより除去する。以上の手順により、ハー
ドマスク8が形成される(図1(g))。
【0018】ハードマスク8の形成後、基板を所定のプ
ラズマエッチング装置のエッチングチャンバ内に載置す
る。基板2は、エッチングチャンバ内に載置された後、
ステージ温度が250℃以上400℃以下の範囲内の温
度、例えば、310℃に保たれる。従来、この温度範囲
において、メタル膜のエッチングを行うことは行われて
いなかった。基板の温度が310℃程度で安定した後、
エッチングガスを導入すると、ハードマスク8に覆われ
たIr膜5がエッチングされずに残り、Ir電極9(上
部電極)が形成される(図1(h))。このエッチングに
は、Cl2ガス及びO2ガスといったエッチングガスを使
用できる。
【0019】Ir電極9が形成された後、同一のエッチ
ングチャンバ内においてPZT膜4がエッチングされ
る。このエッチングは、上部導電膜のエッチングにおけ
る基板温度とほぼ等しい基板温度において行うことがで
きる。このエッチングには、BCl3ガス、Arガス、
及びCHF3ガスが使用される。ここで、これらのガス
の供給量を含むエッチング条件を例示すれば、以下の通
りである。 ・BCl3ガスの供給量:40sccm ・Arガスの供給量:90sccm ・CHF3ガスの供給量:5sccm ・チャンバ内の圧力:2.0Pa(15mTorr) ・プラズマ発生用電源の出力:1,500W ・基板バイアス出力:150W ・基板温度 :310℃ ここで、sccmとは(standard cubic centimeter)で
ある。
【0020】このような条件の下で、PZT膜4がエッ
チングされる。このエッチングにより、ハードマスク8
及びIr電極9に覆われていないPZT膜4が除去され
て、誘電体部10が形成される(図1(i))。
【0021】続いて、BCl3ガス及びArガスの供給
を停止すると共に、Cl2ガス及びO 2ガスを供給し、P
t膜3をエッチングする。このエッチングにより、下部
電極としてのPt電極11が形成される。以上の手順に
より、強誘電体キャパシタ1が完成する(図1(j))。ハ
ードマスクは除去せずに半導体装置内に残すことができ
る。そかしながら、ハードマスクを除去する場合には、
弗化水素酸(HF)溶液を用いたエッチングによりIr電
極9上に残るハードマスク8が除去される。
【0022】上記実施形態の効果を確認するため、本発
明者らは、誘電体部10の断面の観察を行なった。図2
(a)は、誘電体部10の断面の一部を示す概略図であ
る。この断面図は、SEM写真に基づいて作成された。
図2(a)から分かるように、PZTからなる誘電体部1
0の側壁は、凹凸がほとんど現れていない。このことか
ら、PZT膜4のエッチングの際、サイドエッチングが
十分に防止されることが分かる。
【0023】比較のため、CHF3を供給せずにPZT
膜をエッチングし、その断面を観察した。図2(b)は、
エッチングされたPZT膜の断面を示す概略図である。
図2(b)においては、PZT膜の側壁40上にRu膜3
0のひさしが形成されており、PZT膜のエッチングの
際に大きなサイドエッチングが発生したこと分かる。図
2(a)及び(b)を比較すれば、本実施形態による強誘電
体キャパシタの形成方法の効果が理解される。
【0024】以上の通り、PZT膜4のエッチングの
際、BCl3ガス及びArガスに加えてCHF3ガスを使
用している。そのため、PZT膜4のサイドエッチング
が防止される。本発明者らは、この理由を、PZT膜4
の側壁にCHF3が分解して生じる炭素、本実施例では
有機物(炭素を含むフラグメント)が付着するため、サイ
ドエッチングが防止されると推測している。
【0025】また、CHF3ガスといった炭素含有ガス
の供給量が、本発明者らの実験と考察によって明らかと
なった、供給量は、1sccm以上が好ましい。炭素原
子を含むガスの供給量が1sccmよりも少ない場合に
は、側壁面に付着する炭素又は有機物が側壁面を十分に
覆うことができないため、サイドエッチングの防止効果
が十分に得られない。また、供給量は、10sccm以
下が好ましい。その供給量が10sccmよりも多くな
ると、側壁面への付着物が厚くなりすぎ剥離してしまう
と推測される。そのため、サイドエッチングを防止でき
ない事態となると考えられる。
【0026】また、CHF3ガスといった炭素含有ガス
の供給量は、1mol%以上が好ましい。これは、BC
3ガスに対する炭素含有ガスの割合が小さすぎる場
合、側壁への十分な付着物が得られずにサイドエッチン
グが防止できないという理由による。また、供給量は1
0mol%以下が好ましい。これは、BCl3ガスに対
する炭素含有ガスの割合が必要以上に大きくなると、炭
素含有ガスがエッチング自体を阻害することになるため
である。
【0027】本発明者らは、BCl3ガス、Arガス、
及びN2ガスといった組み合わせにより、PZT膜のエ
ッチングを試み、BCl3ガス、Arガス、及びCHF3
ガスといった組み合わせの場合と同様な結果を確認し
た。この理由を本発明者らは以下のように考えている。
BCl3ガス、Arガス、及びN2ガスを用いた場合に
は、プラズマによりN2ガスから生じた窒素ラジカルや
窒素イオンといった窒素活性種が他のガスの反応生成物
と化合し、化合生成物が形成される。そして、その化合
生成物がPZT膜の側壁面上に付着し、この付着物によ
り側壁面のエッチングが防止される。また、N原子を含
むガスであれば窒素ラジカルや窒素イオンが発生される
ため、N2ガスと同様の効果が奏されると本発明者らは
考えている。
【0028】発明者らは、窒素ガスおよび窒素化合物と
いったN含有ガスの供給量について実験と考察を行なっ
た。この結果、その供給量はCHF3ガスの場合とほぼ
同量で良いことが明らかとなった。すなわち、N原子を
含むガスの供給量は、1sccm以上10sccm以下
が好適であり、また、ガスの総供給量に対する割合で言
えば、1mol%以上10mol%以下が好適である。
【0029】図3は、導電膜およびPZT系強誘電体膜
のエッチングに適用されるプラズマエッチング装置を示
す。基板上に多層膜を形成した後に、その基板をエッチ
ング装置のエッチングチャンバ内に載置する。図3にお
いて、プラズマエッチング装置30は、エッチングチャ
ンバ31、ガス供給源32、高周波電源33、温度調整
器34および排気装置(図示せず)を備える。エッチング
チャンバ31の内部には、高周波電力が供給される電極
35と、基板2が載置されるステージ36とが設けられ
ている。ステージ36は、その内部に、例えばヒータ3
6aを有している。ヒータ36aは温度調整器34によ
り制御され、これにより、ステージ34の温度が所定の
温度に設定される。ステージ34の温度により、ステー
ジ34に載置される基板2の温度が規定される。プラズ
マエッチング装置30においては、ステージ34の温度
はPZT系強誘電体膜のエッチングに適用される温度範
囲に、例えば400℃程度に上昇される。基板2は、ス
テージ34上に載置された後、100℃を超える所定の
温度に保たれる。
【0030】図4(a)は、第1の実施形態によるエッチ
ング方法を適用して形成される半導体装置の一例を示す
等価回路図である。この半導体装置は、強誘電性キャパ
シタとトランジスタを含むメモリセルである。半導体装
置20は、図4(a)に示す通りFET21およびキャパ
シタ1から構成され、図4(b)は、図4(a)に示される
誘電体部10が呈するヒステリシス特性を示しており、
横軸は印加電界を示し、縦軸は分極を示す。半導体装置
20は、このヒステリシス特性を利用したメモリセルで
あることができる。
【0031】実施形態を用いて説明した本発明のエッチ
ング方法によれば、PZT膜のサイドエッチングが防止
される。そのため、本発明のエッチング方法又は強誘電
体キャパシタの形成方法を含む半導体装置の製造方法も
また、サイドエッチング防止の効果を奏することが理解
される。よって、この半導体装置の製造方法は、サイド
エッチングに伴う不具合を低減させ、歩留まりを向上さ
せるといった効果を奏する。さらに、上記の半導体装置
の製造方法により製造された半導体装置もまたサイドエ
ッチングに伴う不具合の発生が防止されるので、信頼性
が向上されるといった利点を有する。
【0032】好適な実施の形態において本発明の原理を
図示し説明してきたが、本発明は、そのような原理から
逸脱することなく配置および詳細において変更できるこ
とは、当業者によって認識される。
【0033】例えば、上記のPt膜及びIr膜といった
導電膜の代わりに、Ru膜、IrO 2膜、又はRuO2
を用いることができる。これにより、強誘電体キャパシ
タは、Ru、IrO2、又はRuO2を含む電極を有す
る。また、PZT系強誘電体材料膜はペロブスカイト構
造を有し、また、ランタン(La)、ニオブ(Nb)、及び
ビスマス(Bi)といった元素をPZT(PbTiXZr
1-X3)に添加して得られる材料を含むが、これに限定
されるものではない。
【0034】上記の実施形態においては、強誘電体キャ
パシタの形成方法を主として説明したが、このキャパシ
タの誘電体としての用途以外に使用されるPZT膜をエ
ッチングする際に、本発明のエッチング方法を適用でき
ることは言うまでもない。
【0035】また、上記の実施形態においては、SiO
2膜といったシリコン系無機絶縁膜からなるハードマス
クを使用する場合を説明したが、窒化チタニウム(Ti
N)からなるハードマスクを用いてもよい。
【0036】さらに、炭素化合物ガスは、CHF3に限
定されるものではなく、C24でもよい。また、一般に
xy又はCxyzといった化学式で表される化合物
であってもよい。また、窒素含有ガスは、N2に限定さ
れるものではなく、NF3を含むもよい。
【0037】したがって、特許請求の範囲およびその精
神の範囲から来る全ての修正および変更に権利を請求す
る。
【0038】
【発明の効果】以上説明したように、本発明によるエッ
チング方法によれば、PZT膜をエッチングするため
に、BCl3ガスと、C原子を含むガス及びN原子を含
むガスの少なくともいずれかのガスとを含むエッチング
ガスを用いる。したがって、PZT膜のサイドエッチン
グが低減できる。
【図面の簡単な説明】
【図1】図1(a)〜図1(j)は、本発明の実施形態であ
るエッチング方法を説明するための工程断面図である。
【図2】図2(a)は、誘電体部10の断面の一部を示す
概略図である。図2(b)は、BCl3ガス及びArガス
のみからなるエッチングガスによりエッチングされたP
ZT膜の断面を示す概略図である。
【図3】図3は、プラズマエッチング装置の構成の一例
を示す概略図である。
【図4】図4(a)は、実施形態によるエッチング方法を
適用して形成されるキャパシタを含むメモリセルの等価
回路図である。図4(b)は、PZTが呈するヒステリシ
ス特性を示す模式図である。
【符号の説明】
1…強誘電体キャパシタ、2…基板、3…Pt膜、4…
PZT膜、5…Ir膜、6…SiO2膜、7…レジスト
マスク、8…ハードマスク、9…Ir電極、10…誘電
体部、11…Pt電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山内 英敬 千葉県成田市新泉14−3野毛平工業団地内 アプライド マテリアルズ ジャパン 株式会社内 Fターム(参考) 5F004 AA05 BA04 BB26 CA01 CA04 DA00 DA01 DA04 DA11 DA16 DA17 DA23 DA25 DA26 DB03 DB08 EA03 EA06 EA28 5F083 FR01 JA15 JA38 PR03 PR07

Claims (16)

    【特許請求の範囲】
  1. 【請求項1】 エッチングマスクを用いて、三塩化ホウ
    素ガスと炭素元素を含む第1のガスとを含むプロセスガ
    スでPZT系強誘電体膜をエッチングする、エッチング
    方法。
  2. 【請求項2】 前記第1のガスの供給量は、1cc/m
    in以上である、請求項1に記載のエッチング方法。
  3. 【請求項3】 前記第1のガスの供給量は、10cc/
    min以下である、請求項3に記載のエッチング方法。
  4. 【請求項4】 前記第1のガスの供給量は、エッチング
    の際に供給される総ガス量に対して1mol%以上10
    mol%以下である、請求項1に記載のエッチング方
    法。
  5. 【請求項5】 前記第1のガスは、CHF3およびC2
    4少なくともいずれかを含む、請求項1に記載のエッチ
    ング方法。
  6. 【請求項6】 前記プロセスガスは、窒素元素を含む第
    2のガスをさらに含む、請求項1に記載のエッチング方
    法。
  7. 【請求項7】 エッチングマスクを用いて、三塩化ホウ
    素ガスと窒素元素を含む第2のガスとを含むプロセスガ
    スでPZT系強誘電体膜をエッチングする、エッチング
    方法。
  8. 【請求項8】 前記第2のガスの供給量は、1cc/m
    in以上である、請求項6または7に記載のエッチング
    方法。
  9. 【請求項9】 前記第2のガスの供給量は、10cc/
    min以下である、請求項9に記載のエッチング方法。
  10. 【請求項10】 前記第2のガスの供給量は、エッチン
    グの際に供給される総ガス量に対して1mol%以上1
    0mol%以下である、請求項6または7に記載のエッ
    チング方法。
  11. 【請求項11】 前記第2のガスは、N2およびNF3
    なくともいずれかを含む、請求項6または7に記載のエ
    ッチング方法。
  12. 【請求項12】 前記プロセスガスはアルゴンを含む、
    請求項1又は請求項7に記載のエッチング方法。
  13. 【請求項13】 第1および第2の電極、並びに前記第
    1および第2の電極の間に設けられた誘電体部を有する
    キャパシタを形成する方法であって、 第1の導電層、PZT系強誘電体層、および第2の導電
    層を含む多層膜上にハードマスクを形成し、 前記ハードマスクを用いて前記第1の導電体膜をエッチ
    ングして第1の電極を形成し、 請求項1〜12のいずれかに記載のエッチング方法によ
    り前記ハードマスクを用いてPZT系強誘電体層をエッ
    チングして誘電体部を形成し、 前記ハードマスクを用いて前記第2の導電体膜をエッチ
    ングして第2の電極を形成する、方法。
  14. 【請求項14】 前記第1及び第2の導電層の各々は、
    貴金属又は導電性酸化物を含む、請求項12に記載の方
    法。
  15. 【請求項15】 前記第1及び第2の導電層の各々は、
    イリジウム、白金およびルテニウムの少なくともいずれ
    かを含む、請求項12に記載の方法。
  16. 【請求項16】 記第1及び第2の導電層の各々は、I
    rO2およびRuO2の少なくともいずれかを含む、請求
    項12に記載の方法。
JP2001232528A 2001-07-31 2001-07-31 エッチング方法およびキャパシタを形成する方法 Pending JP2003059906A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2001232528A JP2003059906A (ja) 2001-07-31 2001-07-31 エッチング方法およびキャパシタを形成する方法
PCT/US2002/024346 WO2003012851A2 (en) 2001-07-31 2002-07-31 Method of etching ferroelectric layers
US10/210,550 US20030047532A1 (en) 2001-07-31 2002-07-31 Method of etching ferroelectric layers
TW091117927A TW565886B (en) 2001-07-31 2002-08-08 Method of etching ferroelectric layers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001232528A JP2003059906A (ja) 2001-07-31 2001-07-31 エッチング方法およびキャパシタを形成する方法

Publications (1)

Publication Number Publication Date
JP2003059906A true JP2003059906A (ja) 2003-02-28

Family

ID=19064442

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001232528A Pending JP2003059906A (ja) 2001-07-31 2001-07-31 エッチング方法およびキャパシタを形成する方法

Country Status (4)

Country Link
US (1) US20030047532A1 (ja)
JP (1) JP2003059906A (ja)
TW (1) TW565886B (ja)
WO (1) WO2003012851A2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004093193A1 (ja) * 2003-04-15 2004-10-28 Fujitsu Limited 半導体装置の製造方法
JP2006310676A (ja) * 2005-05-02 2006-11-09 Hitachi High-Technologies Corp 試料のエッチング方法
KR100732026B1 (ko) 2005-04-08 2007-06-27 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법
JP2009266952A (ja) * 2008-04-23 2009-11-12 Seiko Epson Corp デバイスの製造方法及び製造装置
JP2021531651A (ja) * 2018-07-17 2021-11-18 アプライド マテリアルズ インコーポレイテッドApplied Materials, Incorporated 半導体デバイスのための相互接続構造を製造するための方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7217665B2 (en) 2002-11-20 2007-05-15 Applied Materials, Inc. Method of plasma etching high-K dielectric materials with high selectivity to underlying layers
EP1629529A2 (en) * 2003-05-30 2006-03-01 Tokyo Electron Limited Method and system for etching a high-k dielectric material
US6867053B2 (en) * 2003-07-28 2005-03-15 Infineon Technologies Ag Fabrication of a FeRAM capacitor using a noble metal hardmask
US20100003828A1 (en) * 2007-11-28 2010-01-07 Guowen Ding Methods for adjusting critical dimension uniformity in an etch process with a highly concentrated unsaturated hydrocarbon gas
JPWO2011030721A1 (ja) * 2009-09-09 2013-02-07 株式会社アルバック 基板処理装置の運転方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5443688A (en) * 1993-12-02 1995-08-22 Raytheon Company Method of manufacturing a ferroelectric device using a plasma etching process
JP3024747B2 (ja) * 1997-03-05 2000-03-21 日本電気株式会社 半導体メモリの製造方法
US6232174B1 (en) * 1998-04-22 2001-05-15 Sharp Kabushiki Kaisha Methods for fabricating a semiconductor memory device including flattening of a capacitor dielectric film
EP1001459B1 (en) * 1998-09-09 2011-11-09 Texas Instruments Incorporated Integrated circuit comprising a capacitor and method
US6368517B1 (en) * 1999-02-17 2002-04-09 Applied Materials, Inc. Method for preventing corrosion of a dielectric material
US6436838B1 (en) * 2000-04-21 2002-08-20 Applied Materials, Inc. Method of patterning lead zirconium titanate and barium strontium titanate
DE10039411A1 (de) * 2000-08-11 2002-02-28 Infineon Technologies Ag Strukturierung ferroelektrischer Schichten
US6620733B2 (en) * 2001-02-12 2003-09-16 Lam Research Corporation Use of hydrocarbon addition for the elimination of micromasking during etching of organic low-k dielectrics
US6559001B2 (en) * 2001-05-30 2003-05-06 International Business Machines Corporation Methods of patterning a multi-layer film stack and forming a lower electrode of a capacitor

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004093193A1 (ja) * 2003-04-15 2004-10-28 Fujitsu Limited 半導体装置の製造方法
US7390678B2 (en) 2003-04-15 2008-06-24 Fujitsu Limited Method for fabricating semiconductor device
KR100732026B1 (ko) 2005-04-08 2007-06-27 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법
JP2006310676A (ja) * 2005-05-02 2006-11-09 Hitachi High-Technologies Corp 試料のエッチング方法
JP4515956B2 (ja) * 2005-05-02 2010-08-04 株式会社日立ハイテクノロジーズ 試料のエッチング方法
JP2009266952A (ja) * 2008-04-23 2009-11-12 Seiko Epson Corp デバイスの製造方法及び製造装置
JP2021531651A (ja) * 2018-07-17 2021-11-18 アプライド マテリアルズ インコーポレイテッドApplied Materials, Incorporated 半導体デバイスのための相互接続構造を製造するための方法
JP7346538B2 (ja) 2018-07-17 2023-09-19 アプライド マテリアルズ インコーポレイテッド 半導体デバイスのための相互接続構造を製造するための方法

Also Published As

Publication number Publication date
WO2003012851A3 (en) 2003-04-24
US20030047532A1 (en) 2003-03-13
TW565886B (en) 2003-12-11
WO2003012851A2 (en) 2003-02-13

Similar Documents

Publication Publication Date Title
JP3122579B2 (ja) Pt膜のエッチング方法
JP3212930B2 (ja) 容量及びその製造方法
US20030077843A1 (en) Method of etching conductive layers for capacitor and semiconductor device fabrication
JP4562482B2 (ja) 強誘電体キャパシタ構造およびその作製方法
JP2003059906A (ja) エッチング方法およびキャパシタを形成する方法
US7217576B2 (en) Method for manufacturing ferroelectric capacitor, method for manufacturing ferroelectric memory, ferroelectric capacitor and ferroelectric memory
JP2003257942A (ja) 半導体装置の製造方法
US7547638B2 (en) Method for manufacturing semiconductor device
US20070298521A1 (en) Method for cleaning post-etch noble metal residues
JP2000196031A (ja) キャパシタ及びその製造方法
JP2004023078A (ja) 半導体装置の製造方法
US7228865B2 (en) FRAM capacitor stack clean
JP2001036024A (ja) 容量及びその製造方法
US6764896B2 (en) Semiconductor manufacturing method including patterning a capacitor lower electrode by chemical etching
JP2003338608A (ja) 強誘電体キャパシタ及びその製造方法
JP2006060203A (ja) FeRAM用途のためのPt/PGOエッチングプロセス
KR20000067642A (ko) 강유전체 캐패시터 구조체의 건식식각 방법
JPH11289055A (ja) 半導体素子のキャパシタ製造方法
JP2006093451A (ja) 半導体装置
JP5423056B2 (ja) 半導体装置の製造方法
JP4551725B2 (ja) 半導体装置の製造方法
JPH1131682A (ja) ドライエッチング方法および強誘電体メモリ素子の製造方法
JP2002299332A (ja) プラズマ成膜方法及びプラズマcvd装置
US7267996B2 (en) Iridium etching for FeRAM applications
JP2006222283A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040607

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20040906

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20040909

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050307