JP2006222283A - 半導体装置の製造方法 - Google Patents

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和広 冨岡
Katsuaki Natori
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Abstract

【課題】キャパシタの金属酸化物層の側面に酸化アルミニウム膜を残しつつ、酸化アルミニウム膜の一部を容易に除去すること。
【解決手段】半導体基板上に下部Pt電極31、Pb(Zr,Ti)O3 膜32、上部Pt電極33を積層する。上部Pt電極33上にハードマスク層34を形成し、上部Pt電極33及びPb(Zr,Ti)O3 膜32をパターニングする。下部Pt電極31をパターニングする。Pb(Zr,Ti)O3 膜32、及び上部Pt電極33の積層構造の側面及び上面に酸化アルミニウム膜35を形成する。反応ガスに高周波を印加することによって生成されたプラズマにより、前記酸化アルミニウム膜を異方性エッチングする。前記エッチング時、プラズマの発光強度又は前記高周波のインピーダンスを測定する。測定された発光強度又はインピーダンスに応じて、前記エッチングを停止する。
【選択図】 図1

Description

本発明はメモリ等に応用される強誘電体キャパシタの製造方法に関し、特に残留分極量が低下する等のダメージを最小限にすることが可能な強誘電体キャパシタの製造方法に関する。
強誘電体キャパシタを用いた次世代の不揮発性メモリ等に応用が期待されている。しかし、実際にLSI内に強誘電体キャパシタを構成しようとすると、さまざまな問題がある。
その一例として、強誘電体キャパシタ上に、酸化シリコンや酸化アルミニウム膜等の層間膜を形成すると、強誘電体キャパシタの残留分極量が低下しまい、メモリ素子としての機能が劣化する問題がある。酸化シリコンや酸化アルミニウム膜の層間膜を形成する際、シリコンやアルミニウムの有機化合物や水素あるいはシランガス等をプラズマ化して堆積する方法が一般的である。
そのとき強誘電体としてジルコン酸チタン(PZT)を用いている場合、水素やシラン等の還元雰囲気を含むプラズマによって露出しているPZTが還元されてしまうことが多い。還元されることにより残留分極量が低下してしまい信号量が減少してしまう。
残留分極量の低下を抑制するために、酸化アルミニウム膜等の保護膜を形成することがある(特許文献1)。通常、還元されたPZTは酸素等の酸化雰囲気中で加熱(アニール)することによって欠損したPZT結晶中の酸素が補填され残留分極量を回復することができる。しかし、酸化アルミニウム膜を保護膜として形成した場合、酸化アルミニウム膜自身の酸素の通過量が少ないため、酸素雰囲気中でアニールしても残留分極量を回復することが困難になる。
そこで、PZTの側面に酸化アルミニウム膜を残しつつ酸化アルミニウム膜の一部を除去することが考えられる(特許文献1、0026段落)。その後、酸素アニールすれば、PZTに酸素が充分供給される。ところが、酸化アルミニウム膜の一部を除去することが困難であり、PZTの側面の酸化アルミニウム膜まで除去されやすかった。
特開2002−203949公報
本発明の目的は、キャパシタの金属酸化物層の側面に酸化アルミニウム膜を残しつつ、酸化アルミニウム膜の一部を容易に除去することが容易な半導体装置の製造方法を提供することにある。
本発明は、上記目的を達成するために以下のように構成されている。
本発明の一例に係わる半導体装置の製造方法は、半導体基板上に下部電極層を形成するステップと、前記下部電極層上に金属酸化物層を形成するステップと、前記金属酸化物層上に上部電極層を形成するステップと、前記金属酸化物層、及び上部電極層の積層構造の側面及び上面に酸化アルミニウム膜を形成するステップと、前記酸化アルミ形成後、反応ガスに高周波を印加することによってプラズマを生成するステップと、前記酸化アルミニウム膜を前記プラズマにさらして前記酸化アルミニウム膜をエッチングするステップと、前記エッチング時、プラズマの発光強度又は前記高周波のインピーダンスを測定するステップと、測定された発光強度又はインピーダンスに応じて、前記エッチングを停止するステップとを含むことを特徴とする。
本発明によれば、酸化アルミニウム膜の異方性エッチング時、プラズマの発光強度又は前記高周波のインピーダンスを測定することによって、酸化アルミニウム膜の下に形成されていた層が露出したことが分かる。そのため、プラズマの発光強度又は前記高周波のインピーダンスに応じて、異方性エッチングを停止すれば、金属酸化物層の側壁に酸化アルミニウム膜を残しつつ、酸化アルミニウム膜の一部を除去することができる。
図1は、本発明の第1の実施形態に係わる半導体装置の製造工程を示す図である。
図1(a)に示すように、半導体ウェハ10に、STI(Shallow Trench Isolation)技術により素子分離絶縁膜11を形成する。素子分離絶縁膜11はLOCOS法によって形成してもよい。その後しきい値調整のためにシリコンウェハ10にイオン注入を行った後、MISトランジスタを形成する。符号21はゲート絶縁膜、符号22はゲート電極、符号23はソース・ドレイン領域である。
第1の層間絶縁膜12を堆積して平坦化した後、ソース・ドレイン領域23に接続するコンタクト孔13を開口し、このコンタクト孔13にコンタクトプラグ14を埋め込む。なお、第1の層間絶縁膜12内には、第1の層間絶縁膜12上にソース・ドレイン領域23の他方に電気的に接続するビット線プラグが形成されている。
次いで、図1(b)に示すように、コンタクトプラグ14が埋め込まれた第1の層間絶縁膜12上に、キャパシタ形成用の下部Pt電極31、Pb(Zr,Ti)O3 (PZT)膜32及び上部Pt電極33を順次堆積する。PZT膜32は堆積後、650℃〜700℃で結晶化アニールを行う。
図1(c)に示すように、ウェハ10上にSiO2 膜を堆積した後にSiO2 膜をパターニングし、上部Pt電極33上にハードマスク層34を形成する。ハードマスク層34をマスクに、上部Pt電極33及びPZT膜32をパターニングする。図1(d)に示すように、下部Pt電極31がパターニングされる。
図1(e)に示すように、半導体ウェハ10上に膜厚10nmの酸化アルミニウム膜35がCVD法を用いて堆積される。この工程で、下部Pt電極31、PZT膜32、上部Pt電極33、及びハードマスク層34の側面、ならびにハードマスク層34の上面に酸化アルミニウム膜35が形成される。
酸化アルミニウム膜35の堆積後、ウエハ10を図2に示すRIE装置に搬送して、酸化アルミニウム膜35が異方性エッチングされる。図2に示すRIE装置について説明する。図2に示すように、容器40内には平行平板電極41,42が設置されている。電極41上にウェハ10が載せられる。電極41には第1の可変容量コンデンサC2、コイルL、高周波電源43が直列に接続されている。コイルLと高周波電源43との間に第2の可変容量コンデンサC1が接続されている。エッチングガスがガス源44から容器40内に供給される。容器40内のガスは、ポンプ45によって排気される。また、容器40内の所定の波長の発光強度を測定するモノクロメータ46が設けられている。
次に、異方性エッチングの説明を行う。BCl3(三塩化ホウ素)ガス及び塩素ガスをガス源44から容器40内に導入すると共に、容器40内のガスがポンプ45によって排気する。BCl3及び塩素ガスの供給速度は、100SCCM、20SCCMに設定する。容器40内の圧力が5Paになるよう排気量を調整する。容器内に導入されたガスをプラズマ化するために、500W、13.56MHzの高周波が電極41に印加される。酸化アルミニウム膜35は、プラズマによって、異方性エッチングされる。
酸化アルミニウム膜35のエッチング時、プラズマの発光強度がモノクロメータ46によって測定される。モノクロメータを用いた発光強度の時間変化が図3に示される。測定波長は309nmである。図3に示すように、エッチングを開始してから約12秒経過した時点で、プラズマの発光強度が急激に減少している。そこで、発光強度が減少した時点でエッチングが停止された。容器40から出されたウエハ10を走査型電子顕微鏡(SEM)で観察した。図1(f)に示すように、ハードマスク層34上の酸化アルミニウム膜35が殆ど除去されていた。また、PZT膜32の側壁に酸化アルミニウム膜35が残っていた。
エッチング後、ウェハ10を500℃にて酸素雰囲気で2時間加熱した。加熱後、PZT膜32の残留分極量は、酸化アルミニウム膜35形成前の分極量とほぼ同じ値に回復していた。
次いで、図1(g)に示すように、層間絶縁膜36を堆積した後、層間絶縁膜36の上面を平坦化する。堆積時、PZT膜32は、プラズマにさらされることがない。よって、残留分極量が減少することがない。次いで、ハードマスク層34にコンタクト孔が形成され、上部Pt電極33に接続する端子配線37が形成される。
なお、高周波電力供給時、高周波のインピーダンスのマッチングを取るために可変容量コンデンサC1,C2の容量が変化する。この可変容量コンデンサC1,C2の容量の変化に注目してエッチング停止させることも可能である。
可変容量コンデンサC1,C2の、最大容量を100%。最小容量を0%と示したときの容量のそれぞれの時間変化を図4に示す。
可変容量コンデンサC1、C2の容量が変動したときの処理時間は約12秒であった。そこで、エッチング後のウエハを走査型電子顕微鏡(SEM)で観察した。観察の結果、酸化アルミニウム膜35が残っている状態は、発光強度に注目してエッチングを停止させた時と同様であった。即ち、可変容量コンデンサC1、C2の容量変動、すなわち高周波のインピーダンスの変動によっても処理時間を決定することが可能である。
なお、本実施形態ではエッチングガスにBCl3ガスと塩素ガスとの混合ガスとしたが、塩化水素ガスまたは塩化水素ガスと塩素ガスとの混合ガスを用いても良い。
なお、本実施形態では処理装置を平行平板型のプラズマエッチング装置であったが、これはECR(電子サイクロトロン共鳴)によるエッチング装置、コイルを用いた誘導結合によるプラズマエッチング装置等、プラズマを生成することによってエッチング処理する装置であれば何も良い。
上述の実施形態において、上部電極及び下部電極にはPtが使用されているが、Ir、酸化イリジウム、ルテニウムRu、酸化ルテニウムRuO、SrRuO等であっても良い。また、キャパシタ絶縁膜にはPZTをしているが、金属酸化物からなるキャパシタ絶縁膜であれば何でも良い。例えば、ペロブスカイト結晶構造を有するPb1-yLayZr1-xTix3やチタン酸バリウムストロンチウムBST等であっても良い。また、層状結晶構造を有するタンタル酸ニオブ酸ストロンチウムビスマスSrBi(Nb、Ta)等であっても良い。
なお、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。 本発明の一実施形態に係わるRIE装置の概略構成を示す図。 エッチング時のプラズマの発狂強度の時間変化を示す図。 エッチング時の可変容量コンデンサC1,C2の容量の時間変化を示す図。
符号の説明
10…半導体ウェハ,11…素子分離絶縁膜,12…第1の層間絶縁膜,13…コンタクト孔,14…コンタクトプラグ,31…下部Pt電極,32…PZT膜,33…上部Pt電極,34…ハードマスク層,35…酸化アルミニウム膜,36…層間絶縁膜,37…端子配線

Claims (5)

  1. 半導体基板上に下部電極層を形成するステップと、
    前記下部電極層上に金属酸化物層を形成するステップと、
    前記金属酸化物層上に上部電極層を形成するステップと、
    前記金属酸化物層、及び上部電極層の積層構造の側面及び上面に酸化アルミニウム膜を形成するステップと、
    前記酸化アルミ形成後、反応ガスに高周波を印加することによってプラズマを生成するステップと、
    前記酸化アルミニウム膜を異方性エッチングするために、前記酸化アルミニウム膜を前記プラズマにさらすステップと、
    前記エッチング時、プラズマの発光強度又は前記高周波のインピーダンスを測定するステップと、
    測定された発光強度又はインピーダンスに応じて、前記エッチングを停止するステップとを含むことを特徴とする半導体装置の製造方法。
  2. 前記エッチング後、酸素を含む雰囲気中で前記基板をアニールするステップを更に含むことを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記アニール後、半導体基板上に層間絶縁膜を堆積するステップを更に含むことを特徴とする請求項2に記載の半導体装置の製造方法。
  4. 前記反応ガスが、塩素ガスと、三塩化ホウ素ガス、塩化水素ガスを含むグループから一つ以上選ばれること特徴とする請求項1に記載の半導体装置の製造方法。
  5. 下部電極層の形成前に、前記半導体基板にMISトランジスタと、MISトランジスタのソース・ドレイン領域の一方と前記下部電極層とを電気的に接続するためのプラグ電極とを形成するステップを更に含むことを特徴とする請求項1に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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