JPH10116824A - 高いポリシリコン選択性を有するメタルシリサイドエッチング方法 - Google Patents

高いポリシリコン選択性を有するメタルシリサイドエッチング方法

Info

Publication number
JPH10116824A
JPH10116824A JP9196306A JP19630697A JPH10116824A JP H10116824 A JPH10116824 A JP H10116824A JP 9196306 A JP9196306 A JP 9196306A JP 19630697 A JP19630697 A JP 19630697A JP H10116824 A JPH10116824 A JP H10116824A
Authority
JP
Japan
Prior art keywords
etching
substrate
plasma
power level
metal silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9196306A
Other languages
English (en)
Inventor
Hui-Ing Tsai
ツァイ フェイ−イン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JPH10116824A publication Critical patent/JPH10116824A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Abstract

(57)【要約】 【課題】 メタルシリサイド層とポリシリコン層とを備
えるポリサイド構造体を、実質的に異方的に且つ高いエ
ッチング選択性でエッチングする。 【解決手段】 基板をプラズマ領域に配置し、このプラ
ズマ領域に、Cl2と、O2と、N2とを備えるプロセス
ガスを導入する。このプロセスガスからプラズマを生成
し、ポリシリコン層をエッチングする第2の速度よりも
高い第1の速度でメタルシリサイド層を選択的にエッチ
ングしつつ、メタルシリサイド層とポリシリコン層に対
して実質的に異方的なエッチングを与える。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体基板の処理
中にメタルシリサイド層をエッチングするための方法に
関する。
【0002】
【従来の技術】集積回路の製造工程では、高融点金属の
珪化物(シリサイド)、例えば、タングステンシリサイ
ド、タンタルシリサイド、チタンシリサイドやモリブデ
ンシリサイド等を用いて、半導体基板上に形成されたデ
バイス同士を電気的に接続するための、高密度、高速、
高電導のインターコネクト(相互接続)の表面形状部や
ラインを形成する。例えば、WSiX層を二酸化珪素の
上に堆積し、集積回路のためのゲート電極として機能さ
せることができる。しかし、珪化物(シリサイド)と酸
化物(オキサイド)の界面では、SiO2層から金属珪
化物(メタルシリサイド)へ珪素が拡散することによ
り、許容できない程度の高い電気抵抗を有するようにな
る。メタルシリサイド層に対する拡散の問題を低減する
ために、「ポリサイド」スタックが開発された。図1a
を参照すれば、代表的な半導体基板20は、高融点金属
珪化物層22a、22bを備え、これらは、ドープポリ
シリコン層ないしノンドープポリシリコン層24a、2
4bの上に堆積したものである。ポリサイド構造体は、
基板20上の二酸化珪素層26a、26bの上に形成さ
れ、優れた界面特性を有する低電気抵抗の相互接続部
(インターコネクト)を提供する。
【0003】ポリサイドインターコネクトを作製する従
来からの方法では、ポリシリコン層24の上に金属珪化
物層22を堆積させる。例えば、Telford らの米国特許
第5,500,249号では、六弗化タングステンとジ
クロロシランのプラズマ励起化学気相堆積(PECV
D:plasma enhanced chemical vapor deposition)に
より、ポリシリコン上にWSiXを堆積させる化学気相
堆積(CVD)プロセスが開示されている。金属珪化物
層22を堆積させた後、従来からのフォトリソグラフィ
ープロセスを用いて、ポリサイド層の上にフォトレジス
ト層を塗布し、光に曝露して所望のインターコネクト表
面形状のパターンを形成する。パターニングされたレジ
スト30は、従来のエッチングプロセスで用いるポリサ
イド構造体のエッチングのためのマスクとして機能し、
図1bに示されるように、所望の形状にエッチングされ
た表面形状40を与える。その後、堆積プロセスとエッ
チングプロセスを繰り返すことにより、図1c、図1d
に示されるように、更にポリサイドスタックの各層を形
成することができる。
【0004】従来からのエッチングプロセスでは、ハロ
ゲン含有ガスの、マイクロ波又は容量によるプラズマを
用いて、ポリサイドスタックをエッチングしている。通
常用いられる弗素化エッチャントガスにはCF4、SF6
及びNF3が含まれ、塩素含有エッチャントガスにはC
2やBCl3が含まれ、臭素含有ガスにはHBrが含ま
れる。従来からのエッチングプロセスの問題点の1つ
に、メタルシリサイドをエッチングする場合に、ポリシ
リコンに対する選択性を高めつつ同時に、異方的なエッ
チング表面形状プロファイルを形成することが、比較的
困難なことがある。
【0005】エッチング選択比は、メタルシリサイド層
24のエッチング速度の、下方のポリシリコン層22の
エッチング速度に対する比である。図1cに模式的に例
示されているような非平坦で非常に込み入った立体形状
を有するポリサイド構造体に対して、エッチング選択比
が高いことが特に望ましい。このような構造体では、共
形なメタルシリサイド層22bのうち矢印Aで示される
ようなエッチング表面形状とエッチング表面形状の間の
部分の方が、メタルシリサイド層22bのうち矢印Bで
示されるようなエッチング表面形状の上部上の部分より
も厚くなっている。従って、エッチングプロセス中のあ
る時刻では、部分Bにおいてはメタル層をエッチングで
貫通してその下のポリシリコン層のエッチングが開始し
ているが、そのとき部分Aでは、厚いメタルシリサイド
層22はまだエッチングを受けている最中である。係る
効果を得るには、部分Bにおいてポリシリコン層24b
のエッチングがシリサイド層のエッチング速度に較べて
十分ゆっくりと進み、部分Aの込み入ったメタルシリサ
イド層22bの厚い部分のエッチングが完了する前に、
部分Bのポリシリコン層24b全部がエッチングされき
っていないことが要求される。従って、メタルシリサイ
ド層22のエッチングが、ポリシリコン層24のエッチ
ングに較べて速い速度で為されることが望ましい。
【0006】異なる材料に対して、材料の相違に対する
プロセスガスの化学反応性の相違に応じて異なるエッチ
ング速度でエッチングするような組成のプロセスガスを
用いることにより、高いエッチング選択比が得られる。
しかし、ポリシリコンに対する高い選択比で、メタルシ
リサイドをエッチングすることは非常に困難であり、そ
れは、両方の材料とも珪素原子を含んでおり、従来から
用いられているほとんどのエッチャントプラズマがこの
珪素部分をエッチングしてガス状のSiClXやSiFX
を生成するからである。従って、エッチャントプラズマ
が、両者を化学的に区別しメタルシリサイド層22の方
をポリシリコン層24よりも高い速度で優先的にエッチ
ングすることは、困難である。また、ECRプロセスや
マイクロ波プラズマプロセス等のもっと化学反応性の高
いプラズマエッチングプロセスでは、エッチャントの分
離を更に進めて化学反応性を高くし、下記の如くシリサ
イド層を等方的にエッチングしてしまう。
【0007】また、ポリサイドのスタックをエッチング
し異方的にエッチングした表面形状40を形成すること
により、メタシリサイド層とポリシリコン層を実質的に
垂直にエッチングし、真っ直ぐな側壁48を有する表面
形状を与えることが望ましい。エッチング表面形状の側
壁48でエッチングが過剰に進むと、内向き又は外向き
に傾斜した壁となる有害な結果を与えることになる。あ
る種の異方性エッチングは、エッチャントガス中の分解
種同士が結合して複合的なポリマー副生成物を生成する
場合に生じ、これがエッチングされたばかりの表面形状
の40の側壁に「パッシベーション」層として堆積し側
壁48をこれ以上エッチングしないように制限する働き
をする。更に代表的には、異方的エッチングを得るに
は、(基板20に対して垂直な電界にプラズマを作用さ
せることにより)指向性の強い運動エネルギーをエッチ
ャントプラズマ内の荷電種に与え、これにより、プラズ
マ種がエネルギーを得て縦のエッチング方向で入射し基
板材料を取り去る。しかし、異なる材料に対して高いエ
ネルギーを与えられたプラズマにより同じエッチング速
度でスパッタエッチングをすれば、エッチング選択性を
全く又はほとんど制御できなくなる。このような理由か
ら、メタルシリサイドとポリシリコンのエッチングに関
して、高いエッチング選択比で異方性エッチングを得る
ことは困難である。
【0008】
【発明が解決しようとする課題】従って、ポリサイド構
造体を高いエッチング選択比でエッチングするためのエ
ッチングプロセスを有することが望ましく、特に、メタ
ルシリサイド層をポリシリコンよりも速いエッチング速
度でエッチングするためのエッチングプロセスが望まし
い。更に、このエッチングプロセスが実質的に異方的な
エッチングを与え、また、基板表面全面にわたって均一
なエッチング速度を与えることが望ましい。
【0009】
【課題を解決するための手段】本発明は、メタルシリサ
イド層とポリシリコン層とを備えるポリサイド構造体
を、実質的に異方的に且つ高いエッチング選択性でエッ
チングするための方法に関する。この方法では、基板を
プラズマ領域に配置し、このプラズマ領域に、Cl
2と、O2と、N2とを備えるプロセスガスを導入する。
このプロセスガスからプラズマを生成し、ポリシリコン
層をエッチングする第2の速度よりも高い第1の速度で
メタルシリサイド層を選択的にエッチングしつつ、メタ
ルシリサイド層とポリシリコン層に対して実質的に異方
的なエッチングを与える。
【0010】エッチャントプラズマの形成には、誘導プ
ラズマ源(ソース)と容量プラズマ源(ソース)の組み
合わせを用いることが好ましく、例えば、インダクタコ
イルとプロセス電極とを備えたプロセスチャンバの如き
である。Cl2と、O2と、N2とを備えるプロセスガス
はチャンバ内でイオン化してプラズマイオンを生成し、
これは、(i)RF電流を第1の電力レベルでインダク
タコイルに印加し、(ii)RF電圧を第2の電力レベ
ルでプロセス電極に印加することにより、エネルギーを
もって基板上に入射する。第1の電力レベルと第2の電
力レベルの比である電力比Prを選択して、ポリシリコ
ン層に対する高い選択性をもってメタルシリサイド層を
エッチングしつつ、これら両方の層を実質的に異方的に
エッチングする。
【0011】メタルシリサイドのエッチング速度がポリ
シリコンのエッチング速度の少なくとも1.2倍となる
ように、且つ、メタルシリサイド層とポリシリコン層が
エッチングを受けて形成された表面形状の側壁が、基板
表面に対して少なくとも約88゜の角をなすように、プ
ラズマのガス組成と電力比Prを選択することが好まし
い。O2:N2の体積流量比が約0.25:1〜約5:1
であり、Cl2の体積流量の、O2及びN2の合計の体積
流量に対する比が、約5:1〜約20:1となることが
好ましい。更に好ましくは、第1の電力レベルと第2の
電力レベルの比である電力比Prを、約0.1:1〜約
100:1とする。
【0012】
【発明の実施の形態】本発明のエッチングプロセスは、
図1a〜1dに示されるようなメタルシリサイド層22
a、22bをその下のポリシリコン層24a、24bの
上に備えるポリサイドスタックを有する基板20に対し
て、高いエッチング選択性、良好なエッチング速度及び
異方性エッチングでエッチングするために有用である。
基板20は、あらゆる材料製であってよく、例えば、ガ
ラス、セラミック、メタル、ポリマー等、又はシリコン
ウエハやガリウム砒素ウエハ等の半導体ウエハであって
もよい。基板20上のメタルシリサイド層22は代表的
には、例えばタングステンシリサイド、タンタルシリサ
イド、チタンシリサイド、モリブデンシリサイドを、厚
さ約500オングストローム〜10000オングストロ
ームで備えている。メタルシリサイド層22の下のポリ
シリコン層24も、代表的には厚さ約500オングスト
ローム〜10000オングストロームである。このポリ
サイドスタックは、厚さ約1000オングストロームの
二酸化珪素層26の上に堆積している。
【0013】メタルシリサイド層22及びポリシリコン
層24はエッチングを施されて、基板20上に電気相互
接続(インターコネクト)ラインを形成する。代表的に
は、デュポン社の「RISTON」等のフォトレジスト
30を、厚さ約0.4〜約1.3ミクロンでメタルシリ
サイド層22の上に塗布し、従来からのリソグラフプロ
セス、即ち所望の表面形状40の配置に応じたマスクを
介した光のパターンにレジスト30を曝露して、メタル
シリサイド層及びポリシリコン層にエッチングで形成し
ようとする表面形状40を画する。エッチング表面形状
40のサイズは、代表的には、約0.2〜約10ミクロ
ンであり、更に代表的には、約0.4〜2ミクロン、表
面形状間の間隔は代表的には約0.2〜10ミクロンで
ある。エッチングプロセス中は、ポリマーパッシベーシ
ョン堆積物44が、以下に説明するように、エッチング
表面形状40の側壁48上に形成する。
【0014】メタルシリサイド層22及びポリシリコン
層24のエッチングは、例えば図2に模式的に例示され
ているような、米国カリフォルニア州サンタクララのア
プライドマテリアルズ社から市販されている「DPS」
チャンバ等のプロセスチャンバ50において行われる。
このプロセスチャンバ50は、1996年2月2日出願
の米国特許出願第08/597,445号、標題「ハイ
ブリッド形コンダクタ及び多半径ドーム天井部を有する
RFプラズマリアクタ」や、1993年2月15日出願
の米国特許出願第08/389,889号にも記載され
ている。ここに示すプロセスチャンバ50の特定の具体
例は、半導体基板20の処理用に適したものであるが、
発明を例示するためだけに与えられるものであり、本発
明の範囲を制限するものではない。例えば、本発明のエ
ッチングプロセスは、あらゆる基板のエッチングに用い
ることができ、また、半導体製造以外の製造プロセスに
用いることができる。
【0015】本プロセスを行うに際し、チャンバ50を
1トール未満の圧力に脱気し、基板20をチャンバ内の
プラズマ領域55内に配置する。エッチングプロセスの
最中は、機械式チャックや静電チャックを用いて基板2
0を保持してもよく、このとき静電チャックではグルー
ブを備え、その中にヘリウム等のクーラントガスが保持
され基板20の温度を調節する。支持体52の少なくと
も一部は導電性であり、プロセスカソード電極60とし
て作用する。カソード電極60は、アノード電極65と
して作用するアースされたチャンバ50の側壁と共に、
プラズマ領域65内のプロセス電極を成す。
【0016】プロセスガスが、基板20の周りを囲むよ
うに配置されたガスディストリビュータ70を介してチ
ャンバ50内に導入され、チャンバの圧力は約0.1〜
約100ミリトール、更に典型的には2〜20ミリトー
ルに維持される。電界をプラズマ領域55内に結合させ
るプラズマジェネレータを用いて、プロセスガスからプ
ラズマを生成させる。プラズマジェネレータは、インダ
クタコイル75をプロセスチャンバ50に隣接して備え
ていてもよく、これは、コイル電力供給器76により電
力が与えられれば、チャンバ内に誘導電界を形成する能
力を有している。好ましくは、第1の電力レベルでRF
電流がインダクタコイル75に印加され、この第1の電
力レベルは好ましくは約200ワット〜約2000ワッ
トである。
【0017】インダクタコイルに加えて、電極電力供給
器78により電力が供給されるカソード電極60及びア
ノード電極65を用いて、プロセスチャンバ50内に容
量電界を発生させる。代表的には約100〜約2000
ワットのバイアス電力レベルでRF電圧をカソード電極
60に印加し、アノード電極65はアースされる。容量
電界は、基板20の面に垂直であり、誘導により形成し
たプラズマ種を基板の方へと加速して、垂直方向の指向
性高く異方性エッチングを基板に施す。プロセス電極6
0、65及び/又はインダクタコイル75に印加するR
F電圧の周波数は、代表的には、約50kHz〜約60
MHzであり、更に代表的には約13.56MHzであ
る。
【0018】最適なエッチングの性質を得るために、疑
似遠隔プラズマ領域55を有するチャンバ50を用いる
ことが好ましい。この疑似遠隔プラズマ領域55は、
(i)基板20と、(ii)基板に隣接するチャンバ側
壁80と、(iii)基板の上約100mm〜約175
mm(4〜7インチ)の高さHに頂点を有するチャンバ
の天井部85とにより仕切られた領域の中にある。この
天井部の高さは、基板のサイズの変化に対して変えるこ
とができることに注意すべきであり、ここに記載する天
井部高さは、直径約150mm〜304mm(6〜12
インチ)の基板に適している。疑似遠隔プラズマ領域5
5は容量が少なくとも約10000cm3であることが
好ましく、更に好ましくは、約10000〜50000
cm3である。この疑似遠隔プラズマ領域の中では、プ
ラズマは天井部85の真下で基板20のすぐ上にに生成
している。好ましくは、疑似遠隔プラズマ領域55は、
基板20の真上約50〜約150mmの距離のところに
中心88が配置されており、更に好ましくは、基板から
約75mm以上約125mm未満の距離のところに配置
されている。
【0019】疑似遠隔プラズマ領域55では、解離エッ
チャントCl+イオンの量の方が非解離Cl2 +イオンよ
りも増えると考えられ、その理由は、プラズマは基板に
すぐ隣接した比較的大きな容量の空間の中で生成するか
らである。この特徴により、プラズマの基板20へのエ
ッチングが、多量の解離イオンCl+イオンが再結合し
て非解離Cl2 +イオンを生成する前に、行えるようにな
る。プラズマ領域55の中心88が基板から離れている
場合、例えば約30cm以上の距離にある場合は、解離
プラズマイオンは、再結合して非解離イオンを生成する
一方で、遠隔プラズマソースから基板20へと移動す
る。逆に、プラズマ領域55の中心88が基板に近すぎ
る場合、例えば約10cm未満の距離にある場合は、プ
ラズマイオンの解離を高めるためにプラズマジェネレー
タに印加する高電力電流により、プラズマイオンが過剰
に大きな運動エネルギーを有することとなり、その結
果、エッチング性能が低くなる。同様に、プラズマ領域
55の容量が過剰に大きい場合は、プラズマ領域内の解
離イオンが再結合して非解離種を生成する。また、プラ
ズマ領域55の容量が過剰に小さい場合は、解離プラズ
マイオンの生成は困難であり、何故なら、エネルギーが
与えられた不活性ガスイオンの平均自由行程が小さすぎ
ることとなり、その結果、不活性ガスとエッチャントガ
ス分子の衝突がほとんど生じなくなるからである。この
ような理由により、疑似遠隔プラズマ領域55を用いる
ことが好ましい。
【0020】プロセスチャンバ50の天井部85は、平
坦又は方形、弓形、円錐、ドーム状あるいは多半径ドー
ム状であってもよい。プロセスチャンバ50は、基板2
0の上方の多半径ドーム状天井部85を有して、プラズ
マ領域55の容量全体にわたって均一なプラズマソース
電力を与えることによりエッチャントガスの分解を促進
することが好ましく、これは例えば、1996年2月5
日出願の Diana Ma らの米国特許出願第08/596,
960号、標題「多成分合金のエッチングのためのプラ
ズマプロセス」に記載されている如きである。多半径ド
ーム状天井部85は、基板近傍での分解イオンの再結合
による損失をフラットな天井部における場合に較べて低
減するため、プラズマイオン密度は基板20全面に更に
均一になる。これは、イオン再結合による損失は天井部
85に近いことにより影響を受けるからであり、ドーム
状天井部はフラットな天井部よりもその中心では距離が
あるからである。
【0021】インダクタコイル75は、「平坦化され
た」ドーム形状を有する多半径のドーム状インダクタコ
イルの形態でプロセスチャンバ50の側壁80の周りを
取り囲むことが好ましく、これは、プラズマソース電力
を更に有効利用せしめ、また、基板中心の真上プラズマ
イオン密度を増大させる。これは、イオン密度がインダ
クタコイル75近傍の局所的イオン化に影響を受けるか
らであり、また、多半径インダクタコイルの方が、半球
コイルに較べて基板中心から近いからである。別の好ま
しい具体例では、天井部85は多半径のドーム形状を有
し、中心半径Rとこの中心半径Rよりも小さなコーナー
半径rとを少なくとも有し、R/rが約2〜約10であ
る。
【0022】疑似遠隔プラズマ領域55内に形成される
プラズマを、磁気励起リアクタを用いて励起してもよ
く、そこでは、永久磁石や電磁コイル等の磁界発生器を
用いてプラズマ領域55内に磁界を印加し、プラズマの
密度及び均一性を高める。この磁界は、1989年6月
27日発行の米国特許第4,842,683号に記載さ
れているように、基板20の面に平行に回転する磁界軸
を有する回転する磁界を備えていることが好ましい。チ
ャンバ50内の磁界は、プラズマ中のイオン密度を高め
るに十分強くあるべきであり、また、CMOSゲート等
の表面形状に対するチャージアップのダメージを低減す
る程度に十分均一であるべきである。一般的には、基板
表面上で測定される磁界は、約500ガウス未満であ
り、更に典型的には約10〜約100ガウス、最も典型
的には約10〜約30ガウスである。
【0023】プロセスチャンバ50内に最低圧力約10
-3ミリトールを実現する能力を有する排気システム95
を介して、プロセスチャンバ50から、消費したプロセ
スガス及びエッチャント副生成物が排気される。チャン
バ50内の圧力を調整するため、絞り弁100が具備さ
れる。また、終点測定技術をしばしば用いて、検出すべ
きガス種に対応した特定の波長の発光の変化を計測し
て、特定の層のエッチングプロセスが完了したことを測
定する。検出種(例えばプロセスガスと二酸化珪素層2
6の反応により生じる珪素種等)が突然に減少又は増加
すれば、それは、メタルシリサイド層22のエッチング
が完了しその下の層のエッチングが開始したことを示す
ものである。
【0024】本発明のエッチングプロセスは、高いエッ
チング速度を与え、また、ポリシリコンに対する高い選
択性をもってメタルシリサイドをエッチングする。この
エッチングプロセスで用いるプロセスガスは、(i)塩
素と、(ii)酸素と、(iii)窒素とを備える。塩
素ガスは、原子塩素及び塩素含有種を生成し、これらは
基板20条のメタルシリサイド22層及びポリシリコン
層24をエッチングする。例えば、メタルシリサイド層
22及びポリシリコン層24は、塩素含有イオン及び中
性物によりエッチングを受けて、揮発性のSiClX
生成することができ、これはチャンバ50から排気され
る。ここで塩素ガスは、Cl2を備えていてもよく、あ
るいは、塩素と等価な塩素含有ガス、例えばHCl、B
Cl3やこれらの混合物を備えていてもよい。
【0025】酸素ガス、例えばO2、O3及びその他の等
価な酸素含有ガスを用いて、メタルシリサイド層22の
エッチング速度を高め、その下にある層、例えばポリシ
リコン層24等のエッチング速度は高めない。しかし、
酸素ガスの流量が過剰に高ければ、エッチング表面形状
上に形成されたパッシベーション堆積物44を取り去る
ことにより、基板のエッチングの等方性が高くなること
があり、また、ポリシリコンエッチング速度が過剰に低
くなることがある。このような理由から、酸素ガスの流
量を塩素ガスの流量よりも低く維持することにより、基
板20を迅速にエッチングするに十分な量の塩素含有種
を供給し、他方で、シリサイド対シリコンの選択性とエ
ッチングの異方性を高く与える。
【0026】窒素ガスは、塩素ガス及び酸素ガスと一緒
に用いることで、予期せぬ効果を与える。窒素ガスを増
やせば、メタルシリサイド層22のエッチング速度を下
げることなく、ポリシリコン層24のエッチングのエッ
チング速度が著しく下がる。塩素ガス、窒素ガス及び酸
素ガスがメタルシリサイドと反応して、揮発性の副生成
物(例えば、タングステンシリサイド層をエッチングす
る際、WXYZClやWXYZ等の揮発性種が生成す
る)が生成し、これが、MSiX層のエッチング速度を
ポリシリコン層24のエッチング速度に較べて増加させ
る働きをすると考えられる。活性プラズマの原子及び分
子の構成の分析は困難であるため、メタル含有揮発種の
素性又は組成を正確に決めることは困難である。また、
窒素と酸素の組み合わせにより、基板のエッチング表面
形状の上のパッシベーション堆積物の堆積速度と除去速
度をバランスさせて、基板20のエッチングの異方性を
高めると考えられる。この窒素ガスは、N2や、N2と等
価な他の窒素含有ガス、例えばNO2やN2O等を備えて
いることが好ましい。
【0027】Cl2−O2−N2プロセスガスで与えられ
る予期せぬ結果は、図3〜5に例証されており、これら
の図は、O2及びN2の流量を上げた場合の、WSiX
備えるメタルシリサイド層のエッチング速度及びポリシ
リコン層のエッチング速度に対する影響を示す。図3
は、O2及びN2の流量を増加させたときの、WSiX
ッチング速度を表している。N2流量を上げても、WS
Xのエッチング速度にほとんど影響を与えないことが
観測される。対称的に、O2流量を0sccmから10
sccmに上げれば、WSiX流量が250nm/mi
n.から350nm/min.に上がる。従って、O2
とN2をCl2に加えることにより、珪素原子が含まれて
いる2つの材料(WSiX及びポリシリコン)に対し、
WSiXのエッチング速度が増大し、同時にポリシリコ
ンのエッチング速度が低減されるという予期せぬ効果が
与えられる。この結果は、ポリシリコンに対してのWS
Xエッチングのエッチング選択比を高め、同時に、高
いWSiXエッチング速度を与え、これら両者の組み合
わせは非常に好ましい。
【0028】図4は、O2及びN2の流量を上げた場合の
ポリシリコンエッチング速度を示している。一般には、
2の流量を上げれば、N2の流量を上げた場合と同じ
く、ポリシリコンエッチング速度は下がる。従って、塩
素にO2及びN2を添加することにより、ポリシリコンの
エッチング速度を下げることによって、ポリシリコンに
対するWSiXのエッチング選択比を基本的に改善する
ことができる。図5は、プロセスガス中のO2及びN2
流量を上げた場合のポリシリコンに対するWSiXのエ
ッチング選択比を示している。O2の流量を上げ、N2
流量を上げれば、エッチング選択比が上がることが観測
される。従って、O2及びN2の両方が、エッチング選択
比の向上に寄与する。
【0029】様々なプロセスガスの構成の組成及び体積
流量比を選択して、メタルシリサイド層22の方をポリ
シリコン層24よりも速くエッチングできるようにし、
好ましくはエッチング選択比を少なくとも約1.2、更
に好ましくは少なくとも約1.5となるようにする。ま
た、プロセスガスの体積流量比を選択して、異方的エッ
チングにより形成した表面形状の側壁48が、スムーズ
な面を有し且つ基板20の面と少なくとも約88゜の角
度(α)(更に好ましい角度は約89゜〜約90゜)を
なすようにする。O2:N2の体積流量比は、好ましくは
約0.25:1〜約5:1、更に好ましくは約0.5:
1〜約3:1である。Cl2の体積流量対O2とN2の合
計の体積流量の比は、好ましくは約5:1〜約20:
1,更に好ましくは約7:1〜約15:1である。
【0030】ここに記載したプロセスチャンバのサイズ
に対しては、Cl2の流量は好ましくは約20〜約80
0sccm、N2の流量は約4〜60sccm、O2の流
量は約0.1〜40sccmである。好ましくは、N2
の流量はO2の流量から約20sccm以内に維持し、
更に好ましくは、O2の流量とN2の流量は共に約1〜約
50sccmである。ここで、流量はプロセスチャンバ
のサイズに依存し、異なるサイズのプロセスチャンバに
対する等価な流量は本発明の範囲の中にまで及ぶと理解
されるべきである。
【0031】また、(インダクタコイル75への)第1
の電流電力レベルと(プロセス電極60、65への)第
2の電圧電力レベルとの電力比Prを選択して、エッチ
ャントプラズマがメタルシリサイド層22に対して、ポ
リシリコン層24に対する選択性が高く異方的にエッチ
ングを行えるようにする。インダクタコイル75に印加
する第1の電力レベルを上げることにより得られる高い
電力比Prは、分解エッチャント種の量を増加させ、エ
ッチングの速度を高め等方性を高くしてしまう。逆に、
コイルへの第1の電力レベルを低くして得られる低い電
力比Prでは、エッチャントガスの解離イオンへの解離
が不充分となり、エッチング速度とエッチング選択性が
低くなる。プロセス電極60、65に印加する第2の電
力レベルを上げれば、プラズマへの運動衝突エネルギー
成分が高くなることから、メタルシリサイド層22のエ
ッチングの異方性の度合いが高くなる。しかし、第2の
電力レベルが過剰に高く(これにより電力比Prが低く
なる)なれば、基板20のスパッタリングが生じる結
果、基板のエッチングが非均一となる。好ましい電力比
Prは、少なくとも約0.1:1、更に好ましくは約
0.1:1〜約100:1であることが見出された。更
に好ましくは、プラズマの生成は、プラズマ領域55に
隣接するインダクタコイル75に、約200〜2000
ワットの第1の電力レベルで電流を印加することにより
行われ、プラズマは、プラズマ領域内のプロセス電極6
0、65に約5〜500ワットの電力レベルの電圧を印
加することにより、基板20に引きつけられる。
【0032】以下の例は、本発明を半導体基板上のメタ
ルシリサイド層のエッチングに用いることを例示するも
のである。しかし、この装置と方法は、当業者に自明で
あるような他の用途にも使用可能であり、本発明の範囲
を、ここに与えられる例示のための実施例に制限するべ
きではない。
【0033】ここでの実施例では、直径200mm(8
インチ)のシリコン基板に対してエッチングプロセスを
行った。基板はそれぞれ、(i)厚さ4000オングス
トロームのWSiXの上層と、(ii)厚さ4000オ
ングストロームのポリシリコン中層と、(iii)単結
晶シリコン基板上に堆積した1000オングストローム
のSiO2の下層とを備えていた。基板上のWSiX
は、Si:Wの比が約2.1:1又は約2.96:1の
いずれかであり、ポリシリコン層又はノンドープポリシ
リコン層の何れかを備えていた。Si:Wの比を変える
ことにより、Si:Wの比を変えた場合のエッチング速
度の変化を測定した。基板のエッチングは、上述の構成
を有する「DPS」プロセスチャンバにおいて行われ、
このチャンバの支持体52は温度50℃に維持された。
【0034】エッチングを行ったウエハのSEM写真を
用いて、(i)メタルシリサイド又はポリシリコンのエ
ッチング速度、(ii)メタルシリサイドのポリシリコ
ンに対するエッチング選択比、(iii)側壁48のプ
ロファイル角、を測定した。エッチング速度の算出は、
SEM写真で観測したエッチング表面形状40のステッ
プ高さ又は深さを測定して行った。エッチング選択比の
算出は、メタルシリサイド層のエッチング速度とポリシ
リコン層24のエッチング速度の比から行った。
【0035】実施例1及び2では本発明のエッチングプ
ロセスを例証し、ここでは、Cl2を130sccm、
2を5sccm、N2を18sccm備えたプロセスガ
スを用い、チャンバ内の圧力を4ミリトールに維持し
た。インダクタコイルに1400ワットの第1の電力レ
ベルでRF電流を印加し、100ワットの第2の電力レ
ベルのRF電圧を用いてプロセス電極にバイアスを与え
て、プラズマを生成した。実施例1では、基板上のWS
X層のSi:Wの比は約2.1:1であり、実施例2
では、基板上のWSiX層のSi:Wの比は約2.9
8:1であった。
【0036】図6は、実施例1及び2のWSiX膜のS
i:Wの比を上げた場合の、WSiX膜のドープポリシ
リコンに対するエッチング選択比を示す。Cl2/O2
2のプロセスガスが、Si:Wの化学量論比の全範囲
にわたって、エッチング選択比約1.8の比較的均一な
エッチング選択比を与えることが観測された。図7は、
実施例1及び2に対して、WSiX膜のSi:Wの比を
上げた場合のWSiX膜のノンドープポリシリコンに対
するエッチング選択比を示す。Cl2/O2/N2のプロ
セスガスが、Si:Wの化学量論比の全範囲にわたっ
て、エッチング選択比約1〜2の比較的均一なエッチン
グ選択比を与えることが観測された。ドープポリシリコ
ン及びノンドープポリシリコンの双方において、広い範
囲のSi:Wにわたってエッチング選択比を均一にする
ことにより、Si:Wの比を変化する場合に対しても、
WSiX層のエッチングに対してプロセスの再現性を与
える。
【0037】ここまで好ましい具体例に関して詳細に本
発明を説明してきたが、他の態様も可能である。従っ
て、特許請求の範囲はここに含まれる好ましい態様の説
明に制限されるべきではない。
【図面の簡単な説明】
【図1】1aは、半導体基板上のポリシリコン層の上に
堆積したメタルシリサイド層を備えるポリサイドスタッ
クの縦断面図であり、1bは、メタルシリサイド層とポ
リシリコン層をエッチングした後の実質的に異方的なエ
ッチング表面形状を示す、図1aの基板の縦断面図であ
り、1cは、基板上のポリシリコン層の上に堆積したメ
タルシリサイド層の非平坦で非常に込み入った立体形状
をの縦断面図であり、1dは、メタルシリサイド層とポ
リシリコン層をエッチングした後の実質的に異方的なエ
ッチング表面形状を示す、図1cの基板の縦断面図であ
る。
【図2】本発明のエッチプロセスの実行に適するプロセ
スチャンバの縦断面図である。
【図3】O2とN2の流量を上げた場合の、WSiXエッ
チング速度を示すグラフである。
【図4】O2とN2の流量を上げた場合の、ポリシリコン
エッチング速度を示すグラフである。
【図5】プロセスガス中のO2とN2の流量を上げた場合
の、WSiX対ポリシリコンのエッチング選択比を示す
グラフである。
【図6】WSiX膜のSi:Wの比を上げた場合の、W
SiX膜のドープポリシリコンに対するエッチング選択
比を示すグラフである。
【図7】WSiX膜のSi:Wの比を上げた場合のWS
X膜のノンドープポリシリコンに対するエッチング選
択比を示すグラフである。
【符号の説明】
22…シリサイド層、24…ポリシリコン層、26…二
酸化珪素層、30…フォトレジスト、40…表面形状、
44…パッシベーション層、50…チャンバ、52…支
持体、55…プラズマ領域、60…プロセスカソード電
極、65…プロセスアノード電極、75…インダクタコ
イル、80…側壁、85…天井部。

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 シリコンウエハ又はその他の基板の上の
    メタルシリサイド層又はポリシリコン層を選択的にエッ
    チングするための方法であって、該方法は、プラズマ領
    域内に基板を配置するステップと、プラズマ領域内に導
    入したプロセスガスからプラズマを発生させて、基板上
    のメタルシリサイド層とポリシリコン層をエッチングす
    るステップとを備え、プロセスガスがCl2とO2とN2
    とを備える方法。
  2. 【請求項2】 第1の電力レベルでRF電流をインダク
    タコイルに印加することにより、また、第2の電力レベ
    ルでRF電圧をプロセス電極に印加することにより、プ
    ラズマを生成し、メタルシリサイド層をエッチングする
    第1のエッチング速度が、ポリシリコン層をエッチング
    する第2のエッチング速度の少なくとも1.2倍となる
    ように、第1の電力レベル対第2の電力レベルの電力比
    Prを選択する請求項1に記載の方法。
  3. 【請求項3】 シリコンウエハ又はその他の基板の上の
    メタルシリサイド層又はポリシリコン層を選択的にエッ
    チングするための方法であって、該方法は、プロセス電
    極とインダクタコイルとを備えるプロセスチャンバ内に
    基板を配置するステップと、プロセスチャンバ内に導入
    したプロセスガスからプラズマを発生させて、基板上の
    メタルシリサイド層とポリシリコン層をエッチングする
    ステップとを備え、(1)プロセスガスがCl2とO2
    2とを備え、(2)第1の電力レベルでRF電流をイ
    ンダクタコイルに印加することにより、また、第2の電
    力レベルでRF電圧をプロセス電極に印加することによ
    り、プラズマを生成し、メタルシリサイド層をエッチン
    グする第1のエッチング速度が、ポリシリコン層をエッ
    チングする第2のエッチング速度の少なくとも1.2倍
    となるように、第1の電力レベル対第2の電力レベルの
    電力比Prを選択する方法。
  4. 【請求項4】 第1の電力レベル対第2の電力レベルの
    電力比Prが、0.1:1〜100:1である請求項2
    又は3のいずれかに記載の方法。
  5. 【請求項5】 第1の電力レベルが200〜2000ワ
    ットであり、第2の電力レベルが5〜500ワットであ
    る請求項4に記載の方法。
  6. 【請求項6】(1)O2対N2の体積流量比が0.25〜
    5:1であるか、又は(2)Cl2の体積流量とO2とN
    2の合計の体積流量との比が5:1〜20:1である請
    求項1〜5のいずれかに記載の方法。
  7. 【請求項7】 O2対N2の体積流量比が0.5:1〜
    3:1であり、且つ、Cl2の体積流量とO2とN2の合
    計の体積流量との比が7:1〜15:1である請求項1
    〜6のいずれかに記載の方法。
  8. 【請求項8】 Cl2の流量が20〜800sccmで
    あり、N2の流量が4〜60sccmであり、O2の流量
    が0.1〜40sccmである請求項1〜7のいずれか
    に記載の方法。
  9. 【請求項9】 プロセスガスが、Cl2とO2とN2とか
    ら本質的に成る請求項1〜8のいずれかに記載の方法。
JP9196306A 1996-06-17 1997-06-17 高いポリシリコン選択性を有するメタルシリサイドエッチング方法 Withdrawn JPH10116824A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/664,576 US5880033A (en) 1996-06-17 1996-06-17 Method for etching metal silicide with high selectivity to polysilicon
US08/664576 1996-06-17

Publications (1)

Publication Number Publication Date
JPH10116824A true JPH10116824A (ja) 1998-05-06

Family

ID=24666546

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9196306A Withdrawn JPH10116824A (ja) 1996-06-17 1997-06-17 高いポリシリコン選択性を有するメタルシリサイドエッチング方法

Country Status (5)

Country Link
US (1) US5880033A (ja)
EP (1) EP0814501A3 (ja)
JP (1) JPH10116824A (ja)
KR (1) KR980005799A (ja)
TW (1) TW344863B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6544887B1 (en) 2000-03-31 2003-04-08 Lam Research Corporation Polycide etch process
WO2006057202A1 (ja) * 2004-11-29 2006-06-01 Tokyo Electron Limited エッチング方法及びエッチング装置

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008139A (en) * 1996-06-17 1999-12-28 Applied Materials Inc. Method of etching polycide structures
US6074960A (en) * 1997-08-20 2000-06-13 Micron Technology, Inc. Method and composition for selectively etching against cobalt silicide
US6242330B1 (en) * 1997-12-19 2001-06-05 Advanced Micro Devices, Inc. Process for breaking silicide stringers extending between silicide areas of different active regions
WO1999052135A1 (en) * 1998-04-02 1999-10-14 Applied Materials, Inc. Method for etching low k dielectrics
US6083815A (en) * 1998-04-27 2000-07-04 Taiwan Semiconductor Manufacturing Company Method of gate etching with thin gate oxide
US6074956A (en) * 1998-05-12 2000-06-13 Advanced Micro Devices, Inc. Method for preventing silicide residue formation in a semiconductor device
US6096643A (en) * 1998-10-01 2000-08-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having polysilicon line with extended silicide layer
US6583063B1 (en) * 1998-12-03 2003-06-24 Applied Materials, Inc. Plasma etching of silicon using fluorinated gas mixtures
US6312616B1 (en) 1998-12-03 2001-11-06 Applied Materials, Inc. Plasma etching of polysilicon using fluorinated gas mixtures
US6808647B1 (en) 1999-07-12 2004-10-26 Applied Materials Inc Methodologies to reduce process sensitivity to the chamber condition
EP1156519A1 (en) * 2000-05-16 2001-11-21 Semiconductor 300 GmbH & Co. KG Gate etch process for 12 inch wafers
US7115523B2 (en) * 2000-05-22 2006-10-03 Applied Materials, Inc. Method and apparatus for etching photomasks
US6391790B1 (en) 2000-05-22 2002-05-21 Applied Materials, Inc. Method and apparatus for etching photomasks
US7183201B2 (en) * 2001-07-23 2007-02-27 Applied Materials, Inc. Selective etching of organosilicate films over silicon oxide stop etch layers
KR20040012451A (ko) * 2002-05-14 2004-02-11 어플라이드 머티어리얼스, 인코포레이티드 포토리소그래픽 레티클을 에칭하는 방법
US7208361B2 (en) * 2004-03-24 2007-04-24 Intel Corporation Replacement gate process for making a semiconductor device that includes a metal gate electrode
US8293430B2 (en) * 2005-01-27 2012-10-23 Applied Materials, Inc. Method for etching a molybdenum layer suitable for photomask fabrication
US7910488B2 (en) * 2007-07-12 2011-03-22 Applied Materials, Inc. Alternative method for advanced CMOS logic gate etch applications
US10643858B2 (en) 2017-10-11 2020-05-05 Samsung Electronics Co., Ltd. Method of etching substrate

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1204525A (en) * 1982-11-29 1986-05-13 Tetsu Fukano Method for forming an isolation region for electrically isolating elements
US4411734A (en) * 1982-12-09 1983-10-25 Rca Corporation Etching of tantalum silicide/doped polysilicon structures
US4460435A (en) * 1983-12-19 1984-07-17 Rca Corporation Patterning of submicrometer metal silicide structures
US4490209B2 (en) * 1983-12-27 2000-12-19 Texas Instruments Inc Plasma etching using hydrogen bromide addition
US4878994A (en) * 1987-07-16 1989-11-07 Texas Instruments Incorporated Method for etching titanium nitride local interconnects
JP2926864B2 (ja) * 1990-04-12 1999-07-28 ソニー株式会社 銅系金属膜のエッチング方法
JPH0779102B2 (ja) * 1990-08-23 1995-08-23 富士通株式会社 半導体装置の製造方法
US5094712A (en) * 1990-10-09 1992-03-10 Micron Technology, Inc. One chamber in-situ etch process for oxide and conductive material
US5211804A (en) * 1990-10-16 1993-05-18 Oki Electric Industry, Co., Ltd. Method for dry etching
US5160407A (en) * 1991-01-02 1992-11-03 Applied Materials, Inc. Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer
US5338398A (en) * 1991-03-28 1994-08-16 Applied Materials, Inc. Tungsten silicide etch process selective to photoresist and oxide
US5431772A (en) * 1991-05-09 1995-07-11 International Business Machines Corporation Selective silicon nitride plasma etching process
JP3210359B2 (ja) * 1991-05-29 2001-09-17 株式会社東芝 ドライエッチング方法
US5192702A (en) * 1991-12-23 1993-03-09 Industrial Technology Research Institute Self-aligned cylindrical stacked capacitor DRAM cell
KR0164618B1 (ko) * 1992-02-13 1999-02-01 이노우에 쥰이치 플라즈마 처리방법
US5188980A (en) * 1992-07-06 1993-02-23 United Microelectronics Corporation Inert gas purge for the multilayer poly gate etching improvement
US5256245A (en) * 1992-08-11 1993-10-26 Micron Semiconductor, Inc. Use of a clean up step to form more vertical profiles of polycrystalline silicon sidewalls during the manufacture of a semiconductor device
US5262352A (en) * 1992-08-31 1993-11-16 Motorola, Inc. Method for forming an interconnection structure for conductive layers
US5346578A (en) * 1992-11-04 1994-09-13 Novellus Systems, Inc. Induction plasma source
JP3342164B2 (ja) * 1993-04-16 2002-11-05 三菱電機株式会社 半導体装置およびその製造方法
JP3326644B2 (ja) * 1993-11-16 2002-09-24 ソニー株式会社 シリコン系材料層の加工方法
US5468296A (en) * 1993-12-17 1995-11-21 Lsi Logic Corporation Apparatus for igniting low pressure inductively coupled plasma
JP2907314B2 (ja) * 1993-12-30 1999-06-21 日本電気株式会社 半導体装置の製造方法
US5437765A (en) * 1994-04-29 1995-08-01 Texas Instruments Incorporated Semiconductor processing
US5540800A (en) * 1994-06-23 1996-07-30 Applied Materials, Inc. Inductively coupled high density plasma reactor for plasma assisted materials processing
JP3105403B2 (ja) * 1994-09-14 2000-10-30 松下電器産業株式会社 プラズマ処理装置
US5529197A (en) * 1994-12-20 1996-06-25 Siemens Aktiengesellschaft Polysilicon/polycide etch process for sub-micron gate stacks
US5591301A (en) * 1994-12-22 1997-01-07 Siemens Aktiengesellschaft Plasma etching method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6544887B1 (en) 2000-03-31 2003-04-08 Lam Research Corporation Polycide etch process
WO2006057202A1 (ja) * 2004-11-29 2006-06-01 Tokyo Electron Limited エッチング方法及びエッチング装置
JP2006156675A (ja) * 2004-11-29 2006-06-15 Tokyo Electron Ltd エッチング方法、エッチング装置及び記憶媒体
KR100910681B1 (ko) 2004-11-29 2009-08-04 도쿄엘렉트론가부시키가이샤 에칭 방법 및 에칭 장치
US7842617B2 (en) 2004-11-29 2010-11-30 Tokyo Electron Limited Etching method and etching apparatus

Also Published As

Publication number Publication date
US5880033A (en) 1999-03-09
KR980005799A (ko) 1998-03-30
EP0814501A2 (en) 1997-12-29
TW344863B (en) 1998-11-11
EP0814501A3 (en) 1998-01-07

Similar Documents

Publication Publication Date Title
US6008139A (en) Method of etching polycide structures
US5866483A (en) Method for anisotropically etching tungsten using SF6, CHF3, and N2
US5880033A (en) Method for etching metal silicide with high selectivity to polysilicon
US6583065B1 (en) Sidewall polymer forming gas additives for etching processes
JP4579611B2 (ja) ドライエッチング方法
US5779926A (en) Plasma process for etching multicomponent alloys
US5843847A (en) Method for etching dielectric layers with high selectivity and low microloading
US7473377B2 (en) Plasma processing method
US6284666B1 (en) Method of reducing RIE lag for deep trench silicon etching
JP3215151B2 (ja) ドライエッチング方法
KR101476435B1 (ko) 다중-레이어 레지스트 플라즈마 에치 방법
US6037265A (en) Etchant gas and a method for etching transistor gates
US20040072443A1 (en) Method for plasma etching performance enhancement
US5883007A (en) Methods and apparatuses for improving photoresist selectivity and reducing etch rate loading
US5591301A (en) Plasma etching method
KR20020027323A (ko) 실리콘 산화물 및 반사방지용 유전체 코팅의 식각 방법
JPH10135194A (ja) ハードマスクを用いてトランジスタゲートをエッチングする方法
JP4351806B2 (ja) フォトレジストマスクを使用してエッチングするための改良技術
US5880037A (en) Oxide etch process using a mixture of a fluorine-substituted hydrocarbon and acetylene that provides high selectivity to nitride and is suitable for use on surfaces of uneven topography
US20030068898A1 (en) Dry etching method for manufacturing processes of semiconductor devices
TW200401946A (en) Process for etching photomasks
JPH04298035A (ja) プラズマエッチング方法
JP3732079B2 (ja) 試料の表面加工方法
JPH0629257A (ja) 反応性イオン・エッチング方法
JPH0637058A (ja) ドライエッチング方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20040907