KR20020027323A - 실리콘 산화물 및 반사방지용 유전체 코팅의 식각 방법 - Google Patents

실리콘 산화물 및 반사방지용 유전체 코팅의 식각 방법 Download PDF

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Abstract

본 발명은 반도체 막 스택의 플라즈막 식각 방법에 관한 것이다. 상기 막 스택은 실리콘 산소질화물로 이루어진 하나 이상의 층을 포함한다. 상기 방법은 염소 및 불소와 탄소를 이루어진 하나 이상의 화합물을 함유하는 혼합 식각 가스를 사용하여 실리콘 산소질화물 함유층을 식각하는 것을 포함한다. 식각 가스의 불소 대 염소의 원자비는 약 3:1 내지 약 0.01:1의 범위이며, 바람직하게는, 약 0.5:1 내지 약 0.01:1이며, 가장 바람직하게는, 약 0.25:1 내지 약 0.1:1이다. 식각 가스는, 상기 실리콘 산소질화물 함유층을 식각하면서, 인접 재료 (예컨대, 포토레지스트) 의 식각 속도를 감소시키기에 충분한 양만큼 상기 실리콘 산소질화물 함유층에 인접한 노출 표면에 증착되는 불소 함유 폴리머 또는 종들을 형성한다.

Description

실리콘 산화물 및 반사방지용 유전체 코팅의 식각 방법{METHOD FOR ETCHING SILICON OXYNITRIDE AND DIELECTRIC ANTIREFLECTION COATINGS}
반도체 소자 제조 분야에서, 통상적인 또는 소위 I-line 이라 불리는 포토레지스트로써 가능한 것 보다, 더욱 작은 전자 또는 광 소자를 패터닝하도록 자외선방사의 더 짧은 파장을 이용하는 DUV 포토레지스트가 개발되어 왔다. 일반적으로, 다양한 재료로 이루어진 층들을 포함하는 스택에 포토레지스트를 적용하여, 연속적인 공정 단계에서 스택을 패터닝한다. 작동 소자의 일부가 되는 하지층을 패터닝하는 동안, 스택 내의 일부 층이 소모된다. 포토레지스트의 공간 해상도를 이용하기 위해, 포토레지스트의 노광 동안 스택 내의 다른 층의 반사를 억제하도록, 포토레지스트의 하지층으로서 반사방지 코팅 (ARC) 층을 사용하는 것이 필요하다. 따라서, ARC 층은 정확한 패턴 복제를 제공하도록 포토레지스트의 패터닝을 가능하게 한다.
가장 일반적으로 사용되는 ARC 재료는 타이타늄 질화물이지만, DUV 포토레지스트와 함께 사용되는 많은 다른 재료가 제안되고 있다. 예컨대, 1995년 8월 15일에 Taft 등에게 부여된 미국 특허 5,441,914호에는 실리콘 질화물 반사방지층의 사용이 설명되어 있지만, 1996년 6월 11일에 Maniar 등에게 부여된 미국 특허 5,525,542호에서는 알루미늄 질화물 반사방지층의 사용이 개시되어 있다. 1996년 6월 23일에 Roman 등에게 부여된 미국 특허 5,539,249호에는 실리콘 리치 (Silicon-rich) 실리콘 질화물로 이루어진 반사방지층의 사용에 대해 설명되어 있다.
1997년 6월 3일에 Joshi 등에게 부여된 미국 특허 5,635,338호에는, 패턴 형성용 자외선 및 딥 자외선에서 방사성 유도 변환에 의해 유리질 화합물로 변하는 특이 감도를 보이는 일군의 실리콘 함유 재료가 설명되어 있다. Joshi 등은 비정질 실리콘과 같은 반사방지 코팅 및 사이클로헵타트린 (Cycloheptatriene) 으로부터 생성된 유기 플라즈마 중합 반사방지 코팅의 사용을 권장한다.
1997년 5월 27일에 Yang 등에게 부여된 미국 특허 5,633,210호에는 타이타늄 질화물 재료, 실리콘 산화물 재료, 및 실리콘 산소질화물 재료로부터 선택한 반사방지 코팅 재료의 사용을 개시하고 있다.
최근, DUV 포토레지스트와 함께 우수한 기능성때문에, 반사방지 코팅으로서 실리콘 산소질화물의 사용에 대한 관심이 증대되고 있다. 통상적으로 (그러나 제한적으로는 아님), 실리콘 산소질화물은 SiOxNyHz의 화학식을 가지고 있으며, x는0 내지 약 2 의 범위이고, y는 0 내지 약 1의 범위이며, 그리고 z는 0 내지 약 1의 범위이다. 실리콘 산소질화물 ARC 층의 조성을 변화시킴으로써, 포토레지스트 층을 형상화하는 동안 포토레지스트로의 반사를 제어할 수 있다. ARC로서 SiOxNyHz를 사용하는 경우, x, y 및 z는, 통상적으로, 약 0.2 내지 약 0.5의 범위이다.
포토레지스트 패터닝에서, ARC로서 실리콘 산소질화물은, 포토레지스트 포이즈닝 (Poisoning) 으로 알려진 바람직하지 못한 효과를 방지하는 우수한 화학적 특성을 제공하면서, 하지층으로부터의 반사를 효과적으로 억제할 수 있다. 포토레지스트 포이즈닝이란, 포토레지스트의 하지층 표면이 수분과 반응하여 포토레지스트 현상 (Photoresist Development) 의 원인인 광-생성 산 (Photogenerated acid) 과 반응하는 아미노 염기 그룹 (Amino basic groups, NH2 -) 을 형성하는 것을 칭한다. 상기 아미노 그룹에 의한 산의 비활성화가, 타이타늄 질화물과 같은 일부 ARC 재료상에 "풋" (Foot) (기판 바로 위에서 포토레지스트 선의 확대) 을 형성하는 원인이라고 믿어지고 있다.
본 발명은 실리콘 산소질화물층에 패턴을 전사하는 건식 식각 기술의 응용에 대해 상세히 설명한다. 그러나, 실리콘 산소질화물층의 건식 식각에 대해 발전된 개념은 다른 산소 함유 기판의 건식 식각에도 응용할 수 있다.
반사방지 코팅으로서 사용되는 실리콘 산소질화층과 관련하여, 이러한 응용에서, 전형적인 패턴 전사용 재료들의 스택은 (저부로부터 상부까지), 집적 회로의하지층으로부터 금속 결선층을 분리하기 위해 (식각 스택의 플라즈마 식각시 패터닝되도록) 사용하는 유전층인 기판; 전도층과 상기 기판 사이의 물질 확산을 방지하는 장벽층; 통상적으로 알루미늄 또는 그 합금인 도전층; 리소그래피 단계에서 포토레지스트 노광 동안 포토레지스트로의 반사를 감소시켜 더 우수한 패턴 재생을 가능하게 하는 반사방지 코팅 (ARC) 층; 및 하지층들로 전사될 패턴을 제공하도록 형상화시킨 포토레지스트 층을 포함한다.
다음으로, ARC층, 전도층 및 장벽층을 포함하는 완성된 식각 스택 내의 모든 층에 대해, 현상된 포토레지스트로부터 패턴을 전사하는 건식 플라즈마 기반 식각 공정을 행하는 것은 바람직하다. 통상적으로, 금속 함유 스택의 식각은, 타이타늄 질화물과 같은 ARC 층을 구비한 식각 스택을 사용하여, 금속 식각 챔버에서 행한다. 그러나, 전통적으로, 실리콘 산소질화물이 유전체이기 때문에, 그것의 패터닝은 산화물 또는 질화물 식각용 유전체 식각 챔버에서 이루어진다. 그 결과, 통상적으로, 하나의 공정 챔버에서 다른 공정 챔버로 기판을 이동해야 하므로, 전 공정의 전체 생산성이 낮아진다.
본 발명은, 나머지 금속 함유 스택의 식각용 챔버와 동일한 챔버 내에서, 실리콘 산소질화물 ARC와 같은 유전체 함유 ARC 층의 식각이 가능하도록 하는 방법을 개시한다. 본 발명자들은, 유기물계 포토레지스트에 대한 실리콘 산소질화물 ARC 층의 적정한 식각 선택도를 제공하는 플라즈마 식각 공정을 개발했다. 또한, 본 발명자들은, ARC 층 및 6 개 층으로 이루어진 다른 층, 즉 금속 함유 스택 전체에 대해 우수한 패턴 전사를 제공하면서도, 실리콘 산소질화물 ARC 층에 대한우수한 식각 속도를 얻었다. 또한, 본 발명의 방법은, 실리콘 산소질화물 ARC 층을 식각하는데 이용되는 화학반응이 금속 식각용과 매우 다르다는 사실에 기인하는 일련의 집적화 문제를 해결한다.
본 발명은 실리콘 산소질화물 및 다른 산소 함유 재료의 식각 방법에 관한 것이다. 실리콘 산화물은 주로 반사방지 코팅체 (ARC) 로 사용되며, 종종 "유전체 ARC"로 칭한다. 실리콘 산소질화물은 대체로 딥 자외선 (Deep ultraviolet 또는 DUV) 포토레지스트와 함께 사용된다.
도 1은 바람직한 실시형태인 금속 식각 스택 (100) 의 개략적인 단면도이며, 상기 스택은 (상부에서 저부로), 패터닝된 DUV 포토레지스트 (121), ARC 층으로서 실리콘 산소질화물층 (120), 제 2 타이타늄 질화물 장벽층 (118), 제 2 타이타늄 도포층 (117), 알루미늄 합금층 (116), 제 1 타이타늄 질화물 장벽층 (114), 제 1 타이타늄 도포층 (112) 및 기판 (110) 상에 증착된 실리콘 산화물층 (전형적으로, 미도시한 실리콘 웨이퍼 표면 상에 존재함) 을 포함하는 모든 층을 구비한다.
도 2a - 2d는, 도 1에서 나타낸 식각 스택이 3 단계의 식각 공정을 거치는 과정을 도시한 실시예 1의 식각 스택의 개략적인 단면도이다.
도 3a - 3c는, 도 1에서 나타낸 식각 스택이 식각 공정을 거치는 과정을 도시한 실시예 2 및 실시예 3의 식각 스택의 개략적 단면도이며, 상기 식각 공정은, 실리콘 산소질화물층 (320), 제 2 타이타늄 질화물 장벽층 (318), 및 제 2 타이타늄 습식층 (317) 을 식각하는 1 단계와 알루미늄층 (316), 제 1 타이타늄 질화 장벽층 (314) 및 제 1 타이타늄 도포층 (312) 을 식각하는 하나 이상의 금속 식각 단계를 포함한다.
도 4a는 바람직한 실시형태인 금속 식각 스택 (400) 의 개략적인 단면도이며, 상기 식각 스택은 (상부에서 저부로), 패터닝된 DUV 포토레지스트 (421), ARC 층으로서 실리콘 산소질화물층 (420), 제 2 타이타늄 질화물 장벽층 (418), 알루미늄 합금층 (416), 제 1 타이타늄 질화물 장벽층 (414) 및 타이타늄 도포층 (412), 기판 (410) 상에 증착된 실리콘 산화물층 (전형적으로, 미도시한 실리콘 웨이퍼 표면 상에 존재함) 을 포함하는 모든 층을 구비한다. 도 4b 및 4c는 도 4a에서 나타낸 식각 스택이 식각 공정을 거치는 과정을 도시한 실시예 4 및 실시예 5의 식각 스택의 개략적 단면도이며, 상기 식각 공정은 실리콘 산소질화물 및 제 2 타이타늄 질화물 장벽층을 식각하는 1 단계와, 알루미늄층, 제 1 타이타늄 질화물 장벽층 및 제 1 타이타늄 도포층을 식각하는 하나 이상의 식각 단계를 포함한다.
도 5는, 명세서에서 설명한 식각 공정을 수행하는데 사용되는 종류의 플라즈마 공정 장치를 나타낸다.
본 발명은 반도체 막 스택의 플라즈마 식각 방법에 관한 것이다. 박막 스택은 산소 함유 화합물로 이루어진 하나 이상의 층을 포함한다. 본 방법의 바람직한 제 1 실시형태에서는, 화학반응은 산소 함유 재료로 이루어진 층 및 다른 재료로 이루어진 인접 또는 하지층 전부의 플라즈마 식각을 가능하도록 한다. 본 방법의 제 2 실시형태에서는, 산소 함유 재료로 이루어진 층은 하나의 화학반응을 이용하여 식각되고, 한편 인접 또는 하지 층은 다른 화학반응을 이용하여 식각되지만, 동일한 공정 챔버에서 식각을 행한다. 특히, 실리콘 산소질화물, 즉 반사방지 재료로서 기능하는 산소 함유 재료가 주요 대상이다.
본 방법의 바람직한 실시형태는, 더욱 제한적인 양의 산소를 함유하는 다른 재료에 대한 산소 함유 재료의 선택적 식각을 달성할 수 있도록, 탄소 및 적합한 할로겐 함유 플라즈마 소스의 사용을 제공한다.
본 발명의 바람직한 실시형태에서는, 불소 함유 플라즈마를 사용함으로써, 실리콘 산소질화물로 이루어진 막을 플라즈마 식각하고, 포토레지스트와 같이 산소를 덜 함유한 재료로 이루어진 막에 대해 더욱 우수한 실리콘 산소질화물의 선택적 식각이 얻어진다. 바람직하게는, 불소 함유 플라즈마도 탄소 소스를 함유한다. 불소 및 탄소를 모두 제공하는 플라즈마 공급 가스 (Plasma feed gas) 의 예는CHF3, CF4, CF3Cl, C2F4, C2F6및 이들의 조합물과 같은 불화탄소를 포함한다. 예컨대, 그러나 제한적인 것인 아니라, Cl2, F2, HF, HCl, NF3또는 SF6와 같은, 프라즈마의 할로겐 양을 증가시키는 다른 가스에 불화탄소 가스를 결합할 수도 있다. 이러한 다른 가스의 첨가는 실리콘 산소질화물의 식각 속도 및, 일부 실시예의 경우에서는, 식각 선택도의 증가에도 기여한다. 할로겐 양을 증가시키기 위해 사용하는 가스가 불소 이외의 염소와 같은 다른 할로겐을 포함하면, TiNx장벽층과 같은 일부 다른 스택 재료의 식각 속도도 증가한다. 불화탄소 함유 플라즈마에 염소를 첨가하는 것은, 실리콘 산소질화물과 함께 이러한 장벽층 재료의 식각도 향상시키지만, 포토레지스트와 같이 산소가 적은 재료의 식각은 억제한다.
본 발명자들은, 패터닝 포토레지스트에 대해 실리콘 산소질화물의 선택적 식각을 제공하면서도, 예상외의 높은 식각 속도를 제공하는 플라즈마 식각 가스의 바람직한 조합을 발견하였다. 바람직한 혼합 식각 가스는 염소 및 불소와 탄소로 이루어진 하나 이상의 화합물을 포함한다. 혼합 식각 가스에서 불소 대 염소의 원자비는 약 3:1과 약 0.01:1 사이의 범위이다. 실리콘 산소질화물 대 포토레지스트의 높은 식각 선택비를 위해, 약 3:1의 불소 : 염소의 비가 바람직하다. 실리콘 산소질화물을 선택적으로 식각하기 위해, CHF3보다 CF4를 사용하면, Cl2가 덜 요구되며, CF4만으로도 충분할 것으로 기대된다. 또한, 실리콘의 식각 속도는 염소보다 불소에 더 의존하기 때문에, CF4의 사용은 실리콘 산소질화막의 식각속도를 증가시키며, CHF3에 비해 식각 선택도를 개선시킬 수도 있다.
실리콘 산소질화물 층 및 금속 또는 내화 금속을 포함하는 타이타늄 질화물과 같은 하지층을 모두 식각하는 경우, 염소 함량이 더 높은 것이 바람직하다. 바람직한 혼합 식각 가스는, 불소 대 염소의 원자비가 약 0.5:1 내지 약 0.01:1인 범위이며, 더욱 바람직하게는, 약 0.25:1과 약 0.1:1의 범위이다.
이하, 다층 기판 상의 실리콘 산소질화물 및 다른 산소 함유 층들의 선택적 식각 방법을 개시한다. 본 발명은, 할로겐화탄소 함유 식각 플라즈마, 특히, 불화탄소 함유 식각 플라즈마에서 이러한 산소 함유 기판을 선택적 식각하는 방법을 제공한다.
본 발명자들은, 알루미늄 전도층의 플라즈마 식각용 다층 식각 구조에서 반사방지 코팅으로서 실리콘 산소질화물을 사용하는 것을 원했다. 산화물 캡핑층(Oxide capping layer) 을 포함할 수도 있는 실리콘 산소질화물을 식각하기위해, 본 발명자들은 불화탄소 함유 플라즈마를 사용하였다. 본 발명자들은, 식각 공정이 진행되는 동안 공정 챔버에 공급되는 가스의 할로겐 (예컨대, 염소 및/또는 불소) 대 탄소의 원자비를 조절함으로써, 다층 식각 구조 (스택) 패터닝용 포토레지스트에 대한 실리콘 산소질화물의 식각 선택도를 조절할 수 있음을 발견하였다.
불소 함유 폴리머의 형성에 의해 실리콘 산소질화물의 식각 선택도가 개선되는 것으로 보인다. 식각 공정 동안, 식각 플라즈마 내에 존재하는 탄소와 할로겐으로부터 유도되는 폴리머 막이 실리콘 및 실리콘 산화물의 표면 상에 증착하는 것이 관찰되었다 (예컨대, 1992년판 Jap. J. Appl. Phys. Part 1, 제 31권의 2011 내지 2019 페이지, S. Arai 등이 씀). 비 산화 재료 (Non-oxygenated materials) 의 표면 상에 폴리머가 형성되어, 이 표면의 식각이 둔화되는 한편, 실리콘 산소질화막의 표면 상에서는 다음의 반응이 일어나는 것으로 생각된다.
(-CFn-)w(s) + SiOxNyHz(s) →(-CFn-)w-1(s) + CO 및/또는 CO2(g) + SiF4(g) + (NH/N2/H2O/H2/HX/X2...) (g),
여기서, (-CFn-)w는 폴리머 층이다.
이 반응에 의해 실리콘 산소질화물의 식각과 동시에 폴리머가 소모되는 한편, 고휘발성의 부산물이 생성된다. 후에, 이러한 부산물은 공정 챔버의 배기에 의해 제거된다.
식각 선택도가 최대가 되도록, 공정 챔버 내로 유입하는 가스들의 유량을 조절하여 플라즈마 내의 탄소 및 불소의 적절한 평형을 얻는다. 일반적으로, 몇몇 선택사양의 선택 또는 조합에 의해 이러한 조절을 행한다. 예컨대, 소정의 탄소 대 불소의 원자비를 갖도록 불소 및 탄소를 함유하는 플라즈마 공급 가스를 선택하고, CHF3, CF4, C2F4, C2F6또는 이들의 조합물과 같은 가스로부터 선택하여 상기 원자비를 조절한다. 폴리머 형성이 바람직하지 않다면, 탄소와 결합하여 휘발성 화합물을 형성하는 산소 또는 다른 산화제를 공급 가스에 첨가하여 폴리머 형성을 억제할 수 있다. 이와 반대로, 폴리머 형성이 바람직하다면, 플라즈마 공급 가스 조합물 내에 산소가 포함되지 않는 것이 바람직하다. 선택적으로, 폴리머 형성을 증대시키는 것이 바람직하다면, CO와 같이 탄소의 소스로서 역할하는 가스를 공급 가스에 포함시킬 수도 있다. 식각 챔버 내에 포토레지스트가 존재하면, 프라즈마 식각 공정 동안에 포토레지스트의 부식에 의해 상당량의 탄소가 발생하여, 포토레지스트의 패턴 밀도 및, 가능한한, 사용한 포토레지스트의 타입에 따라 공급 가스의 조성을 조절해야 한다.
본 발명자들은, 불화탄소 함유 플라즈마 공급 가스에 Cl2, F2, HF, HCl 또는 SF6(바람직하게는 Cl2및 SF6) 와 같은 보조적인 할로겐 함유 가스를 첨가하여, 실리콘 산소질화물의 식각 속도를 놀라울 정도로 증가시켰다. 이러한 가스의 목록은, 확대되어 플라즈마 내에서 할로겐 원자의 소스로서 역할하는 다른 가스를 포함할 수도 있다. 이러한 보조 가스를 사용하는 이점은 2 가지이다: (1) 금속 식각 챔버에서 실리콘 산소질화물의 식각을 수행하는 경우 (그리고, 금속 스택에서ARC 층으로서 실리콘 산소질화물을 사용하는 경우 보조 가스의 사용은 바람직하다), 금속 식각용 식각 시스템에 이러한 할로겐 함유 가스가 연결되어 있는 경향이 있으며, (2) 불소 이외의 할로겐의 첨가는 플라즈마에 노출된 다른 재료의 식각 속도를 제어하는 데에 추가적인 유연성을 제공하는 것처럼 보인다.
예컨대, 불소 보다 염소를 사용하면 타이타늄 질화물 장벽층의 식각이 더 빨라지고, 불화탄소 함유 플라즈마에 염소를 첨가하면 실리콘 산소질화물의 식각과 동시에 이러한 재료의 식각도 증대되지만, 표면 상의 폴리머 또는 할로겐화탄소 종의 존재 때문에 인접한 포토레지스트의 식각이 억제된다.
본 발명자들은, 패터닝용 포토레지스트에 대한 실리콘 산소질화물의 선택적 식각을 제공하면서도, 실리콘 산소질화물에 대해 예상외의 높은 식각 속도를 제공하는 플라즈마 식각 가스의 바람직한 조합을 발견하였다. 바람직한 혼합 식각 가스는 염소와 불소 및 탄소로 이루어진 하나 이상의 화합물을 포함한다. 혼합 식각 가스에서 불소 대 염소의 원자비는 약 3:1 내지 약 0.01:1 의 범위이다. 포토레지스트에 대한 실리콘 산소질화물의 고선택도를 위해, 불소 대 염소의 원자비는 약 3:1 이 바람직하다. 실리콘 산소질화물의 선택적 식각을 위해, CHF3보다 CF4를 사용하면, Cl2가 덜 요구되고 CF4만으로도 충분할 것으로 기대된다. 또한, 실리콘 식각 속도가 염소보다 불소에 의존하기 때문에, CF4의 사용은 실리콘 산소질화물의 식각 속도를 증가시키고, CHF3에 비해 선택도의 개선을 제공할 수도 있다.
실리콘 산소질화물층 및 금속 또는 내화 금속을 함유한 타이타늄 질화물과 같은 하지층을 모두 식각하는 경우, 더 높은 염소 함량이 바람직하다. 바람직한 혼합 식각 가스의 불소 대 염소의 원자비는 약 0.5:1 내지 약 0.01:1의 범위이고, 가장 바람직하게는, 약 0.25:1 내지 약 0.1:1의 범위이다.
본 발명자는, 실리콘 산소질화물의 성공적 식각이라는 관점에서, 상기 및 하기한 방법을 사용하면, 할로겐화탄소 기반의 식각 플라즈마에서, 거의 산소를 함유하지 않거나 전혀 산소를 함유하지 않은 인접층에 대해 산소 함유층의 선택도를 개선시키는 것이 가능하다고 믿는다.
특히, 전혀 산소를 함유하지 않거나 거의 제한된 양의 산소를 함유하는 재료에 대한 산소 함유 재료의 선택적 식각을 달성하기 위하여, 탄소 소스 및 적절한 할로겐 함유 플라즈마를 사용할 수 있다. 본 발명자들은, 할로겐화탄소 플라즈마에 노출된 표면 상의 폴리머 생성을 통해 이러한 선택도가 달성된다고 믿는다. 산소 리치 기판 (Oxygen-rich substrate) 과 기판 표면 상의 폴리머 막 또는 할로겐화탄소 함유 종들 사이에 다음의 반응이 일어난다:
(-CXn-)y(s) + ROm(s) →(-CXn-)y-1(s) + CO 및/또는 CO2(g) + wXk(g),
여기서, (-CXn-)y는 폴리머 층 또는 할로겐 함유 종들이며, X는 F, Cl, Br 또는 I와 같은 할로겐이고, ROm은 SiOxNyHz, SiO2또는 TiOxNy와 같은 산소 함유 재료이며, wXk(g) 는 SiF4, TiF4또는 TiCl4와 같은 할로겐화된 식각 부산물이고, (s) 및 (g)는 각각 고체와 가스를 나타낸다.
이 반응의 전체적 성과는, 일부 폴리머 (또는 할로겐화탄소 함유 종들) 가 기판 물질과 반응하여, 배기 가스와 함께 플라즈마 공정 챔버로부터 후속하여 제거될 수 있는 가스 생성물을 형성한다는 것이다. 따라서, 형성된 폴리머에 의해 산소를 함유하지 않은 재료의 식각이 방해되는 동안, 산소 함유 재료가 식각된다. 할로겐화된 부산물 wXk(g) 가 가능한 한 최대 증기압을 갖도록, 적절한 할로겐을 선택하여, 최선의 결과를 얻을 수 있다.
Ⅰ. 정의
발명의 상세한 설명의 서두로서, 본 명세서 및 첨부된 청구항에서 사용되는 바와 같이, 단수 형태인 "a", "an" 및 "the"는, 문맥상 명백히 달리 지칭하지 않는 한, 복수의 지시물도 포함한다는 것을 주의해야 한다. 따라서, 예컨대, "a semiconductor"란 용어는 반도체의 특성을 갖는 것으로 알려진 다양한 다른 재료들을 포함하며, "a conductive material"에 대한 언급은 알루미늄, 구리, 백금, 이리듐, 루비듐 및 복합체 또는 이들의 합금과 같은 금속을 포함하고, 설명한 응용에 적합한 다른 전도 재료도 포함한다.
이하, 본 발명의 설명에 특히 중요한 특정 용어를 정의한다.
"알루미늄"이란 용어는 반도체 산업에서 통상적으로 사용되는 종류의 알루미늄 합금을 포함한다. 예컨대, 이러한 합금은 알루미늄-구리 합금 및 알루미늄-구리-실리콘 합금을 포함한다. 통상적으로, 이러한 알루미늄 합금은 약 0.5% 구리를 포함한다. 또한, 당해 기술분야에서 알려진 바와 같이, 알루미늄은 알루미늄 산화물로 이루어진 표면층을 나타낼 수도 있다.
"반사방지 코팅", "반사방지층" 또는 "ARC"란 용어는, 전자기 방사의 반사를 감소시키도록 표면상에 도포하는 물질을 포함한다.
"분리형 플라즈마 소스 (Decoupled plasma sourse)" 또는 "DPS"는, RF 전력의 유도 결합용 독립 제어기를 가진 플라즈마 식각 장치를 칭하는 것으로서, 플라즈마 밀도, (소스 전력) 및 기판 표면의 이온 충격 (Ion bombardment) 에너지를 제어하는 바이어스 전력을 제어한다.
"형상 (Feature)" 이란 용어는, 금속 선, 트렌치, 유전층의 개구 및 기판 표면의 형태 (Topography) 를 구성하는 다른 구조들을 칭한다. 형상의 크기는 종종 웨이퍼 상의 최소 형상의 크기를 칭한다.
"이온 충격"이란 용어는 이온의 표면과의 충돌을 칭한다. 이온은 플라즈마에 노출된 표면의 근방에서 전기장에 의해 표면 쪽으로 가속된다.
"플라즈마"란 용어는, 어느 정도의 비이온화된 다른 가스 종들 뿐만 아니라 근사적으로 동일한 수의 양전하 및 음전하를 함유하는, 부분적으로 이온화된 가스를 칭한다.
"플라즈마 공급 가스 (Plasma feed gas)"란 용어는 플라즈마를 생성하는 공정 가스를 칭한다.
"선택도 (Selectivity)"란 용어는, a) 두 재료의 식각 속도 비 및 b) 식각하는 동안 다른 재료와 비교시 한 재료의 식각 속도가 증가할 때, 얻어지는 조건을 칭한다. 통상적으로, 식각 공정에서 사용되는 층으로 이루어진 스택에는, 다양한 종류의 재료가 포함되어 있다.
"소스 전력 (Source power)"은, 챔버 내에서 중성 종들을 이온화시키도록 에너지의 대부분을 제공함으로써, 플라즈마를 유지시키는 원인이 되는 전력을 칭한다.
"스택" 또는 "식각 스택" 또는 "막 스택"은, 다른 재료들이 순차적으로 증착된 층들의 집합체를 칭하며, 식각 공정 동안 스택의 적어도 일부분은 식각된다. "금속 스택"은 금속 식각 공정이 완결된 후, 기판 상의 금속을 포함하는 형상이 되는 "스택"을 칭한다.
"기판"이란 용어는 반도체 재료, 유리, 세라믹, 고분자 재료 및 반도체 산업에서 사용되는 다른 재료를 포함한다.
"수직 프로파일 (Vertical profile)"이란 용어는 형상의 단면이 기판의 주면에 수직한 측벽을 나타내는 형태 프로파일을 나타낸다. 또는, "양성 프로파일"이란, 표면으로부터 일정 거리만큼 떨어진 부분보다 그 형상이 서있는 표면 상에서, 형상 단면의 폭이 더 큰 프로파일을 칭한다.
Ⅱ. 본 발명을 실시하기 위한 장치
본 명세서에서 설명한 식각 공정의 바람직한 실시 형태는, 캘리포니아 산타 클라라 소재의 Applied Materials, Inc에서 제작한 CENTURADPSTMIntegrated Processing System에서 수행하였다. 본 시스템은 미국 특허 5,186,718호에 도시 및 설명되어 있으며, 여기서 참조용으로 사용된다. 이 장치는, 1996년 5월7일의 Proceedings of The Eleventh International Symposium of Plasma Processing에서 Yan Ye 등이 설명하고, 1996년 Electrochemical Society Proceeding 제 96-12권, 222 - 233 페이지에 출판된 바와 같은 종류의 분리형 플라즈마 소스를 포함한다. 상기 플라즈마 공정 챔버에서는 200 mm 직경의 실리콘 웨이퍼의 공정이 가능하다.
도 5는 공정 챔버로서 식각 공정 챔버 (510) 를 개략적으로 나타내며, 상기 식각 공정 챔버는, 식각 공정 챔버 (510) 의 외부에 배치된 하나 이상의 유도 코일 안테나 부 (512) 를 포함하도록 구성되며, 라디오 주파수 (RF) 전력 발생기 (518) (다른 플라즈마 조건에서 임피던스 매칭을 위해 2 MHz 범위에서 주파수 동조가 가능한 소스 전력 발생기) 에 연결된다. 공정 챔버 내부에는, 지지 받침대 (Cathod) (516) 상에 기판 (514) 이 있고, 상기 지지 받침대는 임피던스 매칭 네트워크 (524) 를 통해 RF 전력 발생기 (522) (13.56 MHz의 고정된 주파수를 갖는 바이어스 전력 발생기) 에 연결되며, 전기 접지 (534) 역할을 하는 전도성 챔버 벽 (530) 이 있다.
지지 받침대 (516) 상에 반도체 기판 (514) 을 배치하고, 인입 포트 (526) 를 통해 공정 챔버 내부로 가스 성분을 공급한다. RF 전력 (518 및 522) 을 인가하여, 공정 챔버 (510) 내에서 플라즈마를 점화시킨다. 진공 펌프 (미도시) 및 공정 챔버 (510) 와 진공 펌프 사이에 배치된 스로틀 밸브 (527) 를 사용하여, 식각 공정 챔버 (510) 의 내부 압력을 제어한다. 식각 챔버 (510) 의 벽 내에 배치된 액체 수용 도관 (미도시) 을 사용하여, 식각 챔버 벽면의 온도를 제어한다.지지 받침대의 온도를 안정화시키고, 기판 후면 및 지지 받침대 (516) 표면 상의 홈들 (미도시) 에 의해 형성된 채널내에 헬륨 가스를 흐르게 함으로써, 반도체 기판의 온도를 제어한다. 헬륨 가스는 기판과 지지 받침대 사이의 열전달을 용이하게 하기 위해 사용한다. 식각 공정 동안 공정 조건에 따라, 기판 표면은, 플라즈마에 의해 기판 지지 받침대 온도 보다 대략 25 ℃ - 40 ℃ 정도 더 높은 안정한 상태의 온도까지 점차적으로 가열된다. 본 발명에 대한 대부분의 실험에서, 기판 표면 온도는 통상적으로 대략 75 ℃ 일 것으로 추정된다. 이미 설명한 냉각용 도관을 사용하여, 식각 챔버 (510) 벽면은 약 80 ℃로 유지하였다.
Ⅲ. 실리콘 산소질화물 식각의 실시예
3 세트의 초기 실험을 수행하였다. 첫째, 패터닝을 하지 않은 실리콘 산소질화물 및 패터닝을 하지 않은 I-Line 포토레지스트 웨이퍼를 식각하여, 식각 화학반응의 기본적인 효과를 평가하였으며, 식각 속도들을 비교하여 선택도를 추정하였다. (플라즈마 내에서, 포토레지스트 및 실리콘 산소질화물이 동시에 존재하지 않았다) 이 실험에서, CHF3, Cl2, SF6, BCl3및 이들의 조합물을 평가하였다. 이하 표 1에, 구해진 식각 속도를 나타내었다. 식각 조건은, 다음과 같이, 플라즈마 소스 전력은 1400 W; 바이어스 전력은 130 W; 공정 챔버 압력은 13 mTorr; 기판 지지 받침대 온도는 45 ℃; 지지 받침대 후면의 헬륨 압력은 10 Torr이며, 통상적인 누설량은 3-6 sccm이었다. 식각은 40초 동안 수행했다. 이 실험을 통해, CHF3및 Cl2를 함께 사용할 경우 선택도와 식각 속도의 가장 바람직한 조합이 얻어짐을 알았다.
표 1. 공급 식각 가스의 조성에 따른 패터닝을 하지 않은 SiO x N y 및 포토레지스트의 식각 속도 및 선택도
Cl2(sccm) BCl3(sccm) SF6(sccm) CHF3(sccm) SiOxNyER(Å/min) PRER(Å/min) 선택도
100 - - - 1222 2820 0.443
- 100 - - 724 643 1.13
- - 100 - 2625 6048 0.434
- - - 50 2112 1467 1.44
50 - - 50 2884 2512 1.15
- 50 - 50 1789 1564 1.14
- - 50 50 2713 4575 0.593
ER은 식각 속도이고, PR은 포토레지스트이다.
초기 실험의 제 2 세트에서, 실리콘 산화막 표면 상에 도포된 약 3500 Å의 두께를 가진 실리콘 산소질화물층을 패터닝한 후 식각하였다. 패턴은, 약 0.25 ㎛ 까지 감소하는 형상 크기를 갖는 선과 간격으로서, 패터닝된 DUV 포토레지스트 (Shipley UV-5로서, 약 6500-7000 Å의 두께를 갖는다) 층으로부터 전사하였다. 이 후, 패턴의 프로파일을 결정하고 식각 속도 및 선택도를 측정하기 위해, 스캐닝 전자 현미경을 사용하여 기판을 검사하였다. 표 2와 3에서, 그 결과를 상세히 나타내었다. 포토레지스트 표면으로부터 플라즈마 내부로 배출된 탄소 양의 증가 때문에, 사용된 공정 조건 (기본적으로 초기 실험에 대해 위에 설명한 것과 동일한 조건) 에서 순수한 CHF3로는 실리콘 산화질화물을 식각할 수 없었다. 패터닝을 하지 않은 실리콘 산소질화물의 식각 속도에 비해, 기판의 포토레지스트 선으로부터 일정 거리만큼 떨어진 영역 (개방 영역) 에서는 식각 속도가 약 3배 정도로감소했으며, 선들 사이에서는 약 10배로 감소했다. 이 후, 플라즈마 공급 가스에 Cl2를 첨가하여 이러한 상황을 개선하였다. 특히, 첨가된 Cl2는 전체 가스 유량 부피의 약 33% 내지 약 75%를 차지했다.
표 2. 실리콘 산소질화물의 패터닝 식각 공정 조건
기판 번호 CHF3/Cl2/BCl3(sccm) 압력(mTorr) 소스 전력(W) 바이어스전력(W) 지지 받침판의 온도(℃) 시간(sec) 비고
1 50/0/0 14 1400 80 45 60 낮은 식각속도
2 50/0/0 12 1400 100 45 180 낮은 식각 속도
3 50/50/0 12 1400 100 45 120 급격한 속도 증가
4 50/50/0 12 1400 100 45 60 양호
5 50/25/0 12 1400 100 45 60 큰 변화없음
6 50/12/0 12 1400 100 45 60
7 50/25/0 12 1400 130 45 45
8 50/25/0 12 1100 100 45 60
9 50/25/0 15 1400 100 45 45
10 40/20/0 12 1400 100 45 60
11 50/25/0 12 1400 100 30 60 양성프로파일
12 20/20/0 12 1400 100 45 60 약간 양성 프로파일
13 20/60/0 12 1400 100 45 60
14 20/0/60 12 1400 100 45 60 매우 양성 프로파일
양성 프로파일은 상부 보다 저부에서 선이 더 넓어 지는 것으로, 선의 기저의 외각은 90°보다 크다. 후면의 헬륨 압력은 모든 실험 공정에서 10 mTorr였다.
표 3. 실리콘 산소질화물의 패터닝 식각의 식각 속도 및 선택도
기판 번호* 공정 변화 식각 속도**SiOxNy(Å/min) PR 손실상위 견부 선택도***(개방/상부)
5 기본 3100 2500 3100 1.2±0.1
6 -Cl2 2600 2300 2900 1.1±0.1
7 +Bias 3450 3300 4200 1.0±0.1
8 -Source 2900 2900 3500 1.0±0.1
9 +Pressure 2900 2700 3400 1.1±0.1
10 -Flow 2800 2800 3200 1.0±0.1
11 -Temp 2800 2400 3000 1.2±0.1
12 -Flow 1700 2500 3400 0.68±0.08
13 -CHF3+Cl2 2100 3300 3800 0.64±0.08
14 CHF3+BCl3 1300 2000 3100 0.65±0.0
* 기판 번호는 표 2의 기판 번호와 대응
** 개방 영역의 식각 속도
*** 0.25 ㎛/0.25 ㎛ (선/간격) 선 어레이의 상부에서의 개방 영역의 식각 속도 대 포토레지스트의 손실 속도의 비
초기 실험의 제 3 세트에서, 실리콘 웨이퍼 기판 상에 알루미늄 금속층 및 타이타늄 질화물 장벽층을 포함하는 전체 금속 스택을 식각하였다. 주사 전자 현미경을 사용하여 식각 프로파일을 조사하였다. 이하, 실시예 1 및 2 에서, 초기 실험의 제 3 세트를 상세히 설명한다.
도 1은, 패터닝 수단으로서 DUV 포토레지스트를 사용하여 알루미늄 전도층을 0.25 ㎛ 이하 크기의 형상까지 패터닝하기 위한, 통상적인 바람직한 실시형태인 식각 스택 (100) 을 도시한다. 특히, 기판 (110) 은, 실리콘 웨이퍼 표면 (미도시) 을 덮는 실리콘 이산화물층이다 (미도시). 장벽층은, 300 Å 두께의 타이타늄 도포층 (112) 및, 다음으로, 500 Å 두께의 타이타늄 질화물 장벽층 (114) 으로 구성된 이중층이다. 타이타늄 질화물 장벽층 (144) 의 상위층으로서, 5200Å 두께의, 0.5 %의 구리를 함유한 알루미늄 합금층 (116) 이 있다. 알루미늄 합금층 (116) 의 상위층으로서, 300 Å 두께의 제 2 타이타늄 도포층 (117) 이 있으며, 다음으로, 500 Å 두께의 타이타늄 질화물 장벽층 (118) 이 있다. 제 2 타이타늄 질화물 장벽층 (118) 의 상위층으로서, 약 300 Å 두께의 실리콘 산소질화물 층 (120) 이 있다. 실리콘 산소질화물층 (120) 의 상위층으로서, 패터닝된 DUV 포토레지스트층 (121) 이 있으며, 상기 패턴은 선 및 간격으로서 약 0.2 ㎛ 이상의 다양한 폭 (122) 과 약 0.7 ㎛ (7000Å) 의 높이 (124) 를 갖는다. 바람직한 실시형태에서, DUV 포토레지스트는 Shipley Company (Marlborough, MA) 가 제작한 UV-5이었다. 또한, 본 발명자들은, Shin-Estu (일본) 가 제작한 DUV 포토레지스트를 유사한 방법으로 평가하였다.
실시예 1
이 실시예는 3 단계 식각으로서, 단계 1에서 SIOxNyARC 층을 식각하고, 단계 2에서 하지층인 제 2 타이타늄 질화물 및 타이타늄 층을 식각하며, 단계 3 에서는 알루미늄 합금층 및 하지층인 제 1 타이타늄 질화물 및 타이타늄 층을 식각한다. 도 2a는, 3 개의 식각 단계 동안, 바람직한 실시형태인 스택 (200) (도 1을 참조하여 설명한 스택 (100) 과 동일) 의 개략적인 단면 프로파일을 나타낸다.
도 2b는 식각 단계 1 이후의 식각 스택의 개략적인 단면 프로파일을 나타내며, 식각 단계 1은, DUV 포토레지스트층 (221) 으로부터 실리콘 산소질화물층 (220) 에 패턴을 전사하고, 제 2 타이타늄 질화물층 (218) 의 상부 표면에서 중지한다. 식각 단계 1을 수행하는데 사용되는 식각 조건은, 다음과 같이, 소스 전력이 1400 W; 바이어스 전력이 100 W; 공정 챔버 압력이 12 mTorr; 기판 지지 받침대의 온도가 약 45 ℃; 가스 유량은 CHF3가 50 sccm이고, Cl2가 25 sccm; 웨이퍼 후면의 헬륨 압력은 12 Torr이며, 통상적인 누설량은 3 - 6 sccm이었다. 식각 기간은 5 초이었다.
도 2c는 식각 단계 2 후의 식각 스택의 개략적인 단면 프로파일을 나타내며, 식각 단계 2는, 제 2 타이타늄 질화물 장벽층 (218) 및 제 2 타이타늄 도포층 (217) 에 패턴을 전사하며, 알루미늄층 (216) 의 상부 표면에서 중지한다. 식각 단계 2를 수행하는데 사용되는 식각 조건은, 바이어스 전력이 50 W인 점을 제외하면, 단계 1과 동일하였고, 가스 유량은 CHF3가 15 sccm이고, Cl2가 90 sccm이었다. 식각 기간은 12초이었다.
도 2d는 식각 단계 3 이후의 식각 스택의 개략적인 프로파일을 나타내며, 식각 단계 3은, 알루미늄층 (216), 제 1 타이타늄 질화물 장벽층 (214) 및 제 1 타이타늄 도포층 (212) 에 패턴을 전사하며, 실리콘 이산화물층 (210) 의 상부를 약간 과잉식각 (226) 한 후 중지한다. 식각 단계 3을 수행하는데 사용되는 식각 조건은, 다음과 같이, 플라즈마 소스 전력이 1100 W; 바이어스 전력이 130 W; 공정 챔버 압력이 8 mTorr; 기판 지지 받침대의 온도가 45 ℃; 가스 유량은 CHF3가 5sccmn, Cl2가 80 sccm이고, BCl3가 40 sccm; 웨이퍼 후면의 헬륨 압력은 12 Torr이며, 통상적인 누설량이 3-6 sccm이었다. 396 nm (알루미늄 및 타이타늄 선) 에서 종결점 신호가 배경 수준 이상일 때까지 식각을 수행하고, 추가적으로 10 초 더 하였다.
실시예 2
이 실시예는 2 단계 식각으로서, 단계 1 에서 SiOxNyARC 층 및 하지층인 타이타늄 질화물 및 타이타늄 층을 식각하고, 단계 2에서 알루미늄층과 알루미늄층의 하지층인 타이타늄 질화물 및 타이타늄 층을 식각하였다. 도 3a는 바람직한 실시형태인 식각 스택 (300) (도 1을 참조하여 설명한 스택 (100) 과 동일) 의 개략적인 단면 프로파일을 나타낸다.
도 3b는 식각 단계 1 이후의 식각 스택 (300) 의 개략적인 단면 프로파일을 나타내며, 식각 단계 1에서, DUV 포토레지스트층 (321) 으로부터 실리콘 산소질화물층 (320), 제 2 타이타늄 질화물 장벽층 (318) 및 제 2 타이타늄 도포층 (317) 에 패턴을 전사하고, 알루미늄층 (316) 의 상부 표면에서 중지한다. 식각 단계 1을 수행하는데 사용되는 식각 조건은, 다음과 같이, 소스 전력이 1400 W; 바이어스 전력이 70 W; 공정 챔버 압력이 12 mTorr; 기판 지지 받침대의 온도가 45 ℃; 가스 유량은 CHF3가 20 sccm이고, Cl2가 60 sccm; 웨이퍼 후면의 헬륨 압력은 12 Torr이며, 통상적인 누설량은 3-6 sccm이었다. 식각 기간은 20 초이었다.
도 3c는 식각 단계 2 이후의 식각 스택 (300) 의 개략적인 단면 프로파일을 나타내며, 상기 식각 단계 2는, 알루미늄층 (316), 제 1 타이타늄 질화물층 (314) 및 제 1 타이타늄층 (312) 에 패턴을 전사하고, 실리콘 이산화물층 (310) 을 약간과잉식각 (326) 한 후 중지하였다. 식각 단계 2를 수행하는데 사용되는 식각 조건은, 다음과 같이, 플라즈마 소스 전력이 1000 W; 바이어스 전력이 130 W; 공정 챔버 압력이 8 mTorr; 기판 지지 받침대의 온도가 45 ℃; 가스의 체적 유량은 CHF3가 5 sccm이고, Cl2가 80 sccm이고 BCl3가 40 sccm; 웨이퍼 후면의 헬륨 압력은 12 Torr이며, 통상적인 누설량은 3 - 6 sccm이었다. 396 nm (알루미늄 및 타이타늄 선) 에서 종결점 신호가 배경 수준 이상일 때까지 식각을 수행하였으며, 추가적으로 10 초 더 식각하였다.
4. 알루미늄 식각에 대한 본 방법의 응용
실시예 1에서 실리콘 산소질화물 식각 단계는 3:1의 불소:염소 원자비를 사용하였으며, 실시예 2에서 실리콘 산소질화물의 식각 동안 불소:염소의 원자비는 0.5:1이었다. 실시예 2에서 사용한 염소의 증가된 농도는, 실리콘 산소질화물의 식각 동안, 다른 재료에 대한 실리콘 산소질화물의 선택도를 희생하여, 타이타늄 질화물과 같은 다른 재료의 식각을 촉진하였다.
ARC 층으로서 실리콘 산소질화물을 사용할 때 (실시예 1 및 2에서와 같이), 통상적으로 실리콘 산소질화물은 박막으로 증착되며, 약 300 Å 내지 약 600 Å 범위의 통상적인 두께를 갖는다. 통상적으로, 실리콘 산소질화물 층은 전체 식각되는 막 스택 두께의 작은 부분 (약 3 % 내지 약 12 % 범위 이내) 만을 차지하기 때문에, 전체 식각 공정 동안 포토레지스트 손실에 중대한 영향을 주지 않으면서 다른 공정상의 고려사항을 위해, 실리콘 산소질화물 식각 동안 포토레지스트에 대한 실리콘 산소질화물의 선택도는 용이하게 희생될 수 있다. 실리콘 산소질화물 식각 동안 포토레지스트의 손실이 작음을 고려하면, 별도의 공정 단계 (실리콘 산소질화물의 하지층인 타이타늄 질화물 및 타이타늄 층을 식각하기 위하여) 를 생략할 수 있으므로, 이 단계에서 선택도의 희생은 잘 정당화된다.
플라즈마 공급 가스에서, 더 낮은 불화탄소 함유량이 바람직하다고 여기는 데에는 2 이상의 고려 사항이 있다: (1) 식각된 형상 상의 폴리머 잔존물 및 (2) 챔버 벽면 상의 증착. 본 발명자들은, 증가된 불화탄소 가스의 농도에 따라 실리콘 산소질화물 식각 단계 동안 식각된 반도체 형상의 측면 (식각 후 웨이퍼 상에 남아 있는) 상의 폴리머 증착 및 챔버 벽면 상의 폴리머 증착이 모두 증가하는 경향이 있는 것을 발견하였다. 또한, 고유량의 CHF3(상기 실시예 1에서 설명한 바와 같은) 를 사용한 후에 잔존하는 반도체 형상 측벽 잔류물이 종래의 식각/스트립 (Strip)/용제 침지 (Solvent dip) 공정 시퀀스에서 제거되기 어려울 수 있다는 것을 발견하였다. 플라즈마 공급 가스 내의 불소 및 탄소 함유 가스의 농도를 낮춤으로써, 상기 문제를 완화할 수 있다.
또한, 특히 중요한 것으로서, 공급 혼합 식각 가스 내의 불소 및 탄소 함유 가스의 농도를 낮춤으로써, 실리콘 산소질화물 식각 이후 공정 챔버 내부 표면 상의 불소 함유 증착물을 감소시킬 수 있는 점을 고려할 수 있다. 실리콘 산소질화물층의 식각 직후 동일 챔버에서 막 스택의 잔류 부분이 식각되기 때문에, 실리콘 산소질화물 식각 단계로부터 유래하는 불소 함유 증착물은 후속 식각 단계에 부정적인 영향을 줄 수 있다. 특히, 알루미늄 식각 단계 동안, 공정 챔버 표면 상의 불소 함유 증착물이 불소를 내놓을 수 있으며, 이것은 상기 공정에 해로운 영향을 준다. 알루미늄은 불소와 안정한 비휘발성 화합물을 생성하기 때문에, 불소의 존재는 알루미늄 식각에 중대한 영향을 주어, 포토레지스트에 대한 알루미늄의 식각 선택도의 감소뿐만 아니라, 식각 프로파일의 급격한 변화 및 식각 속도의 감소 (심지어 식각의 중단) 를 초래한다.
또한, 식각 동안 발생하는 입자 수의 증가와 같은 요인들 때문에, 공정 챔버 표면 상의 증착물의 조성 변화가 요구되는 공정 챔버의 세정 빈도수를 증가시킬 수 있다. 증가된 세정 요구는 챔버의 다운 (Down) 회수를 증가시키고, 제품 산출량을 감소시키며, 한편 발생된 입자 수의 증가는 제품 생산량을 감소시킨다.
그러나, 플라즈마 공급 혼합 가스가 적어도 최소한의 양 (즉, 적어도 약 1 원자 %) 으로 불소 및 탄소 함유 가스를 갖도록 하는 중요한 이점이 있다. 이러한 이점은, 실리콘 산소질화물의 식각 속도의 증가, 포토레지스트에 대한 실리콘 산소질화물의 식각 선택도의 개선 및 실리콘 산소질화물, 및 하지층인 타이타늄 질화물 (사용시) 의 수직 식각 프로파일을 포함한다.
또한, 실리콘 산소질화물 식각 동안, 증착된 식각 형상의 측면 잔류물의 양을 감소시키기 위해, 실리콘 산소질화물 식각 동안 공정 챔버 압력을 감소시키는 것이 유용하다는 것이 입증되었다. 그러나, 공정 챔버 압력의 감소는 다른 공정 특성에도 영향을 미친다. 더 낮은 공정 챔버 압력은 포토레지스트에 대한 실리콘 산소질화물의 식각 선택도를 감소시키고, 퍼셋 (Facet) 양을 증가시키며,한편 더욱 수직한 프로파일을 생성하는 경향이 있다. 또한, 일반적으로, 더 낮은 압력은 식각 속도 및 챔버 벽면 상의 부산물 생성의 양과 조성을 변화시킬 것이다. 이러한 모든 사항을 균형있게 고려하여, 본 발명자들은, 본 발명의 방법에 따른 실리콘 산소질화물의 식각을 위한 바람직한 챔버 압력이 약 2 mTorr 내지 약 20 mTorr 이고, 더욱 바람직하게는, 약 2 mTorr 내지 약 12 mTorr 이며, 가장 바람직하게는, 약 2 mTorr 내지 약 8 mTorr 임을 발견하였다.
이하, 실리콘 산소질화물의 식각 조건을 나타내는 실시예 3, 4 및 5 는, 알루미늄 식각 스택의 식각에 관한 상기 요인들 (즉, 식각된 형상 측벽 및 식각 챔버 벽면의 폴리머 증착, 실리콘 산소질화물의 식각 속도, 포토레지스트에 대한 실리콘 산소 산화물의 식각 선택도, 식각 프로파일) 을 가장 잘 절충하는 것으로 알려진 식각 가스 조성 및 공정 조건을 사용하였다. 불소 및 탄소 함유 가스로서,실시예 3 및 4 에서는 CHF3, 실시예 5 에서는 CF4를 사용하였다.
실시예 3
이 실시예에서, SiOxNyARC 층, 하지층인 타이타늄 질화물 및 타이타늄 장벽층은 단일 단계에서 식각한다. 알루미늄층과 알루미늄층의 하지층인 타이타늄 질화물 및 타이타늄 층은 다단계 식각 공정으로 식각하며, 다단계 식각 공정은 통상적인 2 이상의 단계 - 주요 식각 단계 및 과잉식각 단계를 포함한다.
도 3a, 3b 및 3c를 사용하여 실시예 3 을 도시할 수 있으며, 도 3a는 바람직한 실시형태인 스택 (300) (도 1을 참조하여 설명한 스택 (100) 과 동일) 의 개략적인 프로파일을 나타낸다. 특히, 기판 (310) 은 실리콘 웨이퍼 표면 (미도시) 을 덮은 실리콘 이산화물층이다. 장벽층은, 150 Å 두께의 타이타늄층 (312), 다음으로, 200 Å 두께의 타이타늄 질화물층 (314) 으로 구성된 이중층이다. 타이타늄 질화물 장벽층 (314) 의 상위층으로서, 6500 Å 두께의 0.5 % 구리를 함유한 알루미늄 합금층 (316) 이 있다. 알루미늄 합금층 (316) 의 상위층으로서, 300 Å 두께의 제 2 타이타늄층 (317) 이 있으며, 다음으로, 700 Å 두께의 타이타늄 질화물층 (318) 이 있다. 제 2 타이타늄 질화물층 (318) 의 상위층으로서, 300 Å 두께의 실리콘 산소질화물층 (320) 이 있다. 실리콘 산소질화물층 (320) 의 상위층으로서, 약 6000 Å의 두께 (324) 의 패터닝된 DUV 포토레지스트층 (321) 이 있으며, 상기 패턴은 선 및 간격으로서 약 0.25 ㎛ 이상의 다양한 폭 (322) 을 갖는다. DUV 포토레지스트는 상기 실험 중 초기 세트에서 사용한 것과 유사하였다.
도 3b는 식각 단계 1 후의 식각 스택의 개략적인 단면 프로파일을 나타내며, 식각 단계 1에서, DUV 포토레지스트층 (321) 부터 실리콘 산소질화물층 (320), 제 2 타이타늄 질화물 장벽층 (318), 및 제 2 타이타늄층 (317) 에 상기 패턴을 전사하고, 알루미늄층 (316) 의 상부 표면에서 중지한다. 식각 단계 1을 수행하는데 사용되는 식각 조건은, 다음과 같이, 소스 전력이 1300 W; 바이어스 전력이 80 W; 공정 챔버 압력이 8 mTorr; 기판 지지 받침대의 온도가 35 ℃; 가스 유량은 CHF3가 10 sccm이고, Cl2가 70 sccm; 웨이퍼 후면의 헬륨 압력은 7 Torr이며, 통상적인누설량은 약 2 내지 4 sccm이었다. 식각 기간은 25 초였다.
도 3c는 알루미늄 식각 단계 후의 스택의 개략적인 단면 프로파일을 나타내며, 상기 식각 단계는, 알루미늄층 (316), 제 1 타이타늄 질화물층 (314) 및 제 1 타이타늄층 (312) 에 상기 패턴을 전사하고, 실리콘 산화물층 (310) 을 약간 과잉식각 (326) 한 후 중지한다. 주 식각 가스로서 Cl2및 BCl3를 사용하고 알루미늄 식각 기술분야에 알려진 공정 조건을 사용하여 알루미늄 식각을 수행하였다. 공정 제어를 위해 Cl2및 BCl3와 함께 질소 및 아르곤 가스를 사용할 수도 있다.
실시예 4
이 실시예에서, SiOxNyARC 층 및 하지층인 타이타늄 질화물 장벽층은 단일 단계에서 식각한다. 알루미늄층 및 알루미늄층의 하지층인 타이타늄 질화물 및 타이타늄 층은 다단계 식각 공정으로 식각하며, 식각 공정은 통상적으로 2 이상의 단계 - 주요 식각 단계 및 과잉식각 단계를 포함한다.
도 4a, 4b 및 4c를 사용하여 이 실시예를 도시할 수 있으며, 도 4a는 바람직한 실시형태인 스택 (400) 의 개략적인 단면 프로파일을 나타낸다. 특히, 기판 (410) 은 실리콘 웨이퍼 표면 (미도시) 의 상부층인 실리콘 이산화물층이다. 장벽층은 1000 Å 두께의 타이타늄층 (412), 다음으로, 250 Å 두께의 타이타늄 질화물층 (414) 로 이루어진 이중층이다. 타이타늄 질화물 장벽층 (414) 의 상위층으로서, 3000 Å 두께의 0.5 %의 구리를 함유한 알루미늄 합금층 (416) 이 있다. 알루미늄 합금층 (416) 의 상위층으로서, 300 Å 두께의 제 2 타이타늄 질화물층(418) 이 있다. 제 2 타이타늄 질화물층 (418) 의 상위층으로서, 약 250 Å 두께의 실리콘 산소질화물층 (420) 이 있다. 실리콘 산소질화물층 (420) 의 상위층으로서, 약 9000 Å 두께 (424) 의 패터닝된 DUV 포토레지스트층 (421) 이 있으며, 상기 패턴은 선 및 간격으로서, 약 0.25 ㎛ 이상의 다양한 폭 (422) 을 갖는다. DUV 포토레지스트는 상기 실험의 초기 세트에서 사용한 것과 유사하였다.
도 4b는 식각 단계 1 후의 식각 스택의 개략적인 단면 프로파일을 나타내며, 상기 식각 단계 1에서, DUV 포토레지스트층 (421) 으로부터 실리콘 산소질화물층 (420), 제 2 타이타늄 질화물 장벽층 (418) 에 패턴을 전사하고, 알루미늄층 (416) 의 상부 표면에서 중지한다. 식각 단계 1를 실행하는데 사용되는 식각 조건은, 다음과 같이, 소스 전력이 1500 W; 바이어스 전력이 50 W; 공정 챔버 압력이 8 mTorr; 기판 지지 받침대의 온도가 40 ℃; 가스 유량은 CHF3가 10 sccm이고, Cl2가 90 sccm; 웨이퍼 후면의 헬륨 압력은 12 Torr이며, 통상적인 누설량은 3 내지 6 sccm이었다. 식각 기간은 20 초이었다.
도 4c는 알루미늄 식각 단계 후의 스택의 개략적인 단면 프로파일을 나타내며, 알루미늄 식각 단계는, 알루미늄층 (416), 제 1 타이타늄 질화물층 (414) 및 제 1 타이타늄층 (412) 에 상기 패턴을 전사하고, 실리콘 이산화물층 (410) 을 약간 과잉식각 (426) 한 후 중지한다. 주요 식각 가스로서 Cl2및 BCl3를 사용하고 알루미늄 식각 기술 분야에 알려진 공정 조건을 사용하여, 알루미늄 식각을 수행하였다. 공정 제어를 위해, Cl2및 BCl3와 함께 질소 및 아르곤 가스를 사용할 수도 있다.
실시예 5
이 실시예에서, SiOxNyARC 층 및 하지층인 타이타늄 질화물 장벽층은 단일 단계에서 식각한다. 알루미늄층과 알루미늄층의 하지층인 타이타늄 질화물 및 타이타늄 층을 다단계 식각 공정으로 식각하였고, 식각 단계는 통상적으로 2 이상의 단계 - 주요 식각 단계 및 과잉식각 단계를 포함한다.
또한, 도 4a, 4b, 및 4c를 이용하여 이 실시예를 나타낼 수 있으며, 도 4a는 바람직한 실시형태인 스택 (400) 의 개략적인 단면 프로파일을 도시한다. 특히 기판 (410) 은 실리콘 웨이퍼 표면 (미도시) 상의 실리콘 이산화물층이다. 장벽층은 150 Å 두께의 타이타늄층 (412), 다음으로, 800 Å 두께의 타이타늄 질화물층 (414) 으로 구성된 이중층이다. 타이타늄 질화물 장벽층 (414) 의 상위층으로서, 8000 Å 두께의 0.5 % 구리를 함유한 알루미늄 합금층 (416) 이 있다. 알루미늄 합금층 (416) 의 상위층으로서, 700 Å 두께의 제 2 타이타늄 질화물층 (418) 이 있다. 제 2 타이타늄 질화물층 (418) 의 상위층으로서, 270 Å 두께의 실리콘 산소질화물층 (420) 이 있다. 실리콘 산소질화물층 (420) 의 상위층으로서, 약 6000 Å 두께 (424) 의 패터닝된 DUV 포토레지스트층 (421) 이 있으며, 상기 패턴은 선 및 간격으로서, 약 0.25 ㎛ 이상의 다양한 폭 (422) 를 갖는다. DUV 포토레지스트는 상기 실험의 초기 세트에서 사용된 것과 유사하였다.
도 4b는 식각 단계 1 후의 식각 스택의 개략적인 단면 프로파일을 나타내며,상기 식각 단계 1에서, DUV 포토레지스트층 (421) 으로부터 실리콘 산소질화물층 (420) 및 제 2 타이타늄 질화물 장벽층 (418) 에 상기 패턴을 전사하고, 알루미늄층 (416) 의 상부 표면에서 중지한다. 이 식각 단계 1을 수행하는데 사용되는 식각 조건은, 다음과 같이, 소스 전력이 1400 W; 바이어스 전력이 70 W;공정 챔버 압력이 8 mTorr; 기판 지지 받침대의 온도는 35 ℃; 가스 유량은 CF4가 10 sccm이고, Cl2가 90 sccm이었으며; 웨이퍼 후면의 헬륨 압력은 12 Torr이며, 통상적인 누설량은 3 내지 6 sccm 이었다. 식각 기간은 25 초이었다.
도 4c는 알루미늄 식각 단계 후의 스택의 개략적인 단면 프로파일을 나타내며, 알루미늄 식각 단계는, 알루미늄층 (416), 제 1 타이타늄 질화물층 (414) 및 제 1 타이타늄 층 (412) 에 상기 패턴을 전사하고, 실리콘 이산화물층 (410) 을 과잉식각 (426) 한 후 중지한다. 주요 식각 가스로서 Cl2및 BCl3를 사용하고, 알루미늄 식각 기술 분야에 알려진 공정 조건을 사용하여 알루미늄 식각을 수행하였다. 공정 제어를 위해 Cl2및 BCl3와 함께 질소 및 아르곤 가스를 사용할 수도 있다.
본 발명의 개시의 관점에서, 당업자는 이하 청구된 본 발명의 하위 사항에 대응하도록 상기 바람직한 실시형태를 확장할 수 있는 바, 상기 바람직한 실시형태는 본 발명의 범위를 제한하는 것이 아니다.

Claims (19)

  1. 반도체 막 스택 내의 실리콘 산소질화물 함유층의 플라즈마 식각 방법에 있어서,
    상기 플라즈마 식각 방법은, 염소 및 불소와 탄소로 이루어진 하나 이상의 화합물을 함유하는 혼합 식각 가스를 사용하는 단계를 포함하며, 상기 식각 가스의 불소 대 염소의 원자비가 약 3:1 내지 약 0.01:1 범위인 것을 특징으로 하는 식각 방법.
  2. 제 1 항에 있어서, 상기 실리콘 산소질화물 함유층은 산화물 캡핑층 (Oxide Capping Layer) 을 포함하는 것을 특징으로 하는 식각 방법.
  3. 제 1 항에 있어서, 상기 식각 가스의 불소 대 염소의 상기 원자비는 약 0.5:1 내지 약 0.01:1의 범위인 것을 특징으로 하는 식각 방법.
  4. 제 3 항에 있어서, 상기 식각 가스의 불소 대 염소의 상기 원자비는 약 0.25:1 내지 약 0.1:1의 범위인 것을 특징으로 하는 식각 방법.
  5. 제 1 항, 제 2 항 또는 제 3 항에 있어서, 상기 식각 가스는, 상기 실리콘 산소질화물 함유층을 식각하면서, 인접 재료의 식각 속도를 감소시키기에 충분한양만큼 상기 실리콘 산소질화물 함유층에 인접한 노출 표면에 증착되는 불소 함유 폴리머 또는 종들을 형성하는 것을 특징으로 하는 식각 방법.
  6. 제 5 항에 있어서, 상기 실리콘 산소질화물 함유층에 인접한, 노출된 표면을 가지는 재료는 포토레지스트를 포함하는 것을 특징으로 하는 식각 방법.
  7. 제 6 항에 있어서, 상기 포토레지스트는 DUV 포토레지스트인 것을 특징으로 하는 식각 방법.
  8. 제 1 항, 제 2 항 또는 제 3 항에 있어서, 불소 및 탄소로 이루어진 상기 식각 가스 화합물은 CHF3, CF4, CF3Cl, C2F4, C2F6및 이들의 조합물로 구성된 군으로부터 선택되는 것을 특징으로 하는 식각 방법.
  9. 제 8 항에 있어서, 상기 식각 가스는 상기 스택 표면 상의 상기 불소 함유 폴리머 또는 종들의 증착 속도를 제어하여 식각 속도를 증가시키는데 사용되는 보조 가스를 포함하며, 상기 보조 가스는 F2, HF, HCl, NF3, SF6및 이들의 조합물로 구성된 군으로부터 선택되는 것을 특징으로 하는 식각 방법.
  10. 제 1 항, 제 2 항 또는 제 3 항에 있어서, 상기 플라즈마 식각은 약 2 mTorr내지 약 20 mTorr 범위의 공정 챔버 압력을 사용하여 수행되는 것을 특징으로 하는 식각 방법.
  11. 제 10 항에 있어서, 상기 공정 챔버 압력은 약 2 mTorr 내지 약 12 mTorr의 범위인 것을 특징으로 하는 식각 방법.
  12. 제 11 항에 있어서, 상기 공정 챔버 압력은 약 2 mTorr 내지 약 8 mTorr의 범위인 것을 특징으로 하는 식각 방법.
  13. 제 1 항, 제 2 항 또는 제 3 항에 있어서, 상기 플라즈마 식각은 플라즈마 밀도 및 기판 표면 상의 이온 충돌 에너지를 독립적으로 제어할 수 있는 장치에서 수행되는 것을 특징으로 하는 식각 방법.
  14. 제 5 항에 있어서, 상기 플라즈마 식각은 플라즈마 밀도 및 기판 표면 상의 이온 충돌 에너지를 독립적으로 제어할 수 있는 장치에서 수행되는 것을 특징으로 하는 식각 방법.
  15. 제 1 항, 제 2 항 또는 제 3 항에 있어서, 상기 실리콘 산소질화물 함유층 및 금속 함유층은 모두 단일 혼합 식각 가스를 사용하여 식각되는 것을 특징으로 하는 식각 방법.
  16. 제 5 항에 있어서, 상기 실리콘 산소질화물 함유층 및 금속 함유층은 모두 단일 혼합 식각 가스를 사용하여 식각되는 것을 특징으로 하는 식각 방법.
  17. 제 1 항, 제 2 항 또는 제 3 항에 있어서, 상기 실리콘 산소질화물 함유층 및 금속 함유층은 모두 단일 공정 챔버에서 식각되는 것을 특징으로 하는 식각 방법.
  18. 제 5 항에 있어서, 상기 실리콘 산소질화물 함유층 및 금속 함유층은 모두 단일 공정 챔버에서 식각되는 것을 특징으로 하는 식각 방법.
  19. 제 5 항에 있어서, 상기 혼합 식각 가스는 산소를 함유하지 않는 것을 특징으로 하는 식각 방법.
KR1020017015073A 1999-05-24 2000-05-10 실리콘 산화물 및 반사방지용 유전체 코팅의 식각 방법 KR20020027323A (ko)

Applications Claiming Priority (3)

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US09/317,655 US6291356B1 (en) 1997-12-08 1999-05-24 Method for etching silicon oxynitride and dielectric antireflection coatings
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101049309B1 (ko) * 2008-08-29 2011-07-13 에어 프로덕츠 앤드 케미칼스, 인코오포레이티드 실리콘 디옥사이드 조성물의 선택적 에칭

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291356B1 (en) * 1997-12-08 2001-09-18 Applied Materials, Inc. Method for etching silicon oxynitride and dielectric antireflection coatings
EP1014434B1 (de) * 1998-12-24 2008-03-26 ATMEL Germany GmbH Verfahren zum anisotropen plasmachemischen Trockenätzen von Siliziumnitrid-Schichten mittels eines Fluor-enthaltenden Gasgemisches
US6479401B1 (en) * 1999-12-01 2002-11-12 Worldwide Semiconductor Manufacturing Corp. Method of forming a dual-layer anti-reflective coating
US6387820B1 (en) * 2000-09-19 2002-05-14 Advanced Micro Devices, Inc. BC13/AR chemistry for metal overetching on a high density plasma etcher
US6624068B2 (en) * 2001-08-24 2003-09-23 Texas Instruments Incorporated Polysilicon processing using an anti-reflective dual layer hardmask for 193 nm lithography
US6451647B1 (en) 2002-03-18 2002-09-17 Advanced Micro Devices, Inc. Integrated plasma etch of gate and gate dielectric and low power plasma post gate etch removal of high-K residual
US6964929B1 (en) 2002-05-02 2005-11-15 Cypress Semiconductor Corporation Method of forming a narrow gate, and product produced thereby
US6984535B2 (en) * 2002-12-20 2006-01-10 Cdream Corporation Selective etching of a protective layer to form a catalyst layer for an electron-emitting device
KR100478498B1 (ko) * 2003-01-30 2005-03-28 동부아남반도체 주식회사 반도체 소자의 금속 배선 형성 방법
DE60310528T2 (de) * 2003-05-07 2007-09-27 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zum Festlegen einer Chalcogenidmaterial-Schicht, insbesondere in einem Verfahren zur Herstellung von Phasenumwandlungs-Speicherzellen
EP1557875A1 (en) * 2003-12-29 2005-07-27 STMicroelectronics S.r.l. Process for forming tapered trenches in a dielectric material
US7682985B2 (en) * 2004-03-17 2010-03-23 Lam Research Corporation Dual doped polysilicon and silicon germanium etch
US7279429B1 (en) * 2004-10-01 2007-10-09 Advanced Micro Devices, Inc. Method to improve ignition in plasma etching or plasma deposition steps
KR100678460B1 (ko) * 2004-10-12 2007-02-02 삼성전자주식회사 자기정렬 패턴들 사이에 배치된 채널부 홀의 형성방법들 및 이를 이용해서 게이트 패턴들을 갖는 반도체 장치의 형성방법들
US20060261036A1 (en) * 2005-04-11 2006-11-23 Stmicroelectronics S.R.L. Method for patterning on a wafer having at least one substrate for the realization of an integrated circuit
US7541253B1 (en) * 2005-10-05 2009-06-02 National Semiconductor Corporation Method of forming an integrated resistor
KR20080077769A (ko) * 2007-02-21 2008-08-26 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법
KR100880332B1 (ko) * 2007-09-06 2009-01-28 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 제조 방법
KR20100106501A (ko) * 2007-12-21 2010-10-01 램 리써치 코포레이션 고 식각율 레지스트 마스크를 이용한 식각
US7759755B2 (en) * 2008-05-14 2010-07-20 International Business Machines Corporation Anti-reflection structures for CMOS image sensors
US8003425B2 (en) * 2008-05-14 2011-08-23 International Business Machines Corporation Methods for forming anti-reflection structures for CMOS image sensors
IT1392502B1 (it) * 2008-12-31 2012-03-09 St Microelectronics Srl Sensore comprendente almeno un fotodiodo a doppia giunzione verticale integrato su substrato semiconduttore e relativo processo di integrazione
US20100240220A1 (en) * 2009-03-20 2010-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Process for stripping photoresist and removing dielectric liner
US20110130007A1 (en) * 2009-10-26 2011-06-02 Applied Materials, Inc. In-situ clean to reduce metal residues after etching titanium nitride
US8453656B2 (en) 2010-06-25 2013-06-04 Anastasios J. Tousimis Integrated processing and critical point drying systems for semiconductor and MEMS devices
US8975137B2 (en) * 2011-07-11 2015-03-10 Nanya Technology Corporation Process of forming slit in substrate
JP5968130B2 (ja) * 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US8975190B2 (en) * 2012-09-25 2015-03-10 Tokyo Electron Limited Plasma processing method
KR102436638B1 (ko) * 2015-02-13 2022-08-25 도쿄엘렉트론가부시키가이샤 Arc 층 에칭 동안의 거칠기 개선 및 선택비 향상을 위한 방법
US9576816B2 (en) 2015-02-13 2017-02-21 Tokyo Electron Limited Method for roughness improvement and selectivity enhancement during arc layer etch using hydrogen
US9530667B2 (en) 2015-02-13 2016-12-27 Tokyo Electron Limited Method for roughness improvement and selectivity enhancement during arc layer etch using carbon
US9711604B1 (en) 2015-12-31 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Loading effect reduction through multiple coat-etch processes
US10497578B2 (en) * 2016-07-22 2019-12-03 Applied Materials, Inc. Methods for high temperature etching a material layer using protection coating
US10084615B2 (en) * 2016-11-14 2018-09-25 Electronics And Telecommunications Research Institute Handover method and control transfer method
US10578981B2 (en) 2018-07-25 2020-03-03 International Business Machines Corporation Post-lithography defect inspection using an e-beam inspection tool

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4687543A (en) 1986-02-21 1987-08-18 Tegal Corporation Selective plasma etching during formation of integrated circuitry
US4758305A (en) 1986-03-11 1988-07-19 Texas Instruments Incorporated Contact etch method
US5186718A (en) 1989-05-19 1993-02-16 Applied Materials, Inc. Staged-vacuum wafer processing system and method
US5126289A (en) 1990-07-20 1992-06-30 At&T Bell Laboratories Semiconductor lithography methods using an arc of organic material
US5707486A (en) * 1990-07-31 1998-01-13 Applied Materials, Inc. Plasma reactor using UHF/VHF and RF triode source, and process
US5034348A (en) 1990-08-16 1991-07-23 International Business Machines Corp. Process for forming refractory metal silicide layers of different thicknesses in an integrated circuit
US5356515A (en) 1990-10-19 1994-10-18 Tokyo Electron Limited Dry etching method
US5269879A (en) 1991-10-16 1993-12-14 Lam Research Corporation Method of etching vias without sputtering of underlying electrically conductive layer
US5472829A (en) 1991-12-30 1995-12-05 Sony Corporation Method of forming a resist pattern by using an anti-reflective layer
US5677111A (en) 1991-12-20 1997-10-14 Sony Corporation Process for production of micropattern utilizing antireflection film
JP2694097B2 (ja) 1992-03-03 1997-12-24 インターナショナル・ビジネス・マシーンズ・コーポレイション 反射防止コーティング組成物
US5635338A (en) 1992-04-29 1997-06-03 Lucent Technologies Inc. Energy sensitive materials and methods for their use
US5275692A (en) * 1992-06-22 1994-01-04 Keystone Applied Research Method for fabricating integrated circuits
US5350488A (en) 1992-12-10 1994-09-27 Applied Materials, Inc. Process for etching high copper content aluminum films
US5310626A (en) 1993-03-01 1994-05-10 Motorola, Inc. Method for forming a patterned layer using dielectric materials as a light-sensitive material
US5378659A (en) 1993-07-06 1995-01-03 Motorola Inc. Method and structure for forming an integrated circuit pattern on a semiconductor substrate
JPH0786244A (ja) 1993-09-13 1995-03-31 Sony Corp ドライエッチング方法
US5741396A (en) * 1994-04-29 1998-04-21 Texas Instruments Incorporated Isotropic nitride stripping
US5441914A (en) 1994-05-02 1995-08-15 Motorola Inc. Method of forming conductive interconnect structure
US5514247A (en) 1994-07-08 1996-05-07 Applied Materials, Inc. Process for plasma etching of vias
US5468656A (en) 1994-11-29 1995-11-21 Motorola Method of making a VCSEL
TW388083B (en) 1995-02-20 2000-04-21 Hitachi Ltd Resist pattern-forming method using anti-reflective layer, resist pattern formed, and method of etching using resist pattern and product formed
US5525542A (en) 1995-02-24 1996-06-11 Motorola, Inc. Method for making a semiconductor device having anti-reflective coating
US5710067A (en) 1995-06-07 1998-01-20 Advanced Micro Devices, Inc. Silicon oxime film
US6313034B1 (en) * 1995-08-03 2001-11-06 Chartered Semiconductor Manufacturing Method for forming integrated circuit device structures from semiconductor substrate oxidation mask layers
US5767018A (en) 1995-11-08 1998-06-16 Advanced Micro Devices, Inc. Method of etching a polysilicon pattern
US5710073A (en) 1996-01-16 1998-01-20 Vanguard International Semiconductor Corporation Method for forming interconnections and conductors for high density integrated circuits
US5633210A (en) 1996-04-29 1997-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming damage free patterned layers adjoining the edges of high step height apertures
US6071372A (en) * 1997-06-05 2000-06-06 Applied Materials, Inc. RF plasma etch reactor with internal inductive coil antenna and electrically conductive chamber walls
US5924000A (en) * 1997-09-19 1999-07-13 Vanguard International Semiconductor Corporation Method for forming residue free patterned polysilicon layer containing integrated circuit structures
US6013582A (en) * 1997-12-08 2000-01-11 Applied Materials, Inc. Method for etching silicon oxynitride and inorganic antireflection coatings
US6291356B1 (en) * 1997-12-08 2001-09-18 Applied Materials, Inc. Method for etching silicon oxynitride and dielectric antireflection coatings

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101049309B1 (ko) * 2008-08-29 2011-07-13 에어 프로덕츠 앤드 케미칼스, 인코오포레이티드 실리콘 디옥사이드 조성물의 선택적 에칭

Also Published As

Publication number Publication date
US6537918B2 (en) 2003-03-25
TW552317B (en) 2003-09-11
WO2000072370A1 (en) 2000-11-30
US20020016078A1 (en) 2002-02-07
US6291356B1 (en) 2001-09-18

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