JPH06291253A - 半導体素子の電荷蓄積部の誘電体絶縁膜の形成方法 - Google Patents
半導体素子の電荷蓄積部の誘電体絶縁膜の形成方法Info
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- JPH06291253A JPH06291253A JP5079927A JP7992793A JPH06291253A JP H06291253 A JPH06291253 A JP H06291253A JP 5079927 A JP5079927 A JP 5079927A JP 7992793 A JP7992793 A JP 7992793A JP H06291253 A JPH06291253 A JP H06291253A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000015572 biosynthetic process Effects 0.000 title description 14
- 238000000034 method Methods 0.000 claims abstract description 27
- 238000010438 heat treatment Methods 0.000 claims abstract description 16
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 20
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 7
- 230000007547 defect Effects 0.000 abstract description 5
- 230000008020 evaporation Effects 0.000 abstract description 2
- 238000001704 evaporation Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 70
- 239000007789 gas Substances 0.000 description 18
- 238000005546 reactive sputtering Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 239000010409 thin film Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 229910000464 lead oxide Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- YEXPOXQUZXUXJW-UHFFFAOYSA-N oxolead Chemical compound [Pb]=O YEXPOXQUZXUXJW-UHFFFAOYSA-N 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Inorganic Insulating Materials (AREA)
- Physical Vapour Deposition (AREA)
Abstract
(57)【要約】
【目的】 ＰＺＴ膜あるいはＰＬＺＴ膜を誘電率の高い
膜にするために行う熱処理時に生じる膜中からの鉛の蒸
発を防ぐため、低温でＳｉＯ2 層をＰＺＴ膜あるいはＰ
ＬＺＴ膜上に形成した後、熱処理を行うことにより、鉛
欠乏による欠陥を低減し得る半導体素子の電荷蓄積部の
誘電体絶縁膜の形成方法を提供する。 【構成】 半導体素子の電荷蓄積部の誘電体絶縁膜の形
成方法において、電荷蓄積部の下部電極３を形成する工
程と、この下部電極３上にＰＺＴ膜またはＰＬＺＴ膜４
を形成する工程と、プラズマＣＶＤ法により低温でＳｉ
Ｏ2 層５を形成する工程と、その後、ＰＺＴ膜またはＰ
ＬＺＴ膜４の誘電率を高めるための熱処理を行う工程と
を施す。
膜にするために行う熱処理時に生じる膜中からの鉛の蒸
発を防ぐため、低温でＳｉＯ2 層をＰＺＴ膜あるいはＰ
ＬＺＴ膜上に形成した後、熱処理を行うことにより、鉛
欠乏による欠陥を低減し得る半導体素子の電荷蓄積部の
誘電体絶縁膜の形成方法を提供する。 【構成】 半導体素子の電荷蓄積部の誘電体絶縁膜の形
成方法において、電荷蓄積部の下部電極３を形成する工
程と、この下部電極３上にＰＺＴ膜またはＰＬＺＴ膜４
を形成する工程と、プラズマＣＶＤ法により低温でＳｉ
Ｏ2 層５を形成する工程と、その後、ＰＺＴ膜またはＰ
ＬＺＴ膜４の誘電率を高めるための熱処理を行う工程と
を施す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子（ＬＳＩ）
に係り、特にＤＲＡＭの電荷蓄積部の誘電体絶縁膜にＰ
ＺＴ、ＰＬＺＴを用いる場合の形成方法に関するもので
ある。
に係り、特にＤＲＡＭの電荷蓄積部の誘電体絶縁膜にＰ
ＺＴ、ＰＬＺＴを用いる場合の形成方法に関するもので
ある。
【０００２】
【従来の技術】従来、この種の分野の技術としては、
Ｋ．ＳＲＥＥＮＩＶＡＳ ｅｔ ａｌ．，「ＰＲＯＰＥ
ＲＴＩＥＳ ＯＦ Ｄ．Ｃ．ＭＡＧＮＥＴＲＯＮ−ＳＰ
ＵＴＴＥＲＥＤ ＬＥＡＤ ＺＩＲＣＯＮＡＴＥ ＴＩ
ＴＡＮＡＴＥ ＴＨＩＮ ＦＩＬＭＳ」 Ｔｈｉｎ Ｓ
ｏｌｉｄ Ｆｉｌｍｓ，１７２（１９８９）Ｐ．２５１
−２６７に開示されるものがあった。
Ｋ．ＳＲＥＥＮＩＶＡＳ ｅｔ ａｌ．，「ＰＲＯＰＥ
ＲＴＩＥＳ ＯＦ Ｄ．Ｃ．ＭＡＧＮＥＴＲＯＮ−ＳＰ
ＵＴＴＥＲＥＤ ＬＥＡＤ ＺＩＲＣＯＮＡＴＥ ＴＩ
ＴＡＮＡＴＥ ＴＨＩＮ ＦＩＬＭＳ」 Ｔｈｉｎ Ｓ
ｏｌｉｄ Ｆｉｌｍｓ，１７２（１９８９）Ｐ．２５１
−２６７に開示されるものがあった。
【０００３】ＰＺＴ（Ｌｅａｄ Ｚｉｒｏｎａｔｅ Ｔ
ｉｔａｎａｔｅ）、ＰＬＺＴ（Ｌｅａｄ Ｌａｎｔｈａ
ｎｕｍ Ｚｉｒｏｎａｔｅ−Ｔｉｔａｎａｔｅ）等の強
誘電体材料を薄膜として形成する場合には、上記文献に
開示されるように、例えば、２００℃程度の成膜温度で
反応性スパッタ法により誘電率の低い薄膜を形成した
後、熱処理を施すことにより、再結晶化させ、誘電率の
高い薄膜にする方法が用いられている。
ｉｔａｎａｔｅ）、ＰＬＺＴ（Ｌｅａｄ Ｌａｎｔｈａ
ｎｕｍ Ｚｉｒｏｎａｔｅ−Ｔｉｔａｎａｔｅ）等の強
誘電体材料を薄膜として形成する場合には、上記文献に
開示されるように、例えば、２００℃程度の成膜温度で
反応性スパッタ法により誘電率の低い薄膜を形成した
後、熱処理を施すことにより、再結晶化させ、誘電率の
高い薄膜にする方法が用いられている。
【０００４】ここでは、反応性スパッタ法により、ＰＺ
Ｔ薄膜を形成する。条件としては、Ｏ2 プラズマ雰囲気
で、複合金属ターゲットを用い、形成温度２２０℃で膜
を形成した後、熱処理温度５５０℃で１０〜２０時間熱
処理を施す。
Ｔ薄膜を形成する。条件としては、Ｏ2 プラズマ雰囲気
で、複合金属ターゲットを用い、形成温度２２０℃で膜
を形成した後、熱処理温度５５０℃で１０〜２０時間熱
処理を施す。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来の方法では、ＰＺＴ膜の形成後、膜表面が熱処理
雰囲気ガスに直接接触するために、蒸気圧の高い鉛（Ｐ
ｂ）が酸化鉛として膜中から表面を介して脱離し、結果
として、熱処理後のＰＺＴ膜中の鉛組成が減少し、欠陥
を生じるという問題があった。本発明は、以上述べたＰ
ＺＴ膜あるいはＰＬＺＴ膜を、誘電率の高い膜にするた
めに行う熱処理時に生じる膜中からの鉛の蒸発を防ぐた
め、低温でＳｉＯ2 層を、ＰＺＴ膜あるいはＰＬＺＴ膜
上に形成した後、熱処理を行うことにより、鉛欠乏によ
る欠陥を低減し得る半導体素子の電荷蓄積部の誘電体絶
縁膜の形成方法を提供することを目的とする。
た従来の方法では、ＰＺＴ膜の形成後、膜表面が熱処理
雰囲気ガスに直接接触するために、蒸気圧の高い鉛（Ｐ
ｂ）が酸化鉛として膜中から表面を介して脱離し、結果
として、熱処理後のＰＺＴ膜中の鉛組成が減少し、欠陥
を生じるという問題があった。本発明は、以上述べたＰ
ＺＴ膜あるいはＰＬＺＴ膜を、誘電率の高い膜にするた
めに行う熱処理時に生じる膜中からの鉛の蒸発を防ぐた
め、低温でＳｉＯ2 層を、ＰＺＴ膜あるいはＰＬＺＴ膜
上に形成した後、熱処理を行うことにより、鉛欠乏によ
る欠陥を低減し得る半導体素子の電荷蓄積部の誘電体絶
縁膜の形成方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体素子の電荷蓄積部の誘電体絶縁膜
の形成方法において、電荷蓄積部の下部電極を形成する
工程と、該下部電極上にＰＺＴ膜またはＰＬＺＴ膜を形
成する工程と、プラズマＣＶＤ法により低温で絶縁層を
形成する工程と、その後、前記ＰＺＴ膜またはＰＬＺＴ
膜の誘電率を高めるための熱処理を行う工程とを施すよ
うにしたものである。
成するために、半導体素子の電荷蓄積部の誘電体絶縁膜
の形成方法において、電荷蓄積部の下部電極を形成する
工程と、該下部電極上にＰＺＴ膜またはＰＬＺＴ膜を形
成する工程と、プラズマＣＶＤ法により低温で絶縁層を
形成する工程と、その後、前記ＰＺＴ膜またはＰＬＺＴ
膜の誘電率を高めるための熱処理を行う工程とを施すよ
うにしたものである。
【０００７】例えば、前記低温は４００℃以下であり、
前記絶縁層は、ＳｉＯ2 又はＳｉ3Ｎ4 である。
前記絶縁層は、ＳｉＯ2 又はＳｉ3Ｎ4 である。
【０００８】
【作用】本発明によれば、上記したように、電荷蓄積部
の下部電極を形成する工程と、この下部電極上にＰＺＴ
膜またはＰＬＺＴ膜を形成する工程と、プラズマＣＶＤ
法により低温で絶縁層を形成する工程と、その後、前記
ＰＺＴ膜またはＰＬＺＴ膜の誘電率を高めるための熱処
理を行う工程とを施すようにしたので、熱処理時にＰＺ
Ｔ膜あるいはＰＬＺＴ膜中から脱離する鉛の量を低減す
ることができ、欠陥の少ない誘電体絶縁膜を形成するこ
とができる。
の下部電極を形成する工程と、この下部電極上にＰＺＴ
膜またはＰＬＺＴ膜を形成する工程と、プラズマＣＶＤ
法により低温で絶縁層を形成する工程と、その後、前記
ＰＺＴ膜またはＰＬＺＴ膜の誘電率を高めるための熱処
理を行う工程とを施すようにしたので、熱処理時にＰＺ
Ｔ膜あるいはＰＬＺＴ膜中から脱離する鉛の量を低減す
ることができ、欠陥の少ない誘電体絶縁膜を形成するこ
とができる。
【０００９】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の第１の実施例を示
す半導体素子の電荷蓄積部の誘電体絶縁膜の形成工程断
面図である。この実施例では、ＤＲＡＭの電荷蓄積部の
製造に適用した場合について説明する。
がら詳細に説明する。図１は本発明の第１の実施例を示
す半導体素子の電荷蓄積部の誘電体絶縁膜の形成工程断
面図である。この実施例では、ＤＲＡＭの電荷蓄積部の
製造に適用した場合について説明する。
【００１０】まず、図１（ａ）に示すように、Ｓｉ基板
１上にＳｉＯ2 層２を形成する。次に、図１（ｂ）に示
すように、ＳｉＯ2 層２を加工し、電荷蓄積部の下部電
極３を形成する。次いで、図１（ｃ）に示すように、反
応性スパッタ法を用いて、ＰＺＴ膜またはＰＬＺＴ膜４
Ａを形成する。
１上にＳｉＯ2 層２を形成する。次に、図１（ｂ）に示
すように、ＳｉＯ2 層２を加工し、電荷蓄積部の下部電
極３を形成する。次いで、図１（ｃ）に示すように、反
応性スパッタ法を用いて、ＰＺＴ膜またはＰＬＺＴ膜４
Ａを形成する。
【００１１】ここで、反応性スパッタ法によるＰＺＴ膜
またはＰＬＺＴ膜の形成は、Ａｒ＋Ｏ2 プラズマ（Ａ
ｒ：５０％〜０％）雰囲気、形成圧力５ｍｔｏｒｒ〜１
００ｍｔｏｒｒ、ＲＦ電力：１５０Ｗ〜５００Ｗ、焼結
体ターゲットあるいは複合金属ターゲットを用い、形成
温度：室温〜４００℃で行う。次いで、ホトリソグラフ
ィ及びエッチングにより、図１（ｄ）に示すように、Ｐ
ＺＴ膜またはＰＬＺＴ膜４を加工して、下部電極３上に
残置させる。
またはＰＬＺＴ膜の形成は、Ａｒ＋Ｏ2 プラズマ（Ａ
ｒ：５０％〜０％）雰囲気、形成圧力５ｍｔｏｒｒ〜１
００ｍｔｏｒｒ、ＲＦ電力：１５０Ｗ〜５００Ｗ、焼結
体ターゲットあるいは複合金属ターゲットを用い、形成
温度：室温〜４００℃で行う。次いで、ホトリソグラフ
ィ及びエッチングにより、図１（ｄ）に示すように、Ｐ
ＺＴ膜またはＰＬＺＴ膜４を加工して、下部電極３上に
残置させる。
【００１２】次いで、図１（ｅ）に示すように、シラン
（ＳｉＨ4 ）ガスを用いたプラズマＣＶＤ法により、Ｓ
ｉＯ2 層５を形成する。ここで、ＳｉＯ2 層５の形成
は、形成温度：３５０℃〜４００℃、ＲＦ電力：１〜２
Ｗ／ｃｍ2 （１３．５６ＭＨｚ）、形成圧力：１〜１０
ｔｏｒｒ、電極間距離：５〜１０ｍｍ、ＳｉＨ4 ガス流
量：５０〜１００ｓｃｃｍ、Ｎ2 Ｏガス流量：１０００
〜２０００ｓｃｃｍ、形成速度：１３０００Å／ｍｉ
ｎ、形成時間：２０秒〜１分で行う。
（ＳｉＨ4 ）ガスを用いたプラズマＣＶＤ法により、Ｓ
ｉＯ2 層５を形成する。ここで、ＳｉＯ2 層５の形成
は、形成温度：３５０℃〜４００℃、ＲＦ電力：１〜２
Ｗ／ｃｍ2 （１３．５６ＭＨｚ）、形成圧力：１〜１０
ｔｏｒｒ、電極間距離：５〜１０ｍｍ、ＳｉＨ4 ガス流
量：５０〜１００ｓｃｃｍ、Ｎ2 Ｏガス流量：１０００
〜２０００ｓｃｃｍ、形成速度：１３０００Å／ｍｉ
ｎ、形成時間：２０秒〜１分で行う。
【００１３】その後、Ｓｉ基板１を６００〜７００℃の
温度で熱処理を施した後、希フッ酸（２％程度）液によ
り、ＳｉＯ2 層５を除去し、図１（ｆ）の形状とする。
次に、図１（ｇ）に示すように、ＳｉＯ2 層６をＰＺＴ
膜またはＰＬＺＴ膜４と面一となるように形成し、それ
らの上に上部電極７を形成する。次に、本発明の第２の
実施例について説明する。
温度で熱処理を施した後、希フッ酸（２％程度）液によ
り、ＳｉＯ2 層５を除去し、図１（ｆ）の形状とする。
次に、図１（ｇ）に示すように、ＳｉＯ2 層６をＰＺＴ
膜またはＰＬＺＴ膜４と面一となるように形成し、それ
らの上に上部電極７を形成する。次に、本発明の第２の
実施例について説明する。
【００１４】図２は本発明の第２の実施例を示す半導体
素子の電荷蓄積部の誘電体絶縁膜の形成工程断面図であ
る。この実施例では、ＳｉＯ2 層をＳｉＨ4 ガスに代わ
ってＴＥＯＳ（テトラ・エチル・オルソ・シリケート）
ガスを用いて形成する。他の工程は第１の実施例と同様
である。まず、図２（ａ）に示すように、Ｓｉ基板１１
上にＳｉＯ2 層１２を形成する。
素子の電荷蓄積部の誘電体絶縁膜の形成工程断面図であ
る。この実施例では、ＳｉＯ2 層をＳｉＨ4 ガスに代わ
ってＴＥＯＳ（テトラ・エチル・オルソ・シリケート）
ガスを用いて形成する。他の工程は第１の実施例と同様
である。まず、図２（ａ）に示すように、Ｓｉ基板１１
上にＳｉＯ2 層１２を形成する。
【００１５】次に、図２（ｂ）に示すように、ＳｉＯ2
層１２を加工し、電荷蓄積部の下部電極１３を形成す
る。次に、図２（ｃ）に示すように、反応性スパッタ法
を用いて、ＰＺＴ膜またはＰＬＺＴ膜１４Ａを形成す
る。ここで、反応性スパッタ法によるＰＺＴ膜またはＰ
ＬＺＴ膜の形成は、Ａｒ＋Ｏ2 プラズマ（Ａｒ：５０％
〜０％）、形成圧力５ｍｔｏｒｒ〜１００ｍｔｏｒｒ、
ＲＦ電力：１５０Ｗ〜５００Ｗ、焼結体ターゲットある
いは複合金属ターゲット形成温度：室温〜４００℃で行
う。
層１２を加工し、電荷蓄積部の下部電極１３を形成す
る。次に、図２（ｃ）に示すように、反応性スパッタ法
を用いて、ＰＺＴ膜またはＰＬＺＴ膜１４Ａを形成す
る。ここで、反応性スパッタ法によるＰＺＴ膜またはＰ
ＬＺＴ膜の形成は、Ａｒ＋Ｏ2 プラズマ（Ａｒ：５０％
〜０％）、形成圧力５ｍｔｏｒｒ〜１００ｍｔｏｒｒ、
ＲＦ電力：１５０Ｗ〜５００Ｗ、焼結体ターゲットある
いは複合金属ターゲット形成温度：室温〜４００℃で行
う。
【００１６】次いで、ホトリソグラフィ及びエッチング
により、図２（ｄ）に示すように、下部電極１３上にＰ
ＺＴ膜またはＰＬＺＴ膜１４を加工する。次いで、図２
（ｅ）に示すように、ＴＥＯＳガスを用いたプラズマＣ
ＶＤ法によりＳｉＯ2 層１５を形成する。ここで、Ｓｉ
Ｏ2 層１５の形成は、形成温度：３５０〜４００℃、Ｒ
Ｆ電力：１〜３Ｗ／ｃｍ2 （１３．５６ＭＨｚ）、形成
圧力：１〜１０ｔｏｒｒ、電極間距離：５〜１０ｍｍ、
ＴＥＯＳガス流量：２００〜５００ｓｃｃｍ、Ｏ2 ガス
流量：２００〜５００ｓｃｃｍ、形成速度：８０００Å
／ｍｉｎ、形成時間：４０秒〜１分３０秒で行う。
により、図２（ｄ）に示すように、下部電極１３上にＰ
ＺＴ膜またはＰＬＺＴ膜１４を加工する。次いで、図２
（ｅ）に示すように、ＴＥＯＳガスを用いたプラズマＣ
ＶＤ法によりＳｉＯ2 層１５を形成する。ここで、Ｓｉ
Ｏ2 層１５の形成は、形成温度：３５０〜４００℃、Ｒ
Ｆ電力：１〜３Ｗ／ｃｍ2 （１３．５６ＭＨｚ）、形成
圧力：１〜１０ｔｏｒｒ、電極間距離：５〜１０ｍｍ、
ＴＥＯＳガス流量：２００〜５００ｓｃｃｍ、Ｏ2 ガス
流量：２００〜５００ｓｃｃｍ、形成速度：８０００Å
／ｍｉｎ、形成時間：４０秒〜１分３０秒で行う。
【００１７】その後、Ｓｉ基板１１を、６００〜７００
℃の温度で熱処理を施した後、希フッ酸（２％程度）液
により、ＳｉＯ2 層１５を除去し、図２（ｆ）の形状と
する。次に、図２（ｇ）に示すように、ＳｉＯ2 層１６
をＰＺＴ膜またはＰＬＺＴ膜１４と面一となるように形
成し、それらの上に上部電極１７を形成する。
℃の温度で熱処理を施した後、希フッ酸（２％程度）液
により、ＳｉＯ2 層１５を除去し、図２（ｆ）の形状と
する。次に、図２（ｇ）に示すように、ＳｉＯ2 層１６
をＰＺＴ膜またはＰＬＺＴ膜１４と面一となるように形
成し、それらの上に上部電極１７を形成する。
【００１８】次に、本発明の第３の実施例について説明
する。図３は本発明の第３の実施例を示す半導体素子の
電荷蓄積部の誘電体絶縁膜の形成工程断面図である。こ
の実施例では、第１の実施例又は第２の実施例のＳｉＯ
2 層の代わりにＳｉ3 Ｎ4 層を用いる。まず、図３
（ａ）に示すように、Ｓｉ基板２１上にＳｉＯ2 層２２
を形成する。
する。図３は本発明の第３の実施例を示す半導体素子の
電荷蓄積部の誘電体絶縁膜の形成工程断面図である。こ
の実施例では、第１の実施例又は第２の実施例のＳｉＯ
2 層の代わりにＳｉ3 Ｎ4 層を用いる。まず、図３
（ａ）に示すように、Ｓｉ基板２１上にＳｉＯ2 層２２
を形成する。
【００１９】次に、図３（ｂ）に示すように、ＳｉＯ2
層２２を加工し、電荷蓄積部の下部電極２３を形成す
る。次に、図３（ｃ）に示すように、反応性スパッタ法
を用いて、ＰＺＴ膜またはＰＬＺＴ膜２４Ａを形成す
る。ここで、反応性スパッタ法によるＰＺＴ膜またはＰ
ＬＺＴ膜の形成は、Ａｒ＋Ｏ2 プラズマ（Ａｒ：５０％
〜０％）、形成圧力５ｍｔｏｒｒ〜１００ｍｔｏｒｒ、
ＲＦ電力：１５０Ｗ〜５００Ｗ、焼結体ターゲットある
いは複合金属ターゲット形成温度：室温〜４００℃で行
う。
層２２を加工し、電荷蓄積部の下部電極２３を形成す
る。次に、図３（ｃ）に示すように、反応性スパッタ法
を用いて、ＰＺＴ膜またはＰＬＺＴ膜２４Ａを形成す
る。ここで、反応性スパッタ法によるＰＺＴ膜またはＰ
ＬＺＴ膜の形成は、Ａｒ＋Ｏ2 プラズマ（Ａｒ：５０％
〜０％）、形成圧力５ｍｔｏｒｒ〜１００ｍｔｏｒｒ、
ＲＦ電力：１５０Ｗ〜５００Ｗ、焼結体ターゲットある
いは複合金属ターゲット形成温度：室温〜４００℃で行
う。
【００２０】次に、ホトリソグラフィ及びエッチングに
より、図３（ｄ）に示すように、下部電極２３上にＰＺ
Ｔ膜またはＰＬＺＴ膜２４を加工する。次いで、図３
（ｅ）に示すように、ＳｉＨ4 ガス、ＮＨ4 ガスを用い
たプラズマＣＶＤ法によりＳｉ3 Ｎ4 層２５を形成す
る。ここで、Ｓｉ3 Ｎ4 層２５の形成は、形成温度：３
５０〜４００℃、ＲＦ電力：１〜３Ｗ／ｃｍ2 （１３．
５６ＭＨｚ）、形成圧力：２〜１０ｔｏｒｒ、電極間距
離：５〜１０ｍｍ、ＳｉＨ4 ガス流量：１５０〜２００
ｓｃｃｍ、ＮＨ3 ガス流量：５０〜１００ｓｃｃｍ、Ｎ
2 ガス流量：１０００〜２０００ｓｃｃｍ、形成速度：
８０００Å／ｍｉｎ、形成時間：４０秒〜１分３０秒で
行う。
より、図３（ｄ）に示すように、下部電極２３上にＰＺ
Ｔ膜またはＰＬＺＴ膜２４を加工する。次いで、図３
（ｅ）に示すように、ＳｉＨ4 ガス、ＮＨ4 ガスを用い
たプラズマＣＶＤ法によりＳｉ3 Ｎ4 層２５を形成す
る。ここで、Ｓｉ3 Ｎ4 層２５の形成は、形成温度：３
５０〜４００℃、ＲＦ電力：１〜３Ｗ／ｃｍ2 （１３．
５６ＭＨｚ）、形成圧力：２〜１０ｔｏｒｒ、電極間距
離：５〜１０ｍｍ、ＳｉＨ4 ガス流量：１５０〜２００
ｓｃｃｍ、ＮＨ3 ガス流量：５０〜１００ｓｃｃｍ、Ｎ
2 ガス流量：１０００〜２０００ｓｃｃｍ、形成速度：
８０００Å／ｍｉｎ、形成時間：４０秒〜１分３０秒で
行う。
【００２１】その後、Ｓｉ基板２１を６００〜７００℃
の温度で熱処理を施した後、熱リン酸（＜１８０℃）を
用いてＳｉ3 Ｎ4 層２５を除去し、図３（ｆ）の形状と
する。ただし、この工程を用いる場合、このＳｉ3 Ｎ4
層２５の除去には、熱リン酸（＜１８０℃）を用いるこ
ととする。次に、図３（ｇ）に示すように、ＳｉＯ2 層
２６をＰＺＴ膜またはＰＬＺＴ膜２４と面一となるよう
に形成し、それらの上に上部電極２７を形成する。
の温度で熱処理を施した後、熱リン酸（＜１８０℃）を
用いてＳｉ3 Ｎ4 層２５を除去し、図３（ｆ）の形状と
する。ただし、この工程を用いる場合、このＳｉ3 Ｎ4
層２５の除去には、熱リン酸（＜１８０℃）を用いるこ
ととする。次に、図３（ｇ）に示すように、ＳｉＯ2 層
２６をＰＺＴ膜またはＰＬＺＴ膜２４と面一となるよう
に形成し、それらの上に上部電極２７を形成する。
【００２２】なお、本発明は、上記実施例に限定される
ものではなく、本発明の趣旨に基づいて種々変形するこ
とが可能であり、それらを本発明の範囲から排除するも
のではない。
ものではなく、本発明の趣旨に基づいて種々変形するこ
とが可能であり、それらを本発明の範囲から排除するも
のではない。
【００２３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、半導体素子の電荷蓄積部の誘電体絶縁膜にＰＺ
Ｔ膜あるいはＰＬＺＴ膜を用いる場合に、誘電率を高く
するための熱処理前に絶縁膜を形成するようにしたの
で、熱処理時にＰＺＴ膜あるいはＰＬＺＴ膜中から脱離
する鉛の量を低減することができ、欠陥の少ない誘電体
絶縁膜を形成することができる。
よれば、半導体素子の電荷蓄積部の誘電体絶縁膜にＰＺ
Ｔ膜あるいはＰＬＺＴ膜を用いる場合に、誘電率を高く
するための熱処理前に絶縁膜を形成するようにしたの
で、熱処理時にＰＺＴ膜あるいはＰＬＺＴ膜中から脱離
する鉛の量を低減することができ、欠陥の少ない誘電体
絶縁膜を形成することができる。
【００２４】前記絶縁膜としてはＳｉＯ2 層をＳｉＨ4
ガスまたはＴＥＯＳガスを用いたプラズマＣＶＤ法で４
００℃以下の温度で形成する。また、上記と同様にＳｉ
Ｏ2 層の代わりに、Ｓｉ3 Ｎ4 層をＳｉＨ4 ガス、ＮＨ
4 ガスを用いたプラズマＣＶＤ法で４００℃以下の温度
で形成することにより、より高品質の誘電体絶縁膜とし
てのＰＺＴ膜、ＰＬＺＴ膜の形成が可能である。
ガスまたはＴＥＯＳガスを用いたプラズマＣＶＤ法で４
００℃以下の温度で形成する。また、上記と同様にＳｉ
Ｏ2 層の代わりに、Ｓｉ3 Ｎ4 層をＳｉＨ4 ガス、ＮＨ
4 ガスを用いたプラズマＣＶＤ法で４００℃以下の温度
で形成することにより、より高品質の誘電体絶縁膜とし
てのＰＺＴ膜、ＰＬＺＴ膜の形成が可能である。
【図１】本発明の第１の実施例を示す半導体素子の電荷
蓄積部の誘電体絶縁膜の形成工程断面図である。
蓄積部の誘電体絶縁膜の形成工程断面図である。
【図２】本発明の第２の実施例を示す半導体素子の電荷
蓄積部の誘電体絶縁膜の形成工程断面図である。
蓄積部の誘電体絶縁膜の形成工程断面図である。
【図３】本発明の第３の実施例を示す半導体素子の電荷
蓄積部の誘電体絶縁膜の形成工程断面図である。
蓄積部の誘電体絶縁膜の形成工程断面図である。
【符号の説明】 １，１１，２１ Ｓｉ基板 ２，５，６，１２，１５，１６，２２，２６ ＳｉＯ
2 層 ３，１３，２３ 下部電極 ４，４Ａ，１４，１４Ａ，２４，２４Ａ ＰＺＴ膜ま
たはＰＬＺＴ膜 ７，１７，２７ 上部電極 ２５ Ｓｉ3 Ｎ4 層
2 層 ３，１３，２３ 下部電極 ４，４Ａ，１４，１４Ａ，２４，２４Ａ ＰＺＴ膜ま
たはＰＬＺＴ膜 ７，１７，２７ 上部電極 ２５ Ｓｉ3 Ｎ4 層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (2)
- 【請求項１】（ａ）電荷蓄積部の下部電極を形成する工
程と、（ｂ）該下部電極上にＰＺＴ膜またはＰＬＺＴ膜
を形成する工程と、（ｃ）プラズマＣＶＤ法により低温
で絶縁層を形成する工程と、（ｄ）その後、前記ＰＺＴ
膜またはＰＬＺＴ膜の誘電率を高めるための熱処理を行
う工程とを施すことを特徴とする半導体素子の電荷蓄積
部の誘電体絶縁膜の形成方法。 - 【請求項２】 前記低温は４００℃以下であり、前記絶
縁層はＳｉＯ2 又はＳｉ3 Ｎ4 である請求項１記載の半
導体素子の電荷蓄積部の誘電体絶縁膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5079927A JPH06291253A (ja) | 1993-04-07 | 1993-04-07 | 半導体素子の電荷蓄積部の誘電体絶縁膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5079927A JPH06291253A (ja) | 1993-04-07 | 1993-04-07 | 半導体素子の電荷蓄積部の誘電体絶縁膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291253A true JPH06291253A (ja) | 1994-10-18 |
Family
ID=13703950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5079927A Withdrawn JPH06291253A (ja) | 1993-04-07 | 1993-04-07 | 半導体素子の電荷蓄積部の誘電体絶縁膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291253A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116115A (ja) * | 1995-06-26 | 1997-05-02 | Hyundai Electron Ind Co Ltd | 半導体素子のキャパシター製造方法 |
| JP2002531943A (ja) * | 1998-11-30 | 2002-09-24 | アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ | 強誘電コンデンサの作成方法および基板上にｐｚｔ層を成長させる方法 |
| WO2002082526A1 (fr) * | 2001-04-03 | 2002-10-17 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
-
1993
- 1993-04-07 JP JP5079927A patent/JPH06291253A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116115A (ja) * | 1995-06-26 | 1997-05-02 | Hyundai Electron Ind Co Ltd | 半導体素子のキャパシター製造方法 |
| JP2002531943A (ja) * | 1998-11-30 | 2002-09-24 | アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ | 強誘電コンデンサの作成方法および基板上にｐｚｔ層を成長させる方法 |
| JP4772188B2 (ja) * | 1998-11-30 | 2011-09-14 | アイメック | 強誘電コンデンサの作成方法および基板上にｐｚｔ層を成長させる方法 |
| WO2002082526A1 (fr) * | 2001-04-03 | 2002-10-17 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
| US6872989B2 (en) | 2001-04-03 | 2005-03-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7022530B2 (en) | 2001-04-03 | 2006-04-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7170110B2 (en) | 2001-04-03 | 2007-01-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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