JP2000183289A - 誘電体素子の特性制御方法 - Google Patents
誘電体素子の特性制御方法Info
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- dielectric layer
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Abstract
(57)【要約】
【課題】基板上に誘電体層と導体層とを積層した構造を
有する誘電体素子において、誘電体層がとりうる膜厚が
一定の制限を受ける場合、誘電体層の膜厚をさほど大き
く変化させることなく、静電容量や絶縁性を制御する方
法を提供する。 【解決手段】基板上に積層された誘電体層と導体層とを
有する誘電体素子において、誘電体層を二種以上の異な
る比誘電率、および異なる絶縁性を有する誘電体材料か
らなる積層構造にし、該積層構造を構成する各層の膜厚
を調整することによって、所望の誘電体層全体として見
た静電容量、および所望の誘電体層全体として見た絶縁
性を得る。
有する誘電体素子において、誘電体層がとりうる膜厚が
一定の制限を受ける場合、誘電体層の膜厚をさほど大き
く変化させることなく、静電容量や絶縁性を制御する方
法を提供する。 【解決手段】基板上に積層された誘電体層と導体層とを
有する誘電体素子において、誘電体層を二種以上の異な
る比誘電率、および異なる絶縁性を有する誘電体材料か
らなる積層構造にし、該積層構造を構成する各層の膜厚
を調整することによって、所望の誘電体層全体として見
た静電容量、および所望の誘電体層全体として見た絶縁
性を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、誘電体素子の特性
制御方法に関するもので、特に、誘電体素子を構成する
誘電体層を二種以上の誘電体材料からなる積層構造にす
ることによって、誘電体層全体の静電容量、および、絶
縁性等を制御する方法に関するものである。
制御方法に関するもので、特に、誘電体素子を構成する
誘電体層を二種以上の誘電体材料からなる積層構造にす
ることによって、誘電体層全体の静電容量、および、絶
縁性等を制御する方法に関するものである。
【０００２】
【従来の技術】高周波伝送線路、高周波共振器、高周波
容量素子などの高周波デバイスを構成する誘電体素子に
は、デバイスの用途に応じた静電容量や絶縁性が要求さ
れる。一般的に誘電体素子には、ある程度の大きさの静
電容量と、良い絶縁性、すなわち低いリーク電流値が求
められる。基板上に誘電体層と導体層とを積層した構造
を有する、例えばＭＩＭキャパシタのような誘電体素子
では、リーク電流を低減するために、誘電体層に高絶縁
体層（バリア層）を積層する方法が多く用いられる。し
かし、高絶縁体層を積層すると誘電体素子全体の静電容
量も変化してしまうため、この手法では静電容量の制御
が困難となる。
容量素子などの高周波デバイスを構成する誘電体素子に
は、デバイスの用途に応じた静電容量や絶縁性が要求さ
れる。一般的に誘電体素子には、ある程度の大きさの静
電容量と、良い絶縁性、すなわち低いリーク電流値が求
められる。基板上に誘電体層と導体層とを積層した構造
を有する、例えばＭＩＭキャパシタのような誘電体素子
では、リーク電流を低減するために、誘電体層に高絶縁
体層（バリア層）を積層する方法が多く用いられる。し
かし、高絶縁体層を積層すると誘電体素子全体の静電容
量も変化してしまうため、この手法では静電容量の制御
が困難となる。
【０００３】そのため、高絶縁体層を積層することなく
リーク電流を低減し、所望の静電容量を得るために、誘
電体層として用いる誘電体材料の膜厚を調整することに
よって静電容量やリーク電流を制御する方法が取られて
いる。この手法を用いて、静電容量やリーク電流の値を
制御するためには、誘電体層が、比較的容易に薄膜化ま
たは厚膜化を行いうる（すなわち、膜厚の調整を容易に
行いうる）ものである必要がある。
リーク電流を低減し、所望の静電容量を得るために、誘
電体層として用いる誘電体材料の膜厚を調整することに
よって静電容量やリーク電流を制御する方法が取られて
いる。この手法を用いて、静電容量やリーク電流の値を
制御するためには、誘電体層が、比較的容易に薄膜化ま
たは厚膜化を行いうる（すなわち、膜厚の調整を容易に
行いうる）ものである必要がある。
【０００４】
【発明が解決しようとする課題】ところで、上記のよう
な基板上に誘電体層と導体層とを積層した構造を有する
誘電体素子を形成する場合、一般的に、配線の幅に対す
る高さの比、即ち、アスペクト比には限界がある。たと
えば、リフトオフ法により、ライン／スペースが２μｍ
のパターニングを行う場合では、レジストの感光性等の
問題から、アスペクト比は３程度が限界であり、誘電体
層と導体層の膜厚の合計が６μｍを超えることができな
い。一般に、導体層は、膜厚が厚いほど損失が少ないた
め、導体層は厚いほど良い。誘電体層と導体層の膜厚の
合計には上記のように制限があるため、損失を減らすた
めに導体層を厚く形成しようとすれば、その分誘電体層
は薄く形成せざるをえなくなる。一方、誘電体層は薄く
なるほど膜欠陥等の影響が顕著となり、ショート不良を
起こしやすくなる。したがって、誘電体層にはある程度
の膜厚が必要となる。
な基板上に誘電体層と導体層とを積層した構造を有する
誘電体素子を形成する場合、一般的に、配線の幅に対す
る高さの比、即ち、アスペクト比には限界がある。たと
えば、リフトオフ法により、ライン／スペースが２μｍ
のパターニングを行う場合では、レジストの感光性等の
問題から、アスペクト比は３程度が限界であり、誘電体
層と導体層の膜厚の合計が６μｍを超えることができな
い。一般に、導体層は、膜厚が厚いほど損失が少ないた
め、導体層は厚いほど良い。誘電体層と導体層の膜厚の
合計には上記のように制限があるため、損失を減らすた
めに導体層を厚く形成しようとすれば、その分誘電体層
は薄く形成せざるをえなくなる。一方、誘電体層は薄く
なるほど膜欠陥等の影響が顕著となり、ショート不良を
起こしやすくなる。したがって、誘電体層にはある程度
の膜厚が必要となる。
【０００５】以上のように、誘電体層がとりうる膜厚が
一定の制限を受ける場合、誘電体層の膜厚を調整するこ
とによって静電容量やリーク電流を制御する本手法を採
用することは困難である。
一定の制限を受ける場合、誘電体層の膜厚を調整するこ
とによって静電容量やリーク電流を制御する本手法を採
用することは困難である。
【０００６】
【課題を解決するための手段】この発明は、上述の技術
的課題を解決するため、次のような構成を備えることを
特徴とする。すなわち、本発明は、基板上に積層された
誘電体層と導体層とを有する誘電体素子の特性制御方法
において、誘電体層を二種以上の異なる比誘電率、およ
び、異なる絶縁性を有する誘電体材料からなる積層構造
にし、該積層構造を構成する各層の膜厚を調整すること
によって、所望の誘電体層全体として見た静電容量と所
望の誘電体層全体として見た絶縁性を得ることを特徴と
する。
的課題を解決するため、次のような構成を備えることを
特徴とする。すなわち、本発明は、基板上に積層された
誘電体層と導体層とを有する誘電体素子の特性制御方法
において、誘電体層を二種以上の異なる比誘電率、およ
び、異なる絶縁性を有する誘電体材料からなる積層構造
にし、該積層構造を構成する各層の膜厚を調整すること
によって、所望の誘電体層全体として見た静電容量と所
望の誘電体層全体として見た絶縁性を得ることを特徴と
する。
【０００７】これにより、異なる比誘電率、絶縁性を有
する複数の誘電体材料を積層し、それぞれの膜厚を調整
することによって、誘電体層全体の膜厚をさほど大きく
変化させることなく、静電容量およびリーク電流を制御
することが可能となる。また、高絶縁体層（バリア層）
を積層することなく、リーク電流の低減が図られるた
め、誘電体素子全体の静電容量が変化することもない。
する複数の誘電体材料を積層し、それぞれの膜厚を調整
することによって、誘電体層全体の膜厚をさほど大きく
変化させることなく、静電容量およびリーク電流を制御
することが可能となる。また、高絶縁体層（バリア層）
を積層することなく、リーク電流の低減が図られるた
め、誘電体素子全体の静電容量が変化することもない。
【０００８】さらに、本発明における誘電体層は、Ｃｅ
Ｏ2、Ｓｍ2Ｏ3、Ｄｙ2Ｏ3、Ｙ2Ｏ3、ＴｉＯ2、Ａｌ
2Ｏ3、ＭｇＯ、ＳｉＯ2、ＺｒＯ2、Ｔａ2Ｏ5のうちの少
なくとも１つからなることを特徴とする。これらの材料
は、室温蒸着でも低損失誘電体薄膜を成膜することがで
きるためである。
Ｏ2、Ｓｍ2Ｏ3、Ｄｙ2Ｏ3、Ｙ2Ｏ3、ＴｉＯ2、Ａｌ
2Ｏ3、ＭｇＯ、ＳｉＯ2、ＺｒＯ2、Ｔａ2Ｏ5のうちの少
なくとも１つからなることを特徴とする。これらの材料
は、室温蒸着でも低損失誘電体薄膜を成膜することがで
きるためである。
【０００９】
【発明の実施の形態】（実施例１） 本発明の一実施形
態の誘電体素子として、ＭＩＭキャパシタを形成し、そ
の静電容量を制御する場合を図１を用いて説明する。ま
ず、図１（ａ）（ｂ）に示すように、直径７．６２ｃｍ
のセラミック基板１上に膜厚が５μｍとなるようにフォ
トレジスト２ａを塗布し、フォトリソグラフィにより当
該フォトレジストをパターニングし、一辺が５０μｍの
開口部３を有するレジストパターン２を形成する。この
とき、リフトオフ可能な逆テーパー形状となるようにレ
ジストパターンのリソグラフィ条件を設定する。
態の誘電体素子として、ＭＩＭキャパシタを形成し、そ
の静電容量を制御する場合を図１を用いて説明する。ま
ず、図１（ａ）（ｂ）に示すように、直径７．６２ｃｍ
のセラミック基板１上に膜厚が５μｍとなるようにフォ
トレジスト２ａを塗布し、フォトリソグラフィにより当
該フォトレジストをパターニングし、一辺が５０μｍの
開口部３を有するレジストパターン２を形成する。この
とき、リフトオフ可能な逆テーパー形状となるようにレ
ジストパターンのリソグラフィ条件を設定する。
【００１０】ついで、図１（ｃ）に示すように、このレ
ジストパターン２の形成された基板１を蒸着装置の真空
蒸着槽内に納め、基板を加熱することなく、レジストパ
ターン２をマスクとして、接着層であるＴｉを５０ｎｍ
の膜厚に電子ビーム蒸着し、つづけてＣｕを３００ｎｍ
の膜厚に電子ビーム蒸着して下部の導体層（下部電極）
４を形成する。この時の基板温度は８０℃程度である。
ただし、Ｃｕの膜厚を厚くする場合には、基板温度が上
がってレジストパターンの耐熱性の限界（１５０℃）を
超えるので、この場合には基板ホルダーに流した冷却水
等によって基板を冷却し、基板温度を１５０℃以下に保
つ必要がある。
ジストパターン２の形成された基板１を蒸着装置の真空
蒸着槽内に納め、基板を加熱することなく、レジストパ
ターン２をマスクとして、接着層であるＴｉを５０ｎｍ
の膜厚に電子ビーム蒸着し、つづけてＣｕを３００ｎｍ
の膜厚に電子ビーム蒸着して下部の導体層（下部電極）
４を形成する。この時の基板温度は８０℃程度である。
ただし、Ｃｕの膜厚を厚くする場合には、基板温度が上
がってレジストパターンの耐熱性の限界（１５０℃）を
超えるので、この場合には基板ホルダーに流した冷却水
等によって基板を冷却し、基板温度を１５０℃以下に保
つ必要がある。
【００１１】こうして下部の導体層４が形成されると、
図１（ｄ）（ｅ）に示すように、基板１を大気に晒すこ
となく真空中に設置したまま（つまり、基板を真空蒸着
槽から取り出すことなく）、ひきつづきＡｌ2Ｏ3を電子
ビーム蒸着し、さらにＴｉＯ2を電子ビーム蒸着して、
Ａｌ2Ｏ3層５およびＴｉＯ2層６の誘電体材料からなる
誘電体層を形成する。ここで、Ａｌ2Ｏ3の比誘電率はε
ｒ＝９、リーク電流（印加電圧が１ＭＶ／ｃｍの場合）
は１Ｅ−７（Ａ／ｃｍ2）であり、ＴｉＯ2の比誘電率は
εｒ＝８６、リーク電流（印加電圧が１ＭＶ／ｃｍの場
合）は１Ｅ−３（Ａ／ｃｍ2）以上である。また、この
時の基板温度は８０℃程度である。ただし、Ａｌ2Ｏ3や
ＴｉＯ2の膜厚を厚くする場合には、基板温度が上がっ
てレジストパターンの耐熱性の限界（１５０℃）を超え
るので、この場合には基板ホルダーに流した冷却水等に
よって基板を冷却し、基板温度を１５０℃以下に保つ必
要がある。
図１（ｄ）（ｅ）に示すように、基板１を大気に晒すこ
となく真空中に設置したまま（つまり、基板を真空蒸着
槽から取り出すことなく）、ひきつづきＡｌ2Ｏ3を電子
ビーム蒸着し、さらにＴｉＯ2を電子ビーム蒸着して、
Ａｌ2Ｏ3層５およびＴｉＯ2層６の誘電体材料からなる
誘電体層を形成する。ここで、Ａｌ2Ｏ3の比誘電率はε
ｒ＝９、リーク電流（印加電圧が１ＭＶ／ｃｍの場合）
は１Ｅ−７（Ａ／ｃｍ2）であり、ＴｉＯ2の比誘電率は
εｒ＝８６、リーク電流（印加電圧が１ＭＶ／ｃｍの場
合）は１Ｅ−３（Ａ／ｃｍ2）以上である。また、この
時の基板温度は８０℃程度である。ただし、Ａｌ2Ｏ3や
ＴｉＯ2の膜厚を厚くする場合には、基板温度が上がっ
てレジストパターンの耐熱性の限界（１５０℃）を超え
るので、この場合には基板ホルダーに流した冷却水等に
よって基板を冷却し、基板温度を１５０℃以下に保つ必
要がある。
【００１２】同様に、図１（ｆ）に示すように、基板１
を大気に晒すことなく真空蒸着槽内に保ったままで、Ｔ
ｉＯ2層６の上にＣｕを３００ｎｍの膜厚に電子ビーム
蒸着して上部の導体層（上部電極）７を形成する。この
時の基板温度は８０℃程度である。ただし、Ｃｕの膜厚
を厚くする場合には、基板温度が上がってレジストパタ
ーンの耐熱性の限界（１５０℃）を超えるので、この場
合には基板ホルダーに流した冷却水等によって基板を冷
却し、基板温度を１５０℃以下に保つ必要がある。
を大気に晒すことなく真空蒸着槽内に保ったままで、Ｔ
ｉＯ2層６の上にＣｕを３００ｎｍの膜厚に電子ビーム
蒸着して上部の導体層（上部電極）７を形成する。この
時の基板温度は８０℃程度である。ただし、Ｃｕの膜厚
を厚くする場合には、基板温度が上がってレジストパタ
ーンの耐熱性の限界（１５０℃）を超えるので、この場
合には基板ホルダーに流した冷却水等によって基板を冷
却し、基板温度を１５０℃以下に保つ必要がある。
【００１３】この後、基板１を真空蒸着槽から取り出
し、基板１をアセトンに浸漬して超音波を印加する。こ
れにより、レジストパターン上に堆積した不要なＣｕ／
ＴｉＯ2／Ａｌ2Ｏ3／Ｃｕ／Ｔｉがレジストパターンと
ともにリフトオフ除去される。この結果、積層された誘
電体層（ＴｉＯ2／Ａｌ2Ｏ3）の上下両面に導体層を有
するＭＩＭキャパシタ８が完成する（図１（ｇ））。
し、基板１をアセトンに浸漬して超音波を印加する。こ
れにより、レジストパターン上に堆積した不要なＣｕ／
ＴｉＯ2／Ａｌ2Ｏ3／Ｃｕ／Ｔｉがレジストパターンと
ともにリフトオフ除去される。この結果、積層された誘
電体層（ＴｉＯ2／Ａｌ2Ｏ3）の上下両面に導体層を有
するＭＩＭキャパシタ８が完成する（図１（ｇ））。
【００１４】本実施例にしたがって、 ＴｉＯ2層をＸｎ
ｍ、Ａｌ2Ｏ3層を（２００−Ｘ）ｎｍ、すなわち、誘電
体層（ＴｉＯ2／Ａｌ2Ｏ3）の膜厚の合計を２００ｎｍ
とした試料を複数個形成し、その静電容量をそれぞれ測
定した。測定結果は、図２に示す。なお、電極面積は１
×１０-8ｍ2として測定した。
ｍ、Ａｌ2Ｏ3層を（２００−Ｘ）ｎｍ、すなわち、誘電
体層（ＴｉＯ2／Ａｌ2Ｏ3）の膜厚の合計を２００ｎｍ
とした試料を複数個形成し、その静電容量をそれぞれ測
定した。測定結果は、図２に示す。なお、電極面積は１
×１０-8ｍ2として測定した。
【００１５】図２に示すように、誘電体層全体の厚さを
一定に保ったまま、ＴｉＯ2層とＡｌ2Ｏ3層の厚さをそ
れぞれ変化させることによって、静電容量を変化させる
ことができた。このように、ＴｉＯ2層とＡｌ2Ｏ3層の
膜厚を適当な値に選択することによって、所望の静電容
量を有する誘電体層を得ることができる。
一定に保ったまま、ＴｉＯ2層とＡｌ2Ｏ3層の厚さをそ
れぞれ変化させることによって、静電容量を変化させる
ことができた。このように、ＴｉＯ2層とＡｌ2Ｏ3層の
膜厚を適当な値に選択することによって、所望の静電容
量を有する誘電体層を得ることができる。
【００１６】（実施例２） 本発明の別の一実施形態の
誘電体素子として、ＭＩＭキャパシタを形成し、そのリ
ーク電流、すなわち絶縁性を制御する場合を説明する。
誘電体素子として、ＭＩＭキャパシタを形成し、そのリ
ーク電流、すなわち絶縁性を制御する場合を説明する。
【００１７】実施例１のＭＩＭキャパシタの形成方法に
おいて、Ａｌ2Ｏ3の代わりにＹ2Ｏ3をＴｉＯ2の代わり
にＡｌ2Ｏ3を蒸着し、誘電体層を形成する。ここで、Ｙ
2Ｏ3の比誘電率はεｒ＝１０、リーク電流（印加電圧が
１ＭＶ／ｃｍの場合）は５Ｅ−５（Ａ／ｃｍ2）であ
り、Ａｌ2Ｏ3の比誘電率はεｒ＝９、リーク電流（印加
電圧が１ＭＶ／ｃｍの場合）は１Ｅ−７（Ａ／ｃｍ2）
である。他の工程は、実施例１の場合と同様に行う。
おいて、Ａｌ2Ｏ3の代わりにＹ2Ｏ3をＴｉＯ2の代わり
にＡｌ2Ｏ3を蒸着し、誘電体層を形成する。ここで、Ｙ
2Ｏ3の比誘電率はεｒ＝１０、リーク電流（印加電圧が
１ＭＶ／ｃｍの場合）は５Ｅ−５（Ａ／ｃｍ2）であ
り、Ａｌ2Ｏ3の比誘電率はεｒ＝９、リーク電流（印加
電圧が１ＭＶ／ｃｍの場合）は１Ｅ−７（Ａ／ｃｍ2）
である。他の工程は、実施例１の場合と同様に行う。
【００１８】本実施例にしたがって、Ａｌ2Ｏ3層をＹｎ
ｍ、Ｙ2Ｏ3層を（２００−Ｙ）ｎｍ、すなわち、誘電体
層（Ａｌ2Ｏ3／Ｙ2Ｏ3）の膜厚の合計を２００ｎｍとし
た試料を複数個形成し、そのリーク電流値を測定した。
測定結果を、図３に示す。なお、測定時の印加電圧は１
ＭＶ／ｃｍとした。
ｍ、Ｙ2Ｏ3層を（２００−Ｙ）ｎｍ、すなわち、誘電体
層（Ａｌ2Ｏ3／Ｙ2Ｏ3）の膜厚の合計を２００ｎｍとし
た試料を複数個形成し、そのリーク電流値を測定した。
測定結果を、図３に示す。なお、測定時の印加電圧は１
ＭＶ／ｃｍとした。
【００１９】図３に示すように、誘電体層全体の厚さを
一定に保ったまま、Ａｌ2Ｏ3層とＹ2Ｏ3層の厚さをそれ
ぞれ変化させることによって、リーク電流値を変化させ
ることができた。このように、Ａｌ2Ｏ3層とＹ2Ｏ3層の
膜厚を適当な値に選択することによって、所望のリーク
電流値を有する誘電体層を得ることができる。また、高
絶縁体層を積層することなく、リーク電流の低減が図ら
れるため、誘電体素子の静電容量の制御が困難となるこ
ともない。
一定に保ったまま、Ａｌ2Ｏ3層とＹ2Ｏ3層の厚さをそれ
ぞれ変化させることによって、リーク電流値を変化させ
ることができた。このように、Ａｌ2Ｏ3層とＹ2Ｏ3層の
膜厚を適当な値に選択することによって、所望のリーク
電流値を有する誘電体層を得ることができる。また、高
絶縁体層を積層することなく、リーク電流の低減が図ら
れるため、誘電体素子の静電容量の制御が困難となるこ
ともない。
【００２０】以上の実施例において、誘電体薄膜は電子
ビーム蒸着で形成したが、抵抗加熱蒸着や高周波誘導加
熱蒸着によっても形成することができる。また、このよ
うな蒸着法に限られず、スパッタリング法やプラズマＣ
ＶＤ法等を用いて誘電体薄膜を形成してもよい。
ビーム蒸着で形成したが、抵抗加熱蒸着や高周波誘導加
熱蒸着によっても形成することができる。また、このよ
うな蒸着法に限られず、スパッタリング法やプラズマＣ
ＶＤ法等を用いて誘電体薄膜を形成してもよい。
【００２１】また、以上の実施例において、誘電体材料
としてはＴｉＯ2、Ａｌ2Ｏ3、および、Ｙ2Ｏ3を用いた
が、これらの材料は、室温蒸着でも低損失誘電体薄膜を
形成することができるためである。なお、誘電体層は２
層の場合に限らず、３層以上であってもよい。また、室
温蒸着でも低損失誘電体薄膜を成膜することができる材
料としては、ＴｉＯ2、Ａｌ2Ｏ3、Ｙ2Ｏ3以外にＣｅ
Ｏ2、Ｓｍ2Ｏ3、Ｄｙ2Ｏ3、ＭｇＯ、ＳｉＯ2、Ｚｒ
Ｏ2、Ｔａ2Ｏ5等が挙げられる。さらに本発明は、蒸着
法だけでなくスパッタリング法やプラズマＣＶＤ法を用
いて誘電体薄膜を形成する場合にも適用できるため、誘
電体材料は上記列挙のものに限ることなく、酸化物、窒
化物、弗化物の一般的な誘電体材料から選ぶことができ
る。
としてはＴｉＯ2、Ａｌ2Ｏ3、および、Ｙ2Ｏ3を用いた
が、これらの材料は、室温蒸着でも低損失誘電体薄膜を
形成することができるためである。なお、誘電体層は２
層の場合に限らず、３層以上であってもよい。また、室
温蒸着でも低損失誘電体薄膜を成膜することができる材
料としては、ＴｉＯ2、Ａｌ2Ｏ3、Ｙ2Ｏ3以外にＣｅ
Ｏ2、Ｓｍ2Ｏ3、Ｄｙ2Ｏ3、ＭｇＯ、ＳｉＯ2、Ｚｒ
Ｏ2、Ｔａ2Ｏ5等が挙げられる。さらに本発明は、蒸着
法だけでなくスパッタリング法やプラズマＣＶＤ法を用
いて誘電体薄膜を形成する場合にも適用できるため、誘
電体材料は上記列挙のものに限ることなく、酸化物、窒
化物、弗化物の一般的な誘電体材料から選ぶことができ
る。
【００２２】また、以上の実施例においては、ＭＩＭキ
ャパシタを形成する場合を示したが、これらの実施例
は、高周波伝送線路や高周波共振器等を形成する場合に
ついても適用できる。さらに、これらの実施例は、微細
な多層電極構造等を形成する場合に、特に有利に適用で
きる。
ャパシタを形成する場合を示したが、これらの実施例
は、高周波伝送線路や高周波共振器等を形成する場合に
ついても適用できる。さらに、これらの実施例は、微細
な多層電極構造等を形成する場合に、特に有利に適用で
きる。
【００２３】
【発明の効果】本発明は、異なる比誘電率、絶縁性を有
する複数の誘電体材料を積層し、それぞれの膜厚を変化
させることによって、誘電体層全体の膜厚をさほど大き
く変化させることなく、誘電体層全体として見た静電容
量および誘電体層全体として見た絶縁性を制御すること
を可能とする。また、高絶縁体層（バリア層）を積層す
ることなく、リーク電流の低減を図ることができるた
め、誘電体素子の静電容量の制御が困難となることもな
い。
する複数の誘電体材料を積層し、それぞれの膜厚を変化
させることによって、誘電体層全体の膜厚をさほど大き
く変化させることなく、誘電体層全体として見た静電容
量および誘電体層全体として見た絶縁性を制御すること
を可能とする。また、高絶縁体層（バリア層）を積層す
ることなく、リーク電流の低減を図ることができるた
め、誘電体素子の静電容量の制御が困難となることもな
い。
【００２４】このように、本発明においては、誘電体層
全体の膜厚をさほど大きく変化させることなく静電容量
や絶縁性を制御することができる。したがって、本発明
は、微細な多層電極構造を形成する場合等のように、誘
電体層の膜厚に制限が生じる場合に特に有利に適用する
ことができる。
全体の膜厚をさほど大きく変化させることなく静電容量
や絶縁性を制御することができる。したがって、本発明
は、微細な多層電極構造を形成する場合等のように、誘
電体層の膜厚に制限が生じる場合に特に有利に適用する
ことができる。
【図１】（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）（ｇ）
は、本発明の一実施形態による誘電体素子の形成方法を
示す断面図である。
は、本発明の一実施形態による誘電体素子の形成方法を
示す断面図である。
【図２】誘電体素子の静電容量特性を示す図である。
【図３】誘電体素子のリーク電流特性を示す図である。
１ 基板 ２ レジストパターン ４ 導体層 ５ 誘電体層 ６ 誘電体層 ７ 導体層
Claims (7)
- 【請求項１】基板上に積層された誘電体層と導体層とを
有する誘電体素子の特性制御方法において、誘電体層を
二種以上の異なる比誘電率を有する誘電体材料からなる
積層構造にし、該積層構造を構成する各層の膜厚を調整
することによって、所望の誘電体層全体として見た静電
容量を得ることを特徴とする、誘電体素子の特性制御方
法。 - 【請求項２】前記誘電体層全体の膜厚が所望の値となる
ように、前記積層構造を構成する各層の膜厚を調整する
ことを特徴とする、請求項１記載の誘電体素子の特性制
御方法。 - 【請求項３】基板上に積層された誘電体層と導体層とを
有する誘電体素子の特性制御方法において、誘電体層を
二種以上の異なる絶縁性を有する誘電体材料からなる積
層構造にし、該積層構造を構成する各層の膜厚を調整す
ることによって、所望の誘電体層全体として見た絶縁性
を得ることを特徴とする、誘電体素子の特性制御方法。 - 【請求項４】前記誘電体層全体の膜厚が所望の値となる
ように、前記積層構造を構成する各層の膜厚を調整する
ことを特徴とする、請求項３記載の誘電体素子の特性制
御方法。 - 【請求項５】基板上に積層された誘電体層と導体層とを
有する誘電体素子の特性制御方法において、誘電体層を
二種以上の異なる比誘電率、および、異なる絶縁性を有
する誘電体材料からなる積層構造にし、該積層構造を構
成する各層の膜厚を調整することによって、所望の誘電
体層全体として見た静電容量と所望の誘電体層全体とし
て見た絶縁性を得ることを特徴とする、誘電体素子の特
性制御方法。 - 【請求項６】前記誘電体層全体の膜厚が所望の値となる
ように、前記積層構造を構成する各層の膜厚を調整する
ことを特徴とする、請求項５記載の誘電体素子の特性制
御方法。 - 【請求項７】前記誘電体層は、ＣｅＯ2、Ｓｍ2Ｏ3、Ｄ
ｙ2Ｏ3、Ｙ2Ｏ3、ＴｉＯ2、Ａｌ2Ｏ3、ＭｇＯ、Ｓｉ
Ｏ2、ＺｒＯ2、Ｔａ2Ｏ5のうちの少なくとも１つからな
ることを特徴とする、請求項１ないし６に記載の誘電体
素子の特性制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36097698A JP2000183289A (ja) | 1998-12-18 | 1998-12-18 | 誘電体素子の特性制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36097698A JP2000183289A (ja) | 1998-12-18 | 1998-12-18 | 誘電体素子の特性制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183289A true JP2000183289A (ja) | 2000-06-30 |
Family
ID=18471679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36097698A Pending JP2000183289A (ja) | 1998-12-18 | 1998-12-18 | 誘電体素子の特性制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183289A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1182696A2 (en) * | 2000-08-25 | 2002-02-27 | Alps Electric Co., Ltd. | Temperature compensating thinfilm capacitor |
| US6891218B2 (en) | 2003-02-28 | 2005-05-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing same |
| US6982472B2 (en) | 2003-02-28 | 2006-01-03 | Kabushiki Kaisha Toshiba | Semiconductor device and capacitor |
-
1998
- 1998-12-18 JP JP36097698A patent/JP2000183289A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1182696A2 (en) * | 2000-08-25 | 2002-02-27 | Alps Electric Co., Ltd. | Temperature compensating thinfilm capacitor |
| EP1182696A3 (en) * | 2000-08-25 | 2005-05-25 | Alps Electric Co., Ltd. | Temperature compensating thinfilm capacitor |
| US6891218B2 (en) | 2003-02-28 | 2005-05-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing same |
| US6982472B2 (en) | 2003-02-28 | 2006-01-03 | Kabushiki Kaisha Toshiba | Semiconductor device and capacitor |
| US7202126B2 (en) | 2003-02-28 | 2007-04-10 | Kabushiki Käisha Toshiba | Semiconductor device and method of manufacturing same |
| CN100379000C (zh) * | 2003-02-28 | 2008-04-02 | 株式会社东芝 | 半导体器件及其制造方法 |
| CN100378999C (zh) * | 2003-02-28 | 2008-04-02 | 株式会社东芝 | 半导体器件及其制造方法 |
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