JP4907266B2

JP4907266B2 - チューナブルキャパシタ

Info

Publication number: JP4907266B2
Application number: JP2006229856A
Authority: JP
Inventors: 誉志紀岩崎; 謙一太田
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2006-08-25
Filing date: 2006-08-25
Publication date: 2012-03-28
Anticipated expiration: 2026-08-25
Also published as: JP2008053563A

Description

本発明は、印加電圧によって容量が変化するチューナブルキャパシタに関し、マイクロ波帯（特にミリ波帯）などの高周波帯域における回路素子として好適なチューナブルキャパシタに関する。

チューナブルキャパシタは、印加する電圧を変化させるとその容量が変化するコンデンサである。図５(A)には特性例が示されており、印加電圧をＶａからＶｂまで変化させると、キャパシタ容量がＣａからＣｂまで変化する。このようなチューナブルキャパシタとしては、印加電圧の変化に対し、制御できる容量の幅が大きい高チューナビリディのものが好ましい。ところが、高チューナビリティの特性が得られる材料は一般的に誘電率が高く、結果的にキャパシタの容量は大きくなり、インピーダンスは逆に小さくなる。

一方、キャパシタのインピーダンスは、周波数に反比例するため、周波数が高くなるほど小さくなってしまう。このため、周波数が高いマイクロ波などの高周波帯域では、所望のインピーダンスを得るため、キャパシタの容量は小さいほうがよい。

すなわち、高周波帯域で使用されるチューナブルキャパシタにおいては、高チューナビリティを得ようとするとインピーダンスが低くなってしまい、逆に、所望のインピーダンスを得ようとすると、チューナビリティが低下してしまう。このような点から、キャパシタの容量を抑制しつつ、誘電率の高い材料を用いて高チューナビリティを確保する技術が求められている。

キャパシタの容量を抑制する方法としては、キャパシタサイズ（面積）を小さくするなどの方法が考えられるが、微細加工の点において技術的に難易度が上昇する。これに対し、下記非特許文献１には、図５(B)〜(D)に示すように高誘電率材料と低誘電率材料を複合使用するようにした手法が開示されている。同図(B)は、低誘電率材料ないし高誘電率材料のいずれか一方の層９００と他方の層９０２を交互に積層して複合化した例である。同図(C)は、低誘電率材料ないし高誘電率材料のいずれか一方の材料９１０の中に、他方の材料９１２をカラム状（柱状）に形成して複合化した例である。同図(D)は、低誘電率材料ないし高誘電率材料のいずれか一方の材料９２０の中に、他方の球状の材料９２２を埋め込んで複合化した例である。
Journal of the European Ceramic Society 23(2003)2381-2386,「Can the addition of a dielectric improve the figure of merit of a tunable material?」K.F.Astafiev et al.

しかしながら、前記背景技術では、次のような不都合がある。まず、図５(B)の複合化モデルの場合、その等価回路は同図(E)に示すように、高誘電率材料によるキャパシタ容量Ｃ_Hと、低誘電率材料によるキャパシタ容量Ｃ_Lの直列接続となる。ここで、Ｃ_H≫Ｃ_Lの場合、キャパシタとしての全容量は、Ｃ_HＣ_L／（Ｃ_H＋Ｃ_L）≒Ｃ_Lとなり、せっかく設けた高誘電率材料によるキャパシタ容量Ｃ_Hによるチューナビリティが活かされなくなってしまう。次に、同図(C)の複合化モデルの場合、その等価回路は同図(F)に示すように、高誘電率材料によるキャパシタ容量Ｃ_Hと、低誘電率材料によるキャパシタ容量Ｃ_Lの並列接続となる。従って、Ｃ_H≫Ｃ_Lの場合、キャパシタとしての全容量は、Ｃ_H＋Ｃ_L≒Ｃ_Hとなり、チューナビリティとしては好ましい結果が得られる。しかしながら、材料９１２によるカラムを形成するには、結局微細な加工が必要となり、上述した微細加工における技術的難易度は緩和されない。次に、同図(D)の複合化モデルの場合、等価回路的には同図(E)のようになる。このため、前記(B)の複合化モデルと同様の不都合が生ずる。

本発明は、以上の点に着目したもので、微細加工の困難性を回避しつつ、容量の抑制を図り、更には良好なチューナビリティを確保することを、その目的とする。

前記目的を達成するため、本発明は、下面電極と上面電極との間に第１の誘電体層が形成されており、前記両電極に対する印加電圧によって前記両電極間の容量が変化するチューナブルキャパシタであって、前記第１の誘電体層と前記上面電極との間において、前記第１の誘電体層よりも低い誘電率の第２の誘電体層を、前記第１の誘電体層の主面の一部を覆うように形成するとともに、前記上面電極と、前記第１の誘電体層の主面の露出部分及び前記第２の誘電体層との間に、前記第２の誘電体層よりも高い誘電率の第３の誘電体層を形成したことを特徴とする。

主要な形態の一つは、前記第２の誘電体層を、前記第１の誘電体層の主面上で多数に分割形成したことを特徴とする。他の形態の一つは、前記第２の誘電体層を、誘電体粒子を含有する有機物を被覆するコーティング工程，該コーティング工程によって形成された被覆に対して熱処理を施すアニール工程，によって形成したことを特徴とする。本発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面から明瞭になろう。

本発明によれば、第１の誘電体層よりも低い誘電率の第２の誘電体層を、第１の誘電体層の主面の一部を覆うように形成することで、微細加工の困難性を回避しつつ、容量の抑制を図り、良好なチューナビリティを確保することができる。また、前記第２の誘電体層を形成した後に、前記第２の誘電体層よりも高い誘電率の第３の誘電体層を形成し、その後に上面電極を形成することで、上面電極と誘電体界面の平坦性が高まり、電界集中によるリーク電流の増大を抑えることができる。

以下、本発明を実施するための最良の形態を、実施例に基づいて詳細に説明する。

最初に、図１〜図２を参照しながら本発明の実施例１を説明する。図１(A)には、本実施例のチューナブルキャパシタ１０の積層構造が示されている。本実施例では、キャパシタ１０は、基板１２上に薄膜形成される。基板１２としては、例えばＳｉウエハ１２Ａ上にＳｉＯ₂膜１２Ｂが形成されたものが用いられる。基板１２の主面上には、まずＰｔによる下面電極１４が、スパッタリングにより形成される。次に、下面電極１４上にＢＳＴ（Ｂａ_0.5Ｓｒ_0.5ＴｉＯ₃）による高誘電率層（高誘電率材料による誘電体層）１６が、スパッタリングにより形成される。次に、高誘電率層１６の主面上に、ＳｉＯ₂ナノドットによる低誘電率層（低誘電率の誘電体層）１８が形成される。なお、便宜上「層」と表現するが、低誘電率層１８が高誘電体層１６の主面をすべて覆っているわけではない。

低誘電率層１８は、例えば、(1)ＳｉＯ₂粒子を含有する有機物溶媒を高誘電率層１６の主面上にスピンコートし、その後加熱脱媒処理を施す，(2)Ｓｉ含有有機樹脂を高誘電率層１６の主面上に分散させ、その後に酸素雰囲気下でアニール処理を施す，などの方法で形成することができる。この低誘電率層１８の表面及び前記高誘電率層１６の表面露出部分上には、Ｐｔによる上面電極２０が、スパッタリングにより形成される。

電極１４，２０の間に挟まれた誘電体部分を取り出して示すと、図１(B)に示すように、高誘電率材料の主面上に低誘電率材料が点在したようになる。すなわち、上面電極２０側から見ると、高誘電率層１６が電極間に挟まれた領域と、高誘電率層１６及び低誘電率層１８が電極間に挟まれた領域とが存在する構造となる。これを等価回路として示すと、図１(C)のように、高誘電率層１６による容量Ｃ_HA及び低誘電率層１８による容量Ｃ_LAの直列接続に、高誘電率層１６による容量Ｃ_HBを並列接続した回路となる。Ｃ_HA，Ｃ_LAの直列接続部分の容量は、図５(E)に示したようにＣ_HAＣ_LA／（Ｃ_HA＋Ｃ_LA）≒Ｃ_LAであることから、電極１４，２０間の全容量は、Ｃ≒Ｃ_HB＋Ｃ_LAとなる。従って、低誘電率層１８の占有面積を調節することにより、容量の増加を抑制しつつ、チューナビリティを確保することができる。しかも、高誘電率層１６に対する低誘電率層１８の形成面積を調整するのみであるから、微細加工の困難性も回避することができる。

図２(A)には、本実施例について試作したサンプルのＳＥＭ像が示されている。このサンプルは、１２０ｎｍのＢＳＴ薄膜による高誘電率層１６の上に、Ｓｉ含有有機樹脂を分散させた後に酸素雰囲気下でアニール処理を施すことにより、アモルファスＳｉＯ₂ナノドットによる低誘電率層１８を形成している。ナノドットは、例えば、幅２０ｎｍ，厚さ１０ｎｍ程度であり、かつ、これらのナノドットの形成に微細加工は必要ない。

図２(A)に示したサンプルについて、チューナブル特性の理論値を電磁界シミュレーションにより算出すると、図２(B)に示すような結果が得られた。印加する容量制御電界が０Ｖのときの高誘電率層１６の誘電率は６００であるが、容量制御電界を数十ＭＶ／ｍとすると、誘電率は２００となる。この様子をグラフで示すと、図２(C)に示すようになる。

次に、低誘電率層１８がない場合とある場合について、それぞれ容量を計算した。まず、低誘電率層１８がないときは、容量制御電界を０→数十ＭＶ／ｍとしたとき、容量が１０３．４ｆＦから３４．６ｆＦに変化し、容量減少率（チューナビリティ）は６６．５％であった。これに対し、低誘電率層１８を設けたときは、容量が９３．８ｆＦから３１．５ｆＦに変化し、容量減少率は６６．４％であり、ほぼ同等のチューナビリティが得られている。一方、容量の大きさを比較すると、容量制御電界が０Ｖのとき、低誘電率層１８がない場合は１０３．４ｆＦ，ある場合は９３．８ｆＦで、ある場合のほうが、ない場合よりも容量が９．３％小さくなっている。容量制御電界が数十ＭＶ／ｍの場合も同様である。このように、高誘電率層１６の主面上において低誘電率層１８が占める面積を増大させることにより、チューナビリティをほぼ同等に保ったまま、総容量値を低下させることが可能である。

以上のように、本実施例によれば、高誘電率層１６上に通常のマイクロメーターオーダーの加工技術を用いて低誘電率層１８を形成することにより、良好なチューナビリティを維持しつつ容量の抑制を図ることができる。

次に、図３を参照しながら本発明の実施例２について説明する。なお、上述した実施例１と同様ないし対応する構成には、同一の符号を用いる。図３(A)には、本実施例のチューナブルキャパシタ１０の積層構造が示されている。本実施例では、高誘電率層１６の表面の一部に、ＳｉＯ₂による低誘電率層５０が形成される。前記実施例では、低誘電率層１８が多数の島（ランド）によって分割形成されているが、本実施例では一つの島として低誘電率層５０が形成されている。

低誘電率層５０は、例えば、スパッタリング法によりＳｉＯ₂絶縁膜等によって形成することができる。この低誘電率層５０の表面上及び前記高誘電率層１６の表面露出部分上には、Ｐｔによる上面電極２０が、スパッタリングにより形成される。

電極１４，２０の間に挟まれた誘電体部分を取り出して示すと、図３(B)に示すように、高誘電率材料の一部が低誘電率材料で覆われたようになる。すなわち、高誘電率層１６が電極間に挟まれた領域ＤＡと、高誘電率層１６及び低誘電率層５０が電極間に挟まれた領域ＤＢとが存在する構造となる。これを等価回路として示すと、上述した図１(C)のようになる。従って、本実施例においても、低誘電率層５０の面積を調節することにより、容量の増加を抑制しつつ、チューナビリティを確保することができる。しかも、高誘電率層１６に対する低誘電率層５０の形成面積を調整するのみであるから、微細加工の困難性も回避することができる。

次に、図４を参照しながら、本発明の実施例３について説明する。図４(A)は、前記図１(A)に示した低誘電率層１８上に高誘電率層６０を形成し、その上に上面電極２０を形成している。図４(B)は、前記図３(A)に示した低誘電率層５０上に高誘電率層６０を形成し、その上に上面電極２０を形成している。なお、高誘電率層６０は、下部の高誘電率層１６と同一の誘電率であってもよいし、異なる誘電率であってもよい。しかし、異種誘電体界面に形成される界面分極成分の除去などの観点から同一の材料を用いるようにすると好都合である。本実施例のように、低誘電率層を形成した後に高誘電率層を形成し、その後に上面電極を形成すると、上面電極２０のＰｔと誘電体界面の平坦性が高まり、電界集中によるリーク電流の増大を抑えることができるという利点がある。

なお、本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることができる。例えば、以下のものも含まれる。
(1)前記実施例に示した材料，形状，寸法は一例であり、同様の効果を奏するように適宜変更可能である。例えば、前記実施例では、Ｓｉ基板を使用したが、サファイア単結晶（Ａｌ₂Ｏ₃），ランタンストロンチウムアルミニウムタンタレート単結晶（{ＬａＡｌＯ₃}_0.3−{ＳｒＡｌ_0.5Ｔａ_0.5Ｏ₃}_0.7［略号ＬＳＡＴ］），ランタンアルミネート単結晶（ＬａＡｌＯ₃），マグネシア単結晶（ＭｇＯ），ガラスなどを用いてもよい。また、前記実施例では電極材料としてＰｔを用いたが、例えばＡｕを蒸着ないしスパッタリングで形成したものでもよい。更に、前記実施例では、高誘電率層をスパッタリングで形成したが、他にＰＬＤ（Pulse Laser Deposition）法などで形成するようにしてもよい。

(2)前記実施例では、低誘電率層を島状（実施例１）ないし膜状（実施例２）に形成したが、電極側から見たときに、高誘電体層が見える領域と低誘電体層が見える領域があれば、ストライプ状や格子状など、どのような形状に低誘電体層を形成してもよい。

本発明によれば、微細加工の困難性を回避しつつ、容量が抑制された良好なチューナビリティのキャパシタを得ることができ、マイクロ波，特にミリ波帯における通信機器などに好適である。

本発明の実施例１を示す図である。(A)は主要断面図，(B)は(A)の誘電体部分を取り出して示す斜視図，(C)は等価回路図である。前記実施例１を示す図である。(A)はサンプルのＳＥＭ像を示す図，(B)はシミュレーション結果を示す図，(C)はシミュレーション結果のチューナビリティを示すグラフである。本発明の実施例２を示す図である。(A)は主要断面図，(B)は(A)の誘電体部分を取り出して示す斜視図である。本発明の実施例３を示す主要断面図である。チューナビリティの説明と背景技術を示す図である。

符号の説明

１０：チューナブルキャパシタ
１２：基板
１２Ａ：ウエハ
１２Ｂ：膜
１４：下面電極
１６：高誘電率層
１８：低誘電率層
２０：上面電極
５０：低誘電率層
６０：高誘電率層

Claims

下面電極と上面電極との間に第１の誘電体層が形成されており、前記両電極に対する印加電圧によって前記両電極間の容量が変化するチューナブルキャパシタであって、
前記第１の誘電体層と前記上面電極との間において、前記第１の誘電体層よりも低い誘電率の第２の誘電体層を、前記第１の誘電体層の主面の一部を覆うように形成するとともに、
前記上面電極と、前記第１の誘電体層の主面の露出部分及び前記第２の誘電体層との間に、前記第２の誘電体層よりも高い誘電率の第３の誘電体層を形成したことを特徴とするチューナブルキャパシタ。
前記第２の誘電体層を、前記第１の誘電体層の主面上で多数に分割形成したことを特徴とする請求項１記載のチューナブルキャパシタ。
前記第２の誘電体層を、
誘電体粒子を含有する有機物を被覆するコーティング工程，
該コーティング工程によって形成された被覆に対して熱処理を施すアニール工程，
によって形成したことを特徴とする請求項１又は２に記載のチューナブルキャパシタ。