JP4966490B2 - 半導体装置の製造方法 - Google Patents
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そこで、例えば、上記高誘電体膜はシリコン基板の熱酸化により形成したSiO2膜に比べて膜中の不純物あるいは欠陥が多いため、それ等を低減させるべくその成膜後に適宜な熱処理(以下、PDA;Post Deposition Annealingという)が施される(例えば、非特許文献1参照)。また、上記シリコン基板と高誘電体膜の界面には界面準位が非常に多くなり電荷の表面移動度が低下する。それを防止するために、通常では、シリコン基板と高誘電体膜との間に、例えば1nm以下の極薄の酸化シリコン膜あるいは酸窒化シリコン膜が界面層として介挿される。そして、上記ゲート電極あるいはキャパシタ電極を構成する例えばシリコンを含む半導体膜あるいは導電体膜と、例えば上記Hf系高誘電体膜材料から成る高誘電体膜との固相反応あるいは化学反応により起ってくる、高誘電体膜中の(負)電荷生成あるいはSiO生成を防止するために、高誘電体膜表面に極薄の窒化シリコン層(以下、キャップ層ともいう)を形成することがなされる(例えば、非特許文献2参照)。
Extended Abstract International Workshop on Gate Insulator,2003,p.150 2004 Symposium on VLSI Technology Digest of Technical Papers,p.210
キャップ層18表面にシリコン膜20を堆積させる。このシリコン成膜には、熱CVD法である減圧式CVD(LPCVD:Low Pressure Chemical Vapor Deposition)法を用い、その反応ガスとしてモノシラン(SiH4)ガスあるいはその窒素希釈ガスを用いる。そして、例えば、成膜温度が550℃〜600℃、成膜圧力が2Pa程度の条件で成膜し、膜厚が例えば150nm程度の多結晶シリコン膜あるいは無定形シリコン膜を形成する(図2(b))。ここで、シリコン膜20の成膜では、熱触媒分解式CVD(Cat−CVD)やプラズマCVD等の成膜方法を用いることもできる。
通常では、上記モノシランガス、あるいはジシランガスのようなシリコン(Si)化合物ガスを原料ガスとしたCVD法によるシリコン膜の成膜においては、中間生成物であるSiH2等がその被成膜表面で熱分解し、中間生成物であるSi活性種の解離吸着と水素の発生が起る。ここで、被成膜表面が高誘電体膜の場合には、特に上記膜上にシリコン膜が成長を始める初期段階において、上記シリコン成膜において高誘電体膜表面で活性状態になったSi活性種等の中間生成物あるいはこの発生した水素が高誘電体膜表面を還元したその内部に多量に侵入するようになる。そして、このような多量の水素が上述したPBTIの不良モードを増大させるようになる。また、その表面で活性な状態になった上記解離吸着のSiが膜中の酸素と反応し、上記膜よりも比誘電率の小さいSiOxを含む低誘電率層を形成したりする。
しかし、上記キャップ層18が高誘電体膜16表面を予め保護しているために、上記水素の侵入および低誘電率層の形成は大きく抑制されるようになる。
引き続いて、公知のイオン注入技術を用いてpウェル層13表面にn導電型不純物を導入後、活性化のための熱処理(例えば、850〜900℃)を施すことでn型ソ−ス・ドレイン拡散層26を形成する。同様に、公知のイオン注入技術を用いてnウェル層14表面にp導電型不純物を導入後、活性化のための熱処理(850℃程度)を施すことでp型ソ−ス・ドレイン拡散層27を形成する(図3(a))。
12 素子分離領域
13 pウェル層
14 nウェル層
15 界面層
16 高誘電体膜
17,19 希釈酸素ガス
18 キャップ層
20 シリコン膜
21 ゲートシリコン層21
22 n型エクステンション層
23 p型エクステンション層
24 側壁絶縁膜
25 高誘電体ゲート絶縁膜
26 n型ソース・ドレイン拡散層
27 p型ソース・ドレイン拡散層
28 シリサイド層
29 ゲート電極
Claims (5)
- 半導体基板上に高誘電体膜を形成する工程と、
前記高誘電体膜に対して酸化性雰囲気中の第1の熱処理を施す工程と、
前記第1の熱処理後に、前記高誘電体膜表面に窒化シリコン層を形成する工程と、
前記窒化シリコン層を形成する工程の次に、前記窒化シリコン層により被覆された前記高誘電体膜および前記窒化シリコン層に対して第2の熱処理を施す工程と、
前記窒化シリコン層上にシリコン含有の半導体膜もしくは導電体膜を形成する工程と、
を有し、前記第1の熱処理および第2の熱処理は、希釈酸素ガス、NO2とNOのいずれかの雰囲気中で行い、
前記高誘電体膜および窒化シリコン層は、MISFETのゲート絶縁膜あるいはMISキャパシタの容量絶縁膜を構成することを特徴とする半導体装置の製造方法。 - 前記高誘電体膜がハフニウム(Hf)と酸素(O)の化学結合を有した絶縁膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記高誘電体膜がHfAl1−ySiyOxの化学式(x、yは、0<x、0≦y≦1を満たす実数)で表される高誘電体膜材料で成ることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記窒化シリコン層は原子層気相成長法により形成することを特徴とする請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
- 前記第1と第2の熱処理工程の熱処理は、高速昇温アニールであることを特徴とする請求項1〜4のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004330182A JP4966490B2 (ja) | 2004-11-15 | 2004-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004330182A JP4966490B2 (ja) | 2004-11-15 | 2004-11-15 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
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JP2006140374A JP2006140374A (ja) | 2006-06-01 |
JP4966490B2 true JP4966490B2 (ja) | 2012-07-04 |
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ID=36620972
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JP2004330182A Active JP4966490B2 (ja) | 2004-11-15 | 2004-11-15 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4966490B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014192493A (ja) | 2013-03-28 | 2014-10-06 | Toyoda Gosei Co Ltd | 半導体装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5972804A (en) * | 1997-08-05 | 1999-10-26 | Motorola, Inc. | Process for forming a semiconductor device |
CN100442454C (zh) * | 2000-09-19 | 2008-12-10 | 马特森技术公司 | 形成介电薄膜的方法 |
JP3773448B2 (ja) * | 2001-06-21 | 2006-05-10 | 松下電器産業株式会社 | 半導体装置 |
JP2003273348A (ja) * | 2002-03-08 | 2003-09-26 | Promos Technologies Inc | 半導体装置における拡散障壁層の形成方法、半導体装置 |
JP4007864B2 (ja) * | 2002-06-21 | 2007-11-14 | 富士通株式会社 | 半導体装置の製造方法 |
JP4080816B2 (ja) * | 2002-08-13 | 2008-04-23 | 株式会社東芝 | 電界効果トランジスタの製造方法 |
EP1570525B1 (en) * | 2002-12-09 | 2015-12-02 | Imec | Method for forming a dielectric stack |
JP2004289082A (ja) * | 2003-03-25 | 2004-10-14 | Matsushita Electric Ind Co Ltd | 高誘電率ゲート絶縁膜の形成方法 |
JP3974547B2 (ja) * | 2003-03-31 | 2007-09-12 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
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2004
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Publication number | Publication date |
---|---|
JP2006140374A (ja) | 2006-06-01 |
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