KR20040004836A - 누설 전류를 감소시킬 수 있는 게이트 절연막 형성방법 - Google Patents
누설 전류를 감소시킬 수 있는 게이트 절연막 형성방법 Download PDFInfo
- Publication number
- KR20040004836A KR20040004836A KR1020020038885A KR20020038885A KR20040004836A KR 20040004836 A KR20040004836 A KR 20040004836A KR 1020020038885 A KR1020020038885 A KR 1020020038885A KR 20020038885 A KR20020038885 A KR 20020038885A KR 20040004836 A KR20040004836 A KR 20040004836A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- gate insulating
- leakage current
- plasma
- annealing
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 208000032750 Device leakage Diseases 0.000 title 1
- 239000003989 dielectric material Substances 0.000 title 1
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 53
- 239000001301 oxygen Substances 0.000 claims abstract description 38
- 238000000137 annealing Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000008569 process Effects 0.000 claims abstract description 12
- 239000007789 gas Substances 0.000 claims abstract description 11
- 238000010494 dissociation reaction Methods 0.000 claims abstract description 3
- 230000005593 dissociations Effects 0.000 claims abstract description 3
- 238000011065 in-situ storage Methods 0.000 claims abstract description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 23
- 238000007254 oxidation reaction Methods 0.000 description 19
- 230000003647 oxidation Effects 0.000 description 18
- 238000005121 nitriding Methods 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 229910052757 nitrogen Inorganic materials 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 125000004430 oxygen atom Chemical group O* 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- -1 tungsten halogen Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/3115—Doping the insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
- H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
산소 래디컬 어닐링(oxygen radical annealing)을 이용하여 게이트 절연막의 누설 전류를 감소시키는 게이트 절연막 형성방법을 개시한다. 본 발명에 따른 게이트 절연막 형성방법에서는 기판 상에 게이트 절연막을 형성한 다음, 게이트 절연막을 플라즈마 질화처리(plasma nitridation)한다. 플라즈마 질화처리 후 발생하는 게이트 절연막의 누설 전류를 감소시키기 위하여, 플라즈마 질화처리된 게이트 절연막을 산소 래디컬을 이용하여 어닐링한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 전기적 특성이 우수한 게이트 절연막을 형성하는 방법에 관한 것이다.
반도체 소자들이 보다 고집적화되어감에 따라 전기적 특성이 우수한 게이트 절연막이 요구되고 있다. 게이트 절연막으로 사용되는 통상의 실리콘 산화막은 실리콘 기판을 고온(750 내지 1100℃) 및 상압에서 산화 분위기에 노출시킴으로써 형성한다. 게이트 절연막의 누설 전류를 줄이고 보론(B)으로 도핑된 듀얼 폴리 게이트로부터의 보론 침투를 막기 위하여, 게이트 절연막을 플라즈마 질화처리하는 방법이 이용되고 있다. 그러나 공정 조건에 따라서, 질화처리 후에 플라즈마 데미지로 인한 게이트 절연막의 열화가 심각한 수준이다. 특히 높은 질소 농도를 필요로 하는 공정에 있어서 게이트 절연막이 플라즈마에 장시간 노출된 경우, 또는 높은 에너지의 플라즈마에 노출된 경우, 누설 전류가 1000배 이상 크게 증가하는 동시에 신뢰성이 심하게 저하되어 소자에 사용할 수 없게 되기도 한다.
도 1은 디커플드 플라즈마 질화처리(decoupled plasma nitridation ; DPN) 후 플라즈마 데미지에 의한 누설 전류 증가를 보여 준다. 도 1에서 가로축은 게이트 전압을 나타내고, 세로축은 누설 전류 밀도를 나타낸다. 도 1에서 보여지는 바와 같이, NMOS, PMOS 각각에 있어서 DPN 전의 누설 전류 밀도(a)에 비하여 DPN 후의 누설 전류 밀도(b)가 증가되는 것을 알 수 있다. 이처럼 DPN 후에 누설 전류가 증가하는 것은 게이트 절연막이 열화되기 때문이며, 열화의 원인은 질화처리 후에발생한 실리콘 댕글링 본드(dangling bond), 산소 공공(oxygen vacancy) 등으로 생각된다.
본 발명이 이루고자 하는 기술적 과제는 누설 전류가 증가되는 문제를 해결할 수 있는 게이트 절연막 형성방법을 제공하는 것이다.
도 1은 디커플드 플라즈마 질화처리 후 플라즈마 데미지에 의한 누설 전류 증가를 보여주는 그래프이다.
도 2 내지 도 5는 본 발명의 실시예에 의한 공정 단계를 설명하기 위한 단면도들이다.
도 6은 동일한 온도, 압력 및 유량에서 O2와 N2O의 시간에 따른 산화 능력을 나타내는 그래프이다.
도 7은 플라즈마 질화처리 후 열화된 게이트 절연막이 N2O 어닐링 후 치유된 것을 나타내는 그래프이다.
도 8은 NMOS에 대하여 게이트 전압이 -1.5V일 때에 등가 산화막 두께에 따른 누설 전류 밀도를 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 실리콘 기판20, 20a, 20b : 게이트 절연막
30 : 플라즈마 질화처리40 : 산소 래디컬 어닐링
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 게이트 절연막 형성방법에서는 기판 상에 게이트 절연막을 형성한 다음, 상기 게이트 절연막을 플라즈마 질화처리한다. 상기 플라즈마 질화처리 후 발생하는 게이트 절연막의 누설 전류를 감소시키기 위하여, 상기 플라즈마 질화처리된 상기 게이트 절연막을 산소 래디컬을 이용하여 어닐링한다.
본 발명에 따라 게이트 절연막의 누설 전류 증가 문제를 해소하기 위하여 도입될 공정은 우선 ⅰ) 효과적인 산화 능력을 가져야 하지만, 기판과 직접 반응하여 게이트 절연막 두께를 크게 증가시켜서는 안된다. ⅱ) 공정에 적용가능한 적절한 열적 버짓(thermal budget)을 가져야 한다. ⅲ) 플라즈마 질화처리 후의 질소 농도를 유지하여야 한다.
이를 위하여 본 발명에서는 위의 조건들을 만족하는 래디컬 산화(radical oxidation)를 이용하여 게이트 절연막에서 플라즈마 질화처리 후의 데미지를 치유(curing)하는 방법을 제안한다. 데미지를 제거함으로써 누설 전류를 감소시키며 등가 산화막 두께(Equivalent Oxide Thickness ; EOT)도 감소시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다.
도 2를 참조하면, 실리콘 기판(10) 상에 게이트 절연막(20)을 형성한다. 게이트 절연막(20)으로서 실리콘 산화막을 형성할 수 있다. 이를 테면, 실리콘 기판(10)을 급속 열산화(rapid thermal oxidation), 퍼니스 열산화(furnace thermal oxidation) 또는 플라즈마 산화(plasma oxidation) 분위기에 두어 그 표면에 실리콘 산화막을 형성한다. 급속 열산화를 이용하는 경우에는, 수 Torr의 가스 압력을 유지하고 기판의 온도를 800 내지 950℃까지 올려 10 내지 30초간 산화시킨다. 가열은 텅스텐 할로겐 램프 또는 아크 램프로부터의 적외선광을 이용한다. 경우에 따라서, 게이트 절연막(20)으로서 실리콘 산화막대신에 실리콘 질화막, 탄탈륨 산화막 또는 알루미늄 산화막 등을 증착하여 형성할 수도 있다.
도 3을 참조하면, 게이트 절연막의 누설 전류를 줄이고 후속적으로 보론으로 도핑된 듀얼 폴리 게이트로부터의 보론 침투를 막기 위하여 게이트 절연막(20)을 플라즈마 질화처리(30)한다. 예를 들어, 게이트 절연막(20)이 형성된 실리콘 기판(10)을 진공챔버에 장착한 다음, 질소(N2)나 암모니아(NH3) 또는 둘 다를 진공챔버에 공급하고 이 가스를 플라즈마 상태로 에너지화하기 위해 RF 필드를 적용한다. 이 때에 캐리어 가스로서 헬륨(He)을 이용한다. 플라즈마 질화처리(30)하는 단계의 플라즈마 발생원으로는 원격 플라즈마(remote plasma), 디커플드 플라즈마, 슬롯 플레인 안테나(slot plane antenna), 또는 전자 사이클로트론 공명(electron cyclotron resonance)을 이용할 수 있다. 그 밖에 헬리콘(helicon), 평행판, 유도 결합 플라즈마(ICP)라고도 불리는 트랜스포머 결합 플라즈마 등과 같은 다른 플라즈마 발생수단에 의해서, 또는 글로우 방전에 의해서도 동일한 효과를 얻을 수 있다. 디커플드 플라즈마를 이용하는 경우에는, N2나 NH3의 가스 압력은 5 mTorr 내지 80 mTorr로 유지하고 가열하지 않은 상태에서 10 내지 80초간 질화처리를 수행한다.
플라즈마 질화처리(30)에 의하여 게이트 절연막(20)은 질소가 풍부한 게이트 절연막(20a)이 된다. 질소가 풍부해짐으로써 게이트 절연막(20a)의 유전율이 증가되고 이로써 EOT가 감소한다. 그런 반면, 높은 질소 농도를 필요로 하는 공정에 있어서 게이트 절연막(20)이 플라즈마에 장시간 노출된 경우, 또는 높은 에너지의 플라즈마에 노출된 경우에 플라즈마 데미지에 의해 누설 전류가 증가할 염려가 크다.
이렇게 플라즈마 질화처리(30) 후 발생하는 게이트 절연막(20a)의 누설 전류를 감소시키기 위하여, 도 4에 도시한 것처럼 게이트 절연막(20a)을 산소 래디컬을 이용하여 어닐링(40)한다. 산소 래디컬은 N2O, O3, NO2또는 이들을 조합한 가스로부터 발생시키거나, ISSG(In-situ steam generation)에 의해 발생시킬 수 있다. 산소 래디컬은 열 해리에 의해 생성되는 것을 이용한다.
예를 들어, 게이트 절연막(20a)이 형성된 실리콘 기판(10)을 퍼니스에 장착한 다음, N2O, O3, NO2또는 이들을 조합한 가스를 퍼니스에 공급하여 그 압력을 수 내지 50 Torr로 유지하고, 온도는 700 내지 1000℃, 바람직하게는 950℃가 되게 하여, 어닐링(40)을 10 내지 60초간 수행한다. 질소가 풍부한 게이트 절연막(20a)은 산소 래디컬을 이용한 어닐링(40)에 의하여 산소와 질소의 균형이 맞춰진 게이트 절연막(20b)이 된다.
본 발명은 플라즈마 질화처리 후의 게이트 절연막(20a)의 데미지를 치유하기 위하여 산소 래디컬을 생성할 수 있는 N2O, O3, NO2또는 ISSG 어닐링을 이용한다. 플라즈마 데미지는 주로 게이트 절연막(20a)의 표면에 위치하므로 표면에서 빠른 시간 내에 반응하여 실리콘 댕글링 본드와 산소 공공 등을 제거하여야 한다. N2O는 N2와 산소 원자로 쉽게 분해되어 실리콘 기판(10)의 산화를 최소화하면서 게이트 절연막(20a) 표면 가까이의 결함을 제거할 수 있다. 산소 래디컬을 이용한 어닐링 즉, 산소 래디컬을 이용한 산화는 효과적인 산화 능력을 가져 플라즈마 데미지를 신속하게 제거하지만, 기판과 직접 반응하여 게이트 절연막 두께를 크게 증가시키지는 않는다. 그리고, 공정에 적용 가능한 적절한 열적 버짓을 가진다. 뿐만 아니라, 플라즈마 질화처리 후의 질소 농도를 유지한다. 따라서, 플라즈마 질화처리의 우수한 효과를 유지하면서 게이트 절연막의 누설 전류를 감소시킬 수 있으므로 전기적 특성이 우수한 게이트 절연막을 형성할 수 있다.
이상과 같이 형성된 게이트 절연막(20b)은 다양하게 활용될 수 있는데, 그 예를 도 5에 도시하였다. 도 5를 참조하면, 게이트 절연막(20b) 상에 도전층을 형성하고 이를 패터닝하여 게이트 전극(50)을 형성한다. 게이트 전극(50) 위로 실리콘 질화막과 같은 절연막을 증착한 다음 이방성 식각하여 게이트 전극(50)의 측벽에 스페이서(55)를 형성한다. 게이트 전극(50)과 스페이서(55)를 마스크로 하여 실리콘 기판(10) 상에 불순물을 주입하여, 게이트 전극(50) 양측의 실리콘 기판(10) 내에 소스/드레인 영역(60)을 형성한다. 플라즈마 질화처리(30)와 산소 래디컬을 이용한 어닐링(40)에 의해, 게이트 절연막(20b)은 질소와 산소가 풍부하면서도 서로 균형이 맞춰져 있다. 질소가 풍부해짐으로써 게이트 절연막(20b)의 유전율이 증가되고 이로써 EOT가 감소하는 효과가 있다. 뿐만 아니라, 산소 래디컬을 이용한 어닐링(40)에 의해 플라즈마 데미지를 보수하는 산소들에 의해 드레인 영역(60)으로의 핫 캐리어 주입을 억제하므로 누설 전류가 감소된다. 플라즈마 질화처리(30)의 우수한 효과도 발현되므로, 게이트 전극(50)으로서 보론 도핑된 듀얼 폴리 게이트를 형성하더라도 보론 침투를 효과적으로 방지할 수 있다.
도 6은 동일한 온도, 압력 및 유량에서 O2와 N2O의 시간에 따른 산화 능력을 나타내는 그래프이다. 그래프에서 동그라미는 O2의 산화 능력을, 네모는 N2O의 산화 능력을 나타내며, 가로축은 시간이고 세로축은 산화막의 두께이다. 산화시의 온도는 950℃, 퍼니스 압력은 50 Torr이었다. 도 6을 참조하면, 산화 초기에는 N2O를 사용한 경우에 산화막이 더욱 빠른 성장 속도를 보이지만, 시간이 지나서 어느 정도 산화막 두께가 커지면 (예컨대, 17Å 이상이 되면) 성장 속도가 매우 작아지는 것을 알 수 있다. 이것은 초반에는 N2O에서 분해된 산소 원자가 산화 반응에 직접 참여하지만 어느 정도 두께가 되어서는 NO 또는 O2가 실리콘 기판(10)/게이트 절연막(20a) 계면까지 확산해야 반응을 하기 때문인 것으로 생각된다. 즉 산소 원자가 주요 산화 소오스일 경우는 계면이 아닌 표면에서 주로 반응하므로, 베이스 산화막(즉, 게이트 절연막(20a))이 존재할 때는 래디컬 산화 어닐링이 산화막 두께 증가에 큰 영향을 주지 못하는 것을 알 수 있다. 따라서, 본 발명에 따라 N2O로부터 발생시킨 산소 래디컬로 게이트 절연막을 어닐링하더라도 게이트 절연막의 물리적 두께는 거의 변화가 없다. N2O뿐만 아니라, O3, NO2, ISSG 어닐링 역시 게이트 절연막의 물리적 두께를 거의 변화시키지 않는다.
도 7은 플라즈마 질화처리 후 열화된 게이트 절연막을 N2O 어닐링하여 누설 전류를 감소할 수 있음을 보여주는 그래프이다. 도 7의 가로축은 게이트 전압을 나타내고, 세로축은 누설 전류 밀도를 나타낸다. 도 7에서 (a)는 DPN만 실시한 경우를 나타낸다. (b)는 DPN 후 N2O로부터 발생시킨 산소 래디컬로 어닐링한 경우를 나타낸다. 어닐링시의 가스 압력은 50 Torr로 유지하고, 온도는 950℃로 하며 15초간 수행하였다. (a)에 비하여 (b)의 경우에 누설 전류가 100배 가까이 감소한 것을 알 수 있다. 그리고, (c)와 (d)는 각각 DPN 후 N2어닐링, O2어닐링한 결과이다. 어닐링하였지만 (a)와 크게 다르지 않음을 알 수 있다. 따라서, 본 발명에서와 같이 산소 래디컬을 발생시킬 수 있는 가스를 이용하여 어닐링해야만 누설 전류 감소 효과가 있음을 알 수 있다. 산소 래디컬을 이용한 산화에 의해 산소 래디컬이 게이트절연막의 결함, 특히 표면의 결함을 보수하기 때문에 게이트 절연막의 누설 전류가 감소되고 신뢰성이 향상되는 것으로 생각된다.
도 8은 NMOS에 대하여 게이트 전압이 -1.5V일 때에 EOT에 따른 누설 전류 밀도를 나타낸 그래프이다. 도 8에서 보듯이 ISSG로 형성한 순수 산화막을 게이트 절연막으로 사용하는 경우에는 EOT가 약 23Å일 때에 전류 밀도가 약 1.3×10-12A/㎛2이고 EOT가 약 20.3Å일 때에 전류 밀도가 1.1×10-11A/㎛2이다. 즉, EOT가 감소할수록 전류 밀도가 증가하는 경향이 있어, 순수 산화막에서는 EOT를 감소하는 것과 전류 밀도를 감소하는 것 사이에 트레이드-오프(trade-off)가 존재한다.
물리적 두께가 약 20Å인 순수 산화막은 EOT가 약 20.3Å이고 전류 밀도가 1.1×10-11A/㎛2이다. 이것을 본 발명에 따라 N2O로부터 발생시킨 산소 래디컬로 산화시키면 화살표로 표시한 것처럼 그 전기적 두께가 약 19Å으로까지 감소하는 반면 전류 밀도는 1.5×10-12A/㎛2로 오히려 감소한다. 따라서, N2O 어닐링에 의하면 EOT가 감소될 뿐만 아니라 누설 전류가 감소하여 전기적으로 우수한 게이트 절연막을 형성할 수 있음을 알 수 있다. O3, NO2, ISSG 어닐링 역시 N2O 어닐링과 같은 원리로 플라즈마 데미지를 제거하므로, EOT와 누설 전류를 동시에 감소시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 본 발명에 의하면, N2O, O3또는 NO2분해시 생성되는 산소 래디컬은 게이트 절연막 표면의 실리콘 댕글링 본드와 산소 공공 등을 빠른 시간 안에 치유한다. 따라서, 산소 래디컬을 이용한 산화는 효과적인 산화 능력을 가져 플라즈마 데미지를 신속하게 제거하지만, 기판과 직접 반응하여 게이트 절연막의 물리적 두께를 크게 증가시키지는 않는다. 게이트 절연막의 결함을 제거하므로 누설 전류가 감소한다. 그러나, EOT는 오히려 감소한다.
따라서, 플라즈마 질화처리의 우수한 효과를 유지하면서 게이트 절연막의 누설 전류를 감소시킬 수 있으므로 전기적 특성이 우수한 게이트 절연막을 형성할 수 있다. 그리고, 공정에 적용 가능한 적절한 열적 버짓을 가진다. 뿐만 아니라, 플라즈마 질화처리 후의 질소 농도를 유지한다.
마찬가지 원리로 산소 래디컬을 생성할 수 있는 ISSG 어닐링 방법 역시 게이트 절연막의 누설 전류 증가를 방지할 수 있다.
Claims (7)
- 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막을 플라즈마 질화처리(plasma nitridation)하는 단계; 및상기 플라즈마 질화처리 후 발생하는 게이트 절연막의 누설 전류를 감소시키기 위하여, 상기 플라즈마 질화처리된 상기 게이트 절연막을 산소 래디컬을 이용하여 어닐링하는 단계를 포함하는 것을 특징으로 하는 게이트 절연막 형성방법.
- 제1항에 있어서, 상기 산소 래디컬은 N2O, O3, NO2또는 이들을 조합한 가스로부터 발생시키는 것을 특징으로 하는 게이트 절연막 형성방법.
- 제2항에 있어서, 상기 산소 래디컬을 이용하여 어닐링하는 단계의 가스 압력은 수 내지 50 Torr인 것을 특징으로 하는 게이트 절연막 형성방법.
- 제1항에 있어서, 상기 산소 래디컬은 N2O, O3, NO2또는 이들을 조합한 가스를 열 해리시켜 발생시키는 것을 특징으로 하는 게이트 절연막 형성방법.
- 제1항에 있어서, 상기 산소 래디컬은 ISSG(In-situ steam generation)에 의해 발생시키는 것을 특징으로 하는 게이트 절연막 형성방법.
- 제1항에 있어서, 상기 산소 래디컬을 이용하여 어닐링하는 단계의 온도는 700 내지 1000℃인 것을 특징으로 하는 게이트 절연막 형성방법.
- 제1항에 있어서, 상기 산소 래디컬을 이용하여 어닐링하는 단계는 10 내지 60초간 수행하는 것을 특징으로 하는 게이트 절연막 형성방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0038885A KR100464424B1 (ko) | 2002-07-05 | 2002-07-05 | 누설 전류를 감소시킬 수 있는 게이트 절연막 형성방법 |
US10/400,818 US20040005748A1 (en) | 2002-07-05 | 2003-03-27 | Methods of forming a gate insulating layer in an integrated circuit device in which the gate insulating layer is nitrified and then annealed to cure defects caused by the nitridation process |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0038885A KR100464424B1 (ko) | 2002-07-05 | 2002-07-05 | 누설 전류를 감소시킬 수 있는 게이트 절연막 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040004836A true KR20040004836A (ko) | 2004-01-16 |
KR100464424B1 KR100464424B1 (ko) | 2005-01-03 |
Family
ID=29997460
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2002-0038885A KR100464424B1 (ko) | 2002-07-05 | 2002-07-05 | 누설 전류를 감소시킬 수 있는 게이트 절연막 형성방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20040005748A1 (ko) |
KR (1) | KR100464424B1 (ko) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100784406B1 (ko) * | 2005-09-21 | 2007-12-11 | 주식회사 유진테크 | 싱글챔버식 씨브이디장치를 이용한 열산화막 제조방법 및그 제조장치 |
KR100788361B1 (ko) * | 2006-12-12 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 모스펫 소자의 형성 방법 |
US7419918B2 (en) | 2005-04-07 | 2008-09-02 | Samsung Electronics Co., Ltd. | Methods of forming a thin-film structure, methods of manufacturing non-volatile semiconductor devices using the same, and resulting non-volatile semiconductor devices |
US8183136B2 (en) | 2009-11-24 | 2012-05-22 | Samsung Electronics Co., Ltd. | Method of forming insulating layer and method of manufacturing transistor using the same |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050070120A1 (en) * | 2003-08-28 | 2005-03-31 | International Sematech | Methods and devices for an insulated dielectric interface between high-k material and silicon |
KR100763123B1 (ko) * | 2005-12-12 | 2007-10-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 유전체막 형성 방법 |
KR100837555B1 (ko) * | 2006-11-24 | 2008-06-12 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
US7638442B2 (en) * | 2008-05-09 | 2009-12-29 | Promos Technologies, Inc. | Method of forming a silicon nitride layer on a gate oxide film of a semiconductor device and annealing the nitride layer |
CN105097902A (zh) * | 2015-06-11 | 2015-11-25 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、阵列基板及其制备方法、显示装置 |
DE102019118692A1 (de) * | 2019-07-10 | 2021-01-14 | Infineon Technologies Ag | Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100483651C (zh) * | 1992-08-27 | 2009-04-29 | 株式会社半导体能源研究所 | 半导体器件的制造方法 |
US5397720A (en) * | 1994-01-07 | 1995-03-14 | The Regents Of The University Of Texas System | Method of making MOS transistor having improved oxynitride dielectric |
US6136654A (en) * | 1996-06-07 | 2000-10-24 | Texas Instruments Incorporated | Method of forming thin silicon nitride or silicon oxynitride gate dielectrics |
JP3899150B2 (ja) * | 1996-12-05 | 2007-03-28 | シャープ株式会社 | 絶縁膜の形成方法 |
JP3538081B2 (ja) * | 1999-08-24 | 2004-06-14 | 松下電器産業株式会社 | 半導体装置の製造方法 |
KR100359489B1 (ko) * | 2000-11-07 | 2002-11-04 | 광주과학기술원 | 반도체 장치의 게이트 절연막 제조방법 |
US6893979B2 (en) * | 2001-03-15 | 2005-05-17 | International Business Machines Corporation | Method for improved plasma nitridation of ultra thin gate dielectrics |
US20020177327A1 (en) * | 2001-05-22 | 2002-11-28 | Macronix International Co., Ltd | Method for forming a gate dielectric layer by a single wafer process |
US6503846B1 (en) * | 2001-06-20 | 2003-01-07 | Texas Instruments Incorporated | Temperature spike for uniform nitridization of ultra-thin silicon dioxide layers in transistor gates |
US20030082923A1 (en) * | 2001-10-30 | 2003-05-01 | Yoshi Ono | Method and apparatus for radical oxidation of silicon |
US20030080389A1 (en) * | 2001-10-31 | 2003-05-01 | Jerry Hu | Semiconductor device having a dielectric layer with a uniform nitrogen profile |
US6555485B1 (en) * | 2002-01-28 | 2003-04-29 | United Microelectronics Corp. | Method for fabricating a gate dielectric layer |
US6780720B2 (en) * | 2002-07-01 | 2004-08-24 | International Business Machines Corporation | Method for fabricating a nitrided silicon-oxide gate dielectric |
US6649538B1 (en) * | 2002-10-09 | 2003-11-18 | Taiwan Semiconductor Manufacturing Co. Ltd. | Method for plasma treating and plasma nitriding gate oxides |
US6974779B2 (en) * | 2003-09-16 | 2005-12-13 | Tokyo Electron Limited | Interfacial oxidation process for high-k gate dielectric process integration |
-
2002
- 2002-07-05 KR KR10-2002-0038885A patent/KR100464424B1/ko not_active IP Right Cessation
-
2003
- 2003-03-27 US US10/400,818 patent/US20040005748A1/en not_active Abandoned
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7419918B2 (en) | 2005-04-07 | 2008-09-02 | Samsung Electronics Co., Ltd. | Methods of forming a thin-film structure, methods of manufacturing non-volatile semiconductor devices using the same, and resulting non-volatile semiconductor devices |
KR100784406B1 (ko) * | 2005-09-21 | 2007-12-11 | 주식회사 유진테크 | 싱글챔버식 씨브이디장치를 이용한 열산화막 제조방법 및그 제조장치 |
KR100788361B1 (ko) * | 2006-12-12 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 모스펫 소자의 형성 방법 |
US8183136B2 (en) | 2009-11-24 | 2012-05-22 | Samsung Electronics Co., Ltd. | Method of forming insulating layer and method of manufacturing transistor using the same |
Also Published As
Publication number | Publication date |
---|---|
US20040005748A1 (en) | 2004-01-08 |
KR100464424B1 (ko) | 2005-01-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100993124B1 (ko) | 플라즈마 질화된 게이트 유전체의 두 단계 포스트 질화어닐링을 위한 개선된 제조 방법 | |
US6281138B1 (en) | System and method for forming a uniform thin gate oxide layer | |
US7217659B2 (en) | Process for producing materials for electronic device | |
KR100586020B1 (ko) | 반도체 장치의 게이트 형성 방법 | |
US7820558B2 (en) | Semiconductor device and method of producing the semiconductor device | |
US6303481B2 (en) | Method for forming a gate insulating film for semiconductor devices | |
KR100782954B1 (ko) | 절연막 형성 방법 | |
US6596576B2 (en) | Limiting hydrogen ion diffusion using multiple layers of SiO2 and Si3N4 | |
JP4850871B2 (ja) | 絶縁膜の形成方法 | |
US20070169696A1 (en) | Two-step post nitridation annealing for lower eot plasma nitrided gate dielectrics | |
JP3746968B2 (ja) | 絶縁膜の形成方法および形成システム | |
KR100486278B1 (ko) | 신뢰성이 향상된 게이트 산화막 형성방법 | |
KR20060100092A (ko) | 반도체 장치의 제조 방법 | |
KR100464424B1 (ko) | 누설 전류를 감소시킬 수 있는 게이트 절연막 형성방법 | |
US7312139B2 (en) | Method of fabricating nitrogen-containing gate dielectric layer and semiconductor device | |
US20120003842A1 (en) | Method for forming silicon oxide film and method for manufacturing semiconductor device | |
US6780788B2 (en) | Methods for improving within-wafer uniformity of gate oxide | |
JP2006245528A (ja) | 誘電体膜及びその形成方法 | |
JP2001085427A (ja) | 酸窒化膜およびその形成方法 | |
US8163626B2 (en) | Enhancing NAND flash floating gate performance | |
US20080128833A1 (en) | High-Dielectric-Constant Film, Field-Effect Transistor and Semiconductor Integrated Circuit Device Using the Same, and Method for Producing High-Dielectric-Constant Film | |
KR100379533B1 (ko) | 반도체소자의 게이트절연막 제조방법 | |
KR20000041429A (ko) | 하부전극의 산화를 방지할 수 있는 캐패시터 제조 방법 | |
US20050189598A1 (en) | Logic embedded-memory integrated circuits | |
KR20020045266A (ko) | 커패시터의 유전체막 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
AMND | Amendment | ||
J201 | Request for trial against refusal decision | ||
B701 | Decision to grant | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20091214 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |