CN1376309A - 封装钨栅极mos晶体管与存储单元及其制造方法 - Google Patents
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Abstract
通过以氮化硅加盖及侧壁层封装各个MOS晶体管及浮动栅极存储单元的钨栅极接点,以制造用于闪速EEPROM的钨栅极MOS晶体管及存储单元。本发明方法有利于在高温及氧化环境的后续工艺中,预防有害的氧化。
Description
技术领域
本发明涉及一种在普通半导体基底上制造MOS晶体管与存储单元的方法以及由此获得的装置。本发明对于设计标准为约0.18微米或以下的高密度集成半导体记忆装置、例如闪速可电擦除且可编程只读存储器(flash EEPROMS)的制造特别有用。
背景技术
名称“闪速EEPROM”的含义，是所有存储阵列单元的内容均可在高速下同时删除。不同于浮动栅极EEPROMs，其各个单元中包含分隔的选择晶体管以作为删除个别字节的准备，闪速EEPROMs消除选择晶体管并提供整体的删除。结果，在相同设计标准之下，所制造的闪速EEPROM单元比浮动栅极EEPROM单元小了许多，因此，容许高密度存储形式具有容易删除性及可改编性。
典型的常见闪速EEPROM包括浮动栅极存储单元，其包括在半导体基底(一般是硅晶片)形成的源极区域、漏极区域及沟道区域、以及在上述基底上形成且位于沟道区域与控制栅极间的浮动电极。大部分的闪速EEPROM单元是使用“双-多晶”结构，其中，所形成的上层(例如，多晶硅以及所谓的“多晶2”)形成控制栅极，下层多晶硅(所谓的“多晶1”)形成浮动栅极。典型的栅极氧化层的厚度约10nm，而总厚度约25nm或以下典型地包括氧化硅/氮化硅/氧化硅层(“ONO”)三层组合的多晶层间绝缘物。
操作中，要编程存储单元，典型地是通过注入沟道热电子(ChannelHot Electron，“CHE”)，对控制电极施加一高电压(例如，约10伏特)，以及对漏极端施加一适度的高电压(例如，约5伏特)，同时使源极及基底端处于接地电位。要删除该单元，可使用源极边缘删除(“SEE”)或沟道删除(“CE”)程序。根据SEE程序，对控制栅极施加一高负电压(例如，-10伏特)，以及对源极端施加一适度的高电压(例如，约5伏特)，同时使漏极电位浮动。根据CE程序，对控制栅极施加一高负电压(例如，-10伏特)，以及对装置本体(例如，井区)施加一适度高电压(例如，约7伏特)，同时使源极及漏极电位浮动。在例子中，穿过隧道氧化物形成足够大的电场，且电子可在源极端(SEE程序)或穿过隧道区域(CE程序)自浮动栅极穿出。
一般的闪速EEPROM系统包括浮动栅极存储单元(例如上述)的二维阵列。该阵列一般包含多串浮动栅极记忆晶体管，通过将一个装置中的源极连接至邻近装置的漏极，使各个晶体管连接至列中邻近的晶体管，形成位线。与串垂直的多个字符线，分别连接至各列中的一个存储单元的控制栅极。
位于各字符线一端的CMOS晶体管(如所提及的“行选择器”)用于提供各字符线所需求的编程电压。该行选择晶体管以及其它晶体管(例如，用于电源供应用途)是在半导体晶片基底上，与存储单元阵列结构使用多个相同的工艺步骤及条件同时形成的。在部分例子中，晶体管(所谓的“多晶2周围晶体管”)在半导体基底的周围部分形成，并利用“多晶2”，或利用用于形成存储阵列单元的控制栅极的上层多晶硅层。
为了使形成这些周围晶体管的栅极与存储阵列单元的控制栅极的“多晶2”层电性接触，典型地在“多晶2”电极上(具有或不具有粘合及/或阻障层干涉)形成折射金属层(例如，钛(Ti)或钨(W))，并经适当的图样化及退火。由于可以形成具有次-微米尺寸以钨为主的多晶硅栅极接点(D.Hisamoto et al.，1995 Symposium on VLSI Technology Digest ofTechnical Papers，pp 115-116)，而且在钨层及多晶硅栅极层间配置氮化钛(TiN)或氮化钨(WNx)时，具有非常低的薄膜电阻(即1.6至3Ω/□)(D.H.Lee et al.，1995 Symposium on VLSI Technology Digest ofTechnical Papers，pp 119-120；K.Kasai et al.，IEDM 94，pp 497-500)，使用钨形成此种接点特别有吸引力。然而，在存储阵列制造中使用钨做为栅极接点金属，在MOS晶体管及闪速存储单元制造过程中，会在氧化环境的高温(例如，约900℃)熔炉工艺中明显遭遇其氧化的问题。
因此，仍需要一种适用于目前闪存半导体制造的制造工艺，可形成薄膜电阻极低的深次微米尺寸钨栅极接点，同时减少或避免其后续工艺中的氧化。
发明内容
本发明的一个优点是一种制造具有经改善的控制栅极接点结构的高密度闪速存储阵列的方法。
本发明的另一优点是一种制造闪速存储阵列的方法，其包括一控制栅极结构，该结构在氧化环境的高温处理过程中，具有抗氧化性。
本发明的又一优点是一种同时对闪速EEPROM的存储单元的控制栅极及MOS晶体管的栅极，形成以钨为主的抗氧化接点。
本发明的再一优点是提供一种具有以钨为主的抗氧化栅极接点结构的高密度集成闪速EEPROM半导体装置。
本发明其它优点及特征，部分将通过下列说明提出，部分可由本领域普通技术人员根据以下内容或通过实行本发明而从中了解。由权利要求中的具体呈述可了解并获得本发明的优点。
根据本发明，可通过制造半导体装置的方法达到上述及其它优点，该方法包括：
提供一包括硅并具有一表面的半导体基底；
相继于该基底上形成覆盖的叠层，包括：
位于基底表面上的栅极氧化层(a)、
位于栅极氧化层上的导电多晶硅层(b)、
位于多晶硅层上的阻障金属层(c)、
位于阻障金属层上的钨层(d)、
位于钨层上的氮化硅层(e)；
选择性地移除部分(c)-(e)层，以界定(c)-(e)层暴露的侧壁表面图样；
选择性地在(c)-(e)层经暴露的侧壁表面形成覆盖的氮化硅层(f)，使钨层(d)被分别地封装于其最上层与其侧壁表面所形成的氮化硅层(e)及(f)的结合中；
选择性地移除部分多晶硅层(b)，以界定其暴露的侧壁表面图样，使其与(c)-(e)层的侧壁表面实质上垂直重合；以及
在提高温度的氧化环境中，对所形成的叠层进行退火，其中用氮化硅封装层(e)及(f)避免钨层(d)在退火过程中的氧化。
根据本发明的另一形式，该半导体装置包括一晶体管，所形成的叠层包括至少在基底表面周围部分所同样形成的，该导电多晶硅层(b)包括晶体管的栅极，以及该钨层(d)包括栅极接点。
根据本发明的又一形式，该方法于形成栅极氧化层(a)之后与形成多晶硅层(b)之前，还包括下列步骤：
在栅极氧化层(a)上，形成导电多晶硅层(a’)；以及
在多晶硅层(a’)上，形成多晶层间(interpoly)介质层(a”)；
该方法还包括选择性移除部分多晶硅层(a’)及多晶层间介质层(a”)以暴露出其侧壁表面，使其暴露的侧壁表面与(b)-(e)层经暴露的侧壁表面实质上垂直重合。
其中，该半导体装置包括闪速EEPROM，多晶硅层(a’)包括浮动栅极，多晶硅电极(b)包括控制栅极，以及钨层(d)包括低薄膜电阻控制栅极接点。
根据本发明的方案，多晶硅层(b)相当于“多晶2”，多晶硅层(a’)相当于“多晶1”，阻障金属层(c)包括氮化钛或氮化钨，多晶层间介质层(a”)包括氧化硅/氮化硅/氧化硅(“ONO”)组合，以及退火包括在含氧环境的炉中使温度加热到约自800℃至约950℃，历时约30分钟至约60分钟。
根据本发明的又一形式，半导体装置结构包括：
包括硅并具有一表面的半导体基底，在该表面上或其中形成至少一主动装置区域；
在基底表面且覆盖至少一主动装置区域形成的叠层，该叠层依序包括：
位于基底上的栅极氧化层(a)、
位于栅极氧化层上的导电多晶硅栅极层(b)、
位于多晶硅层上的氮化钛或氮化钨阻障层(c)、
位于阻障层上的钨栅极接触层(d)、
位于钨层上的氮化硅层(e)，该叠层经图样化以暴露出(b)-(e)层
的侧壁表面；以及
覆盖在(c)-(e)层经暴露的侧壁表面的氮化硅层(f)，使钨层(d)分别封装在在其最上层及其侧壁表面形成的氮化硅层(e)及(f)的结合中，以避免钨层(d)在该装置结构在氧化环境提高温度进行退火处理的过程中的氧化。
根据本发明的一个形式，该半导体装置结构包括晶体管以及至少于半导体基底的周围部分形成的至少一主动装置区域。
根据本发明的又一形式，该半导体装置结构的叠层还包括位于栅极氧化层(a)上的导电多晶硅层(a’)(＝“多晶1”)，以及位于多晶硅层(a’)上且位于多晶硅层(b)(＝“多晶2”)之下的氧化硅/氮化硅/氧化硅组合的多晶层间介质层(a”)，多晶硅层(a’)与组合的多晶层间介质层(a”)经图样化以暴露出其与叠层的(b)-(e)层侧壁表面实质上垂直重合的侧壁表面，其中，该半导体装置结构包括闪速型EEPROM，多晶硅层(a’)包括浮动栅极，多晶硅层(b)包括控制栅极，以及钨层(d)包括控制栅极接点。
经由说明实施本发明方法的最佳实施态样，本领域熟练技术人员通过以下的详细说明，将更容易明了本发明的其它优点，其中，仅显示并说明本发明的较佳实施例。应了解的是，本发明也可为其它不同的实施形式，在不悖离本发明的情况下，可由多种形式修改其各个细节。另外，图标及叙述是用以说明，而非限制。
附图说明
图1(a)至1(h)以及2(a)至2(h)为简化的截面示意图，是根据本发明的一个方案，分别说明形成闪速型EEPROM装置的“多晶2”周围晶体管、以及经叠层的栅极存储单元过程步骤。
应了解，表示EEPROM结构部分和根据本发明所制造的装置时，用以说明形成叠层或薄片的各种层而绘制的图标，是用较佳方式说明本发明的特征，并未依尺寸绘制。
具体实施方式
参照图1(a)及2(a)，其中分别显示在以硅为主的半导体基底1的周围以及中心部分所形成的叠层L1及L2。形成周围晶体管的叠层L1依序包括：位于基底1的上表面的栅极氧化层2、位于栅极氧化层2上的导电多晶硅栅极层3(“多晶2”)、位于多晶硅层3上的氮化钛(TiN)或氮化钨(WNx)阻障金属层4、位于阻障金属层4上的钨栅极接触层(5)、以及位于钨接触层5上的氮化硅层6。形成存储单元的叠层L2除上述2-6层外还包括：栅极氧化层2上形成的导电多晶硅栅极层7(“多晶1”)、以及位于多晶硅层7上且位于多晶硅层3(“多晶2”)之下所形成的多晶层间介质层8，典型地为氧化硅/氮化硅/氧化硅(“ONO”)组合。
典型地形成2-8层是利用已知氧化的、活性的、物理气相及/或化学气相沉积技术，除需特别注意者外，为求简洁，其细节将不在此赘述。形成阻障金属层4的较佳方法包括：在含氮(N2)气氛中对钛或钨靶材进行反应性溅镀。使用钨靶材的优点是在后续通过非反应性溅镀形成覆盖钨接触层5时，可使用相同的靶材。亦可通过利用化学气相沉积法(CVD)形成钨接触层5，例如六氟化钨(WF6)。叠层中各层的厚度范围以及较佳的厚度如下列表1所示。 表1
| 层 | 物质 | 厚度范围 | 较佳厚度 |
| 2 | 氧化硅 | 25-150 | 70 |
| 3 | 多晶硅 | 900-2500 | 1200 |
| 4 | 氮化钛或氮化钨 | 50-300 | 100 |
| 5 | 钨 | 700-4000 | 2000 |
| 6 | 氮化硅 | 150-1000 | 700 |
| 7 | 多晶硅 | 250-1000 | 500 |
| 8 | 氧化硅/氮化硅/氧化硅 | 50-300 | 150 |
形成叠层L1及L2之后，在各叠层最上层的氮化硅层6的顶部，形成底部抗反射涂层9(“BARC”)，接着，以已知的方法于其上形成经图样化的光阻剂层10。接着，使用经图样化的光阻剂层10做为蚀刻罩幕，以多晶硅层3(多晶2)做为蚀刻终止，通过反应离子蚀刻(RIE)与BARC层9进行蚀刻，分别形成氮化钛或氮化钨、钨及氮化硅的4-6层。移除光阻剂层10及下层部分BARC层9后，获得如图1(b)及2(b)所示的结构。
接着，在这些经图样化的叠层上，沉积厚度至少约1,000的第二氮化硅薄膜以覆盖其全部经暴露的表面，并进行非等向性蚀刻(例如通过反应离子蚀刻)移除在第一氮化硅薄膜6上表面所形成的第二氮化硅薄膜最厚的主要部分，同时留下覆盖叠层侧壁表面的第二氮化硅层“间隔物”部分11，如图1(c)及2(c)所示。典型的间隔物部分11自其底端接近多晶硅层的宽度以锥形缩减至其顶端接近氮化硅“加盖”层6实质上不具有宽度处。锥角间隔物部分11的低端部分的适合宽度约自500至约2500。
氮化硅“加盖”层6与侧壁间隔部分11的结合，对钨栅极接触层5提供有效的封装，避免其在后续氧化环境进行高温处理的过程中有害的氧化作用(处理过程例如，在约800℃至约950℃温度的含氧气氛中进行约30分钟至约60分钟的熔炉退火)。应明白，两氮化硅层的宽度及密度(亦或是多孔性)应根据后续进行条件选择，以有效排除与钨接触层5进行反应的氧化物(例如O2)的进入。除上述考虑外，氮化硅加盖层6原-沉积(as-deposited)的厚度需够厚以抵抗后续工艺步骤过程中进一步的蚀刻。
接下来，通过反应离子蚀刻使用氮化硅加盖层6做为自动对准坚硬罩幕，将多晶硅层3蚀刻移除。所产生的结构如第1(d)及2(d)图所示。就闪速存储单元而言，再次使用氮化硅加盖层6做为自动对准罩幕，以组合的多晶层间介质层8的氧化硅及氮化硅层做为蚀刻终止，进行另一个干式(例如，反应离子)蚀刻以移除ONO组合的介质层8及多晶硅层7(多晶1)经暴露的部分。在此过程中，对氮化硅的蚀刻选择性是高抗性氮化硅等，因此，保留足够厚的氮化硅“加盖”层6以避免在任何后续的高温退火过程中，钨接触层5的氧化，如参见图2(e)。其中，伴随本发明工艺的另一项技术上优点，是整个过程中保留覆盖钨接触层的氮化硅“加盖”层6，能够在稍后的步骤进行高选择性蚀刻以移除氧化区。再者，硅“加盖”层6与侧壁间隔层部分11的结合，可以有效地防止钨接触层5在任何与其有关的高温工序中的氧化。
参照图1(e)及2(e)，接着进行一是列的少量及中量离子植入步骤，在半导体基底1上形成不同掺杂密度及轮廓的主动区域，例如但非限于：源极及漏极区域(12及13)。此外，在温度约800℃至约1000℃(例如，较佳为约900℃)进行约自15分钟至约60分钟(较佳为约30分钟)的高温熔炉退火步骤，以在不同量的后续植入间，形成厚度约75的少量预先植入层。如上述，氮化硅封装层6及11的效果可有效地预防钨电极接触层5在这些步骤过程中的氧化。
在形成主动区域(例如源极及漏极区域(12及13))的掺杂植入步骤后，在叠层L1与L2以及基底1经暴露的表面上，形成厚度约自500至约2000(较佳为约1000)的氧化间隔层14，参见图1(f)及2(f)。在存储单元的实例中，如图2(f)所示，使用氮化硅加盖层6做为蚀刻终止，对氧化层14进行选择性蚀刻。
参见图1(g)及2(g)图，接着在氧化层14的侧表面沉积另一层氧化层，产生较厚的侧壁间隔层15的形态，并通过选择性蚀刻移除叠层表面上的氧化物。如第1(h)及2(h)图所示的另一步骤中，以已知的方法通过离子植入形成源极/漏极N+区域16及Vss连接。
因此，通过根据本发明所提供的氮化硅层有效地封装钨栅极接点，在包含氧化环境的高温处理的整个工艺步骤中实质上适当地保留，以消除钨接点的有害氧化的问题，并因此确实地获得薄膜电阻极低的次微米尺寸接点。此外，尽管在所说明的实施例中，本发明的概念仅用于制造闪速EEPROMS，但本发明的发明方法及结构可用于所有种类的使用钨或以钨为主的接点的半导体装置中。
前述中所提出多项特定的细节，例如特定的材料、结构、反应物、过程等，是为了对本发明提供完整的了解。然而，应了解的是本发明也可不依照所提出的具体细节实行。在其它情况中，并未详细叙述已知程序的结构及技术，以避免与本发明产生不必要的混淆。
此处仅显示并说明本发明的较佳实施例。应了解本发明也可在此处所表达的发明概念的范畴中改变及修饰。
Claims (20)
1.一种制造半导体装置的方法，该方法包括下列步骤：
提供包括硅并具有一表面的半导体基底；
依序在该基底表面上形成叠层，该叠层包括：
位于该基底表面上的栅极氧化层(a)、
位于该栅极氧化层上的导电多晶硅层(b)、
位于该多晶硅层上的阻障材料层(c)、
位于该阻障材料层上的钨层(d)；
位于该钨层上的氮化硅层(e)；
选择性地移除(c)-(e)层部分，以界定该(c)-(e)层侧壁表面所暴露的图样；
选择性地于该(c)-(e)层经暴露的侧壁表面形成覆盖的氮化硅层(f)，使该钨层(d)封装于在最上层及其侧壁表面所分别形成的氮化硅层(e)及(f)的结合中；
选择性地移除多晶硅层(b)部分，以界定其与该(c)-(e)层侧壁表面实质上垂直重合的侧壁表面所暴露的图样；以及
在提高温度的氧化环境中使所形成的叠层进行退火，在该退火过程中通过该氮化硅封装层(e)及(f)防止该钨层(d)的氧化。
2.如权利要求1的方法，其中该半导体装置包括晶体管，该导电多晶硅层(b)包括该晶体管的栅极，该钨层(d)包括栅极接点，以及该方法包括至少在该基底表面的周围部分形成该叠层。
3.如权利要求2的方法，还包括
在该基底表面中心部分形成该叠层；以及
形成栅极氧化层(a)之后且形成多晶硅层(b)之前：
在该栅极氧化层(a)上形成导电多晶硅层(a’)；以及
在该多晶硅层(a’)上形成多晶层间介质层(a”)；该方法还包括选择性移除多晶硅层(a’)与多晶层间介质层(a”)部分，使其暴露的侧壁表面与该(b)-(e)层经暴露的侧壁表面实质上垂直重合的步骤；其中，该半导体装置包括闪速型EEPROM，该多晶硅层(a’)包括浮动栅极，该多晶硅层(b)包括低薄膜电阻的控制栅极，以及该钨层(d)包括控制栅极接点。
4.如权利要求3的方法，其包括在含氧环境中使温度加热到约自800℃至约950℃，进行约自30分钟至约60分钟的退火。
5.如权利要求3的方法，其包括形成该栅极氧化层(a)的厚度约自25至约150。
6.如权利要求3的方法，其包括形成该多晶硅层(a’)的厚度约自250至约1000。
7.如权利要求3的方法，其包括形成该多晶层间介质层(a”)的厚度约自50至约300。
8.如权利要求7的方法，其中该多晶层间介质层(a”)包括氧化硅/氮化硅/氧化硅组合。
9.如权利要求3的方法，其包括形成该多晶硅层(b)的厚度约自900至约2500。
10.如权利要求3的方法，其包括形成该阻障材料层(c)的厚度约自50至约300。
11.如权利要求10的方法，其包括沉积该包括氮化钨的阻障材料层(c)，该沉积是在含氮气氛中通过钨靶材的反应性溅镀进行。
12.如权利要求10的方法，其包括沉积该包括氮化钛的阻障材料层(c)，该沉积是在含氮气氛中通过钛靶材的反应性溅镀进行。
13.如权利要求3的方法，其包括通过物理或化学气相沉积制程形成该钨层(d)的厚度约自700至约4000。
14.如权利要求3的方法，其包括于钨层(d)的上表面形成该氮化硅层(e)的厚度约自150至约1,000。
15.如权利要求3的方法，其包括于该(c)至(e)层侧壁表面所形成的该氮化硅层(f)在其底端接近基底表面的宽度为约自500至约2500，以锥形缩减至其上端(末端)实质上不具有宽度。
16.如权利要求3的方法，还包括于基底表面经选择的位置形成源极及漏极区域。
17.如权利要求16的方法，还包括于至少覆盖该叠层及该氮化硅层(f)的侧壁表面处，形成至少一氧化层。
18.一种半导体装置，其包括：
一包括硅并具有一表面的半导体基底，并具有至少一主动装置区域形成于其上或其中；
形成于该基底至少一该主动装置区域上的叠层，该叠层依序包括：
位于该基底上的栅极氧化层(a)、
位于该栅极氧化层上的导电多晶硅栅极层(b)、
位于该多晶硅层上的氮化钛或氮化钨阻障层(c)、
位于该阻障层上的钨栅极接触层(d)、
位于该钨层上的氮化硅层(e)，
该叠层经图样化，以暴露该(b)-(e)层的侧壁表面；以及
覆盖于该(c)-(e)层经暴露的侧壁表面的氮化硅层(f)，使钨层(d)封装于在最上层及其侧壁表面所分别形成的氮化硅层(e)及(f)的结合中，于提升温度的氧化环境使该装置结构进行退火的过程中，防止该钨层(d)的氧化作用；
厚度约100至约1500。
19.如权利要求18的半导体装置，其包括晶体管及至少于该半导体基底周围部分形成的至少一该主动装置区域。
20.如权利要求18的半导体装置，其中该叠层还包括：
位于该栅极氧化层(a)上的导电多晶硅层(a’)，以及
位于该多晶硅层(a’)上且位于该多晶硅层(b)之下的氧化硅/氮化硅/氧化硅组合的多晶层间介质层(a”)，该多晶硅层(a’)及该组合介质层(a”)经图样化以暴露出其侧壁表面，该侧壁表面是与该叠层中(b)至(e)层的侧壁表面实质上垂直重合；其中：
该半导体装置包括闪速型EEPROM，该多晶硅层(a’)包括浮动栅极，该多晶硅层(b)包括控制栅极，以及该钨层(d)包括控制栅极接点。
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| CI03 | Correction of invention patent |
Correction item: Patentee Correct: delete False: Fujitsu Limited by Share Ltd Number: 10 Page: The title page Volume: 21 |
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| COR | Change of bibliographic data |
Free format text: CORRECT: PATENTEE; FROM: FUJITSU CO., LTD. TO: DELETION |
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| ERR | Gazette correction |
Free format text: CORRECT: PATENTEE; FROM: FUJITSU CO., LTD. TO: DELETION |
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| C56 | Change in the name or address of the patentee |
Owner name: SPANSION CO., LTD. Free format text: FORMER NAME OR ADDRESS: ADVANCED MICRO DEVICES INC. |
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| CP01 | Change in the name or title of a patent holder |
Address after: California, USA Patentee after: SPANSION LLC Address before: California, USA Patentee before: Flying cable Co.,Ltd. |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20160411 Address after: California, USA Patentee after: CYPRESS SEMICONDUCTOR Corp. Address before: California, USA Patentee before: SPANSION LLC |
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050309 Termination date: 20180831 |