KR100773994B1 - 밀봉된 텅스텐 게이트 ｍｏｓ 트랜지스터와 메모리 셀 및 그 제조 방법 - Google Patents

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Abstract

플래시 타입 EEPROM 디바이스에서 유용한 텅스텐 게이트 MOS 트랜지스터 및 메모리 셀은 질화 실리콘 캡핑 및 측벽층에 의해 MOS 트랜지스터 각각의 텅스텐 게이트 전극 접촉부를 밀봉함으로써 제조된다. 본 발명의 방법은 고온 및 산소 분위기의 후속 공정 동안 유해한 산화를 방지한다.

Description

밀봉된 텅스텐 게이트 ＭＯＳ 트랜지스터와 메모리 셀 및 그 제조 방법 {ENCAPSULATED TUNGSTEN GATE MOS TRANSISTOR AND MEMORY CELL AND METHOD OF MAKING SAME}
본 발명은 공통의 반도체 기판 위에 MOS 트랜지스터 및 메모리 셀을 제조하는 방법과 그러한 방법에 의해 획득되는 디바이스에 관한 것이다. 본 발명은 전기적으로 소거가능하고 프로그램가능한 판독 전용 플래시 메모리(플래시 EEPROM) 등의 고밀도 집적 반도체 메모리 디바이스를 약 0.18 미크론 이하의 설계 기준으로 제조하는데 특히 유용하다.
US-A-5 600 177에는 폴리실리콘 게이트 전극이 실리콘 기판 위에 형성되어 있고 이들 사이에 삽입된 게이트 산화막을 구비하는 MOSFET 장치를 형성하는 방법이 개시되어 있다. 텅스텐 규화물 층은 폴리실리콘 게이트 전극의 상부에 형성되어 있다. 두꺼운 질화 실리콘층은 상기 텅스텐 규화물 층의 상면에 형성되어 있고, 질화 실리콘으로 된 측벽 스페이서는 질화 실리콘, 텅스턴 규화물 및 폴리실리콘 적층의 측벽에 인접하여 제공된다.
EP-A-0 706 206에는 로컬 배선을 형성하기 위하여 티타늄 및 질화 티타늄으로 된 적절한 아교층과 함께 텅스텐층을 사용하여 인접한 유전체층에 대한 텅스텐의 접착 정도를 향상시키는 방법이 개시되어 있다.
US-A-5 789 294에는 반도체 제조 공정의 종료 시점에 고온의 어닐링을 행하는 방법이 개시되어 있다.
플래시 EEPROM은 모든 메모리 어레이 셀의 내용이 고속으로 동시에 소거될 수 있기 때문에 그와 같은 이름이 붙여진 것이다. 개별적으로 바이트를 소거하기 위하여 각각의 셀에 별도의 선택 트랜지스터를 포함시키는 플로팅 게이트 EEPROM과는 달리, 플래시 EEPROM은 선택 트랜지스터를 필요로 하지 않으며, 일괄 소거(bulk erasure)를 제공한다. 그 결과, 플래시 EEPROM 셀은 동일한 설계 기준으로 제조된 플로팅 게이트 EEPROM 셀보다 훨씬 작게 제조할 수 있어서, 쉽게 소거할 수 있고 재프로그래밍할 수 있는 고밀도 메모리를 형성할 수 있다.
종래의 플래시 EEPROM은 일반적으로, 통상은 실리콘 웨이퍼인 반도체 기판 내에 형성된 소스 영역과, 드레인 영역 및 채널 영역과, 기판 위에 형성되며 채널 영역과 제어 게이트 사이에 배치되는 플로팅 게이트를 포함하는 플로팅 게이트 메모리 셀로 구성된다. 대부분의 플래시 EEPROM 셀은 "더블-폴리" 구조를 사용하는데, 예를 들어 폴리실리콘으로 형성되며 "폴리 2"로 불리는 상부 층은 제어 게이트를 형성하고, "폴리 1"로 불리는 하부 폴리실리콘층은 플로팅 게이트를 형성한다. 게이트 산화물 층의 두께는 일반적으로 약 10nm이며, 인터폴리 유전체는 일반적으로 전체 두께가 약 25nm 이하인 산화 실리콘층/질화 실리콘층/산화 실리콘층("ONO")의 3층 복합물을 포함한다.
동작에 있어서, 채널 핫 전자(Channel Hot Electron :CHE) 주입에 의해 메모리 셀을 프로그래밍하기 위하여, 약 10 볼트의 높은 전압이 제어 게이트에 인가되고, 약 5 볼트의 적당히 높은 전압이 드레인 단자에 인가되는 한편, 소스와 기판 단자는 접지 전위에 놓인다. 셀을 소거하기 위하여, 소스 에지 소거(Source Edge Erase :SEE) 또는 채널 소거(Channel Erase :CE) 방법이 사용될 수 있다. SEE 방법에 따르면, 드레인 전위가 플로팅인 상태로, -10 볼트의 높은 음 전압이 제어 게이트에 인가되고, 약 5 볼트의 적당히 높은 전압이 소스 단자에 인가된다. CE 방법에 따르면, 소스 전위와 드레인 전위가 플로팅 상태로, -10 볼트의 높은 음 전압이 제어 게이트에 인가되고, 약 7 볼트의 적당히 높은 전압이 디바이스 본체(예를 들어, 웰)에 인가된다. 두 경우 모두, 터널 산화물 상에 충분히 큰 전계가 발생하고, 전자는 소스 단자(SEE 방법)에, 또는 채널 영역(CE 절차)을 통하여 플로팅 게이트로부터 밖으로 나올 수 있다.
플래시 EEPROM 시스템은 전술한 바와 같은 플로팅 게이트 메모리 셀의 2차원 어레이로 이루어진다. 일반적으로 어레이는 여러개의 스트링의 플로팅 게이트 메모리 트랜지스터를 포함하는데, 어느 하나의 디바이스의 소스를 인접 디바이스의 드레인에 결합함으로써, 각각의 트랜지스터는 스트링 내의 인접 트랜지스터에 결합되고, 그로인해 비트 라인을 형성하게 된다. 스트링에 수직하는 복수의 워드라인은 각 스트링의 메모리 셀의 제어 게이트에 각각 연결된다.
"행 선택기"로 불리는 CMOS 트랜지스터는 각 워드라인의 일 단부에서 사용되어, 필요에 따라 프로그램 전압을 각각의 워드라인에 공급한다. 행 선택 트랜지스터 및 예를 들어 전원 공급용의 다른 트랜지스터는 메모리 셀 어레이의 형성과 병행하여 반도체 웨이퍼 기판 내에 형성되며, 일반적으로 많은 동일한 공정 단계 및 조건을 사용한다. 일부 예에서, "폴리 2 주변 트랜지스터"로 불리는 트랜지스터가 반도체 기판의 주변 부분에 형성되며, "폴리 2" 또는 메모리 어레이 셀의 제어 게이트를 형성하기 위해 이용되는 상부의 폴리실리콘층을 사용한다.
그러한 주변 트랜지스터의 게이트 전극을 형성하는 "폴리 2" 층과 메모리 어레이 셀의 제어 게이트 전극을 전기적으로 접촉시키기 위하여, 예를 들어 티타늄(Ti) 또는 텅스텐(W) 등의 내열성 금속층이 (접착 및/또는 장벽층을 삽입하거나 삽입하지 않고) "폴리 2" 전극 위에 형성되고, 적절히 패터닝되고 어닐링된다. 이러한 접촉부를 형성하기 위하여 텅스텐을 사용하는 것이 특히 매력적인데, 그 이유는 텅스텐층과 폴리실리콘 게이트 전극 사이에 질화 티타늄(TiN)이나 질화 텅스텐(WNx)의 중간층을 제공하면, 텅스텐을 주성분으로 하는 폴리실리콘 게이트 전극 접촉부는 서브미크론 크기의 치수로 형성될 수 있고 (D. Hisamoto 등에 의한, 1995 Symposium on VLSI Technology Digest of Technical Papers. pp 115 - 116), 매우 작은 시트 저항(예를 들어 1.6 - 3 Ω/□)으로 형성될 수 있기 때문이다(D.H. Lee 등에 의한. 1995 Symposium on VLSI Technology Digest of Technical Papers. pp 119 - 120; K. Kasai 등에 의한 IEDM 94, pp 497 - 500). 그러나, 메모리 어레이 제조에 있어서 게이트 전극 접촉 금속으로서 텅스텐을 사용하는 경우에 발생하는 중대한 문제점은, MOS 트랜지스터 및 플래시 메모리 셀의 제조시에 산화 분위기에서 고온(예를 들어, 약 900℃)의 용광로 처리 동안 상기 트랜지스터 및 메모리 셀이 산화한다는 것이다.
따라서, 기존의 플래시 메모리 반도체 제조에 적합하고, 미크론 이하의 크기를 갖는 시트 저항이 매우 작은 텅스텐 게이트 전극 접촉부를 형성할 수 있고, 동시에 후속하는 처리 공정이 행해지는 동안에 산화를 제거하거나 감소시키는 처리 방식을 제공할 필요가 있다.
본 발명의 장점은 개선된 제어 게이트 전극 접촉 구조를 갖는 고밀도 플래시 메모리 어레이를 제조하는 방법을 제공하는데 있다.
본 발명의 또 다른 장점은 산화 분위기에서 고온 처리되는 동안 산화를 방지하는 제어 게이트 전극 구조를 포함하는 플래시 메모리 어레이를 제조하는 방법을 제공하는데 있다.
본 발명의 또 다른 장점은 MOS 트랜지스터의 게이트 전극 및 플래시 EEPROM의 메모리 셀의 제어 게이트 전극에 산화 방지 텅스텐을 주성분으로 하는 접촉부를 동시에 형성하는 방법을 제공하는데 있다.
본 발명의 또 다른 장점은 산화 방지 텅스텐을 주성분으로 하는 게이트 전극 접촉 구조를 갖는 고밀도 집적 플래시 EEPROM 반도체 디바이스를 제공하는데 있다.
본 발명의 상기한 목적 및 그 밖의 목적과 특징은, 한편으로 이하의 실시예의 설명을 통해 밝혀지고, 다른 한편으로는 이 기술분야에서 통상의 지식을 가진 자가 이하의 실시예를 숙고함으로써 밝혀지거나 본 발명의 실시를 통해 파악할 수 있다. 본 발명의 목적은 특히 특허청구의 범위에 기술된 바와 같이 달성될 수 있다.
본 발명에 따라, 전술한 목적 및 그 밖의 목적과 특징은 반도체 디바이스를 제조하는 방법에 의해 부분적으로 달성되는데, 상기 방법은:
실리콘을 포함하며, 표면을 갖는 반도체 기판을 제공하는 단계와,
상기 기판의 표면 상의 게이트 산화물층(a)과, 상기 게이트 산화물층 상의 전기 도전성 폴리실리콘층(b)과, 상기 폴리실리콘층 상의 장벽 재료층(c)과, 상기 장벽 재료층 상의 텅스텐층(d)과, 상기 텅스텐층 상의 질화 실리콘층(e)을 포함하는 적층을 상기 기판 표면 상에 순차적으로 형성하는 단계와,
상기 층(c) ~ (e)의 일부를 선택적으로 제거하여 상기 층(c) ~ (e)의 측벽면을 노출시키는 패턴을 형성하는 단계와,
상기 층(c) ~ (e)의 노출된 측벽면을 피복하는 질화 실리콘층(f)을 선택적으로 형성하고, 그에 의해 최상면과 측벽면에 형성된 질화 실리콘층(e) 및 (f)의 조합에 의해 상기 텅스텐 층(d)을 밀봉하는 단계와,
폴리실리콘층(b)의 일부를 선택적으로 제거하여 상기 층(c) ~ (e)의 측벽면과 실질적으로 수직방향으로 배치된 상태로 측벽면을 노출시키는 패턴을 형성하는 단계와,
그와 같이 형성된 적층을 산화 분위기에서 고온으로 어닐링하고, 그에 의해 상기 질화 실리콘 밀봉층(e) 및 (f)가 상기 어닐링 동안 상기 텅스텐층(d)의 산화를 방지하는 단계를 포함한다.
본 발명의 또 다른 양상에 따라, 반도체 디바이스는 트랜지스터를 포함하고, 적층 형성단계는 기판 표면의 적어도 주변부에 동일한 적층을 형성하는 단계를 포함하고, 전기적 도전성 폴리실리콘층(b)은 트랜지스터의 게이트 전극을 구성하고, 텅스텐층(d)은 게이트 전극 접촉부를 구성한다.
본 발명의 또 다른 양상에 따라, 본 발명의 제조 방법은,
삭제
게이트 산화물층(a)을 형성한 후에 그러나 폴리실리콘층(b)을 형성하기 전에, 상기 게이트 산화물층(a) 위에 전기적 도전성 폴리실리콘층(a')을 형성하는 단계와; 그리고,
상기 폴리실리콘층(a') 상에 인터폴리 유전체층(a")을 형성하는 단계를 더 포함하며, 상기 제조 방법은 폴리실리콘층(a') 및 인터폴리 유전체층(a")의 일부를 선택적으로 제거하여 층(b) - (e)의 상기 노출된 측벽면과 실질적으로 수직으로 배치된 측벽면을 노출시키는 단계를 더 포함하며,
상기 반도체 디바이스는 플래시 타입 EEPROM을 구성하고, 상기 폴리실리콘층(a')은 플로팅 게이트 전극을 구성하고, 상기 폴리실리콘층(b)은 제어 게이트 전극을 구성하고, 상기 텅스텐 층(d)은 낮은 시트 저항의 제어 게이트 전극 접촉부를 구성한다.
본 발명에 따른 실시예에 있어서, 폴리실리콘층(b)은 "폴리 2"에 대응하고, 폴리실리콘층(a')은 "폴리 1"에 대응하며, 장벽 재료층(c)은 질화 티타늄 또는 질화 텅스텐을 포함하며, 인터폴리 유전체층(a")은 산화 실리콘/질화 실리콘/산화 실리콘("ONO") 복합물을 포함하며, 어닐링 단계는 약 800℃ 내지 약 950℃의 온도에서 약 30분 내지 약 60분 동안 산소를 포함하는 분위기로 용광로 내에서 가열하는 단계를 포함한다.
본 발명의 또 다른 양상에 따르면, 반도체 디바이스 구조는,
실리콘을 포함하며, 적어도 하나의 활성 디바이스 영역이 형성된 표면을 갖는 반도체 기판과,
상기 적어도 하나의 활성 디바이스 영역의 기판 표면 상에 형성된 적층을 포함하고, 상기 적층은 상기 기판 상의 게이트 산화물층(a)과, 상기 게이트 산화물층 상의 전기적 도전성 폴리실리콘 게이트 전극층(b)과, 상기 폴리실리콘층 상의 질화 티타늄 또는 질화 텅스텐 장벽층(c)과, 상기 장벽층 상의 텅스텐 게이트 전극 접촉층(d)과, 그리고 상기 텅스텐층 상의 질화 실리콘층(e)을 포함하고, 층(b) ~ (e)의 측벽면을 노출시키도록 패터닝되며;
상기 층(c) ~ (e)의 노출된 측벽면을 덮는 질화 실리콘층(f)을 포함하고, 그에 의해 상기 텅스텐층(d)은 최상면과 측벽면 상에 각각 형성된 질화 실리콘층(e) 및 (f)의 조합에 의해 밀봉되고, 그로인해 산화 분위기에서 상승된 온도로 상기 디바이스 구조를 어닐링 처리하는 동안 상기 텅스텐층(d)의 산화가 방지된다.
본 발명의 또 다른 양상에 따라, 반도체 디바이스 구조는 트랜지스터를 포함하며, 적어도 하나의 활성 디바이스 영역은 반도체 기판의 적어도 주변 부분에 형성된다.
본 발명의 또 다른 양상에 따라, 반도체 디바이스 구조의 적층은,
상기 게이트 산화물층(a) 상의 전기 도전성 폴리실리콘층(a')(="폴리 1")과, 상기 폴리실리콘층(a') 상에 그리고 상기 폴리실리콘층(b)(="폴리 2") 아래의 산화 실리콘/질화 실리콘/산화 실리콘의 인터폴리 복합 유전체층(a")을 더 포함하며, 상기 폴리실리콘층(a')과 상기 복합 유전체층(a")은, 상기 적층의 층(b) ~ (e)의 측벽면과 실질적으로 수직으로 배치된 상태로 상기 측벽면을 노출시키도록 패터닝되고, 상기 반도체 디바이스 구조는 플래시 타입 EEPROM을 구성하고, 상기 폴리실리콘층(a')은 플로팅 게이트 전극을 구성하고, 상기 폴리실리콘층(b)은 게이트 전극을 구성하고, 상기 텅스텐층(d)은 제어 게이트 전극 접촉부를 구성한다.
본 발명의 또 다른 장점은 이하의 상세한 설명을 통해 명백히 밝혀진다. 이하의 상세한 설명에서는 오직 본 발명의 방법을 실시하는 최상의 모드를 예시하기 위하여 바람직한 실시예만이 도시되고 설명된다. 따라서, 본 발명은 발명의 범주를 벗어나지 않는 한 여러 가지로 변형 및 변경이 가능하다. 그러므로 도면 및 실시예의 설명은 본 발명을 예시하기 위한 것에 지나지 않으며, 이에 의해 본 발명이 제한되지 않는다.
도 1a 내지 도 1h 및 도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 플래시 타입의 EEPROM 디바이스의 "폴리 2" 주변 트랜지스터와 적층 게이트 메모리셀 부분을 형성하는 처리 단계를 보인 간략한 단면도이다.
본 발명의 방법에 따라 제조된 EEPROM 구조 및 디바이스의 대표적인 부분으로서 첨부 도면에 예시한 적층 및 라미네이트를 형성하는 다양한 층은 축적 비율에 따라 도시된 것이 아니며 본 발명의 특징을 가장 잘 예시하기 위하여 도시된 것임을 밝혀둔다.
도 1a 및 도 2a를 참조하면, 실리콘 기반(silicon-based) 반도체 기판(1)의 주변 부분과 중앙 부분 상에 각각 형성된 적층(L1 및 L2)이 도시되어 있다. 주변 트랜지스터를 형성하기 위한 적층(L1)은 기판(1)의 상면 위에 형성된 게이트 산화물층(2)과, 게이트 산화물층(2) 상의 전기적 도전성 폴리실리콘 게이트 전극층(3)("폴리 2")과, 폴리실리콘층(3) 상의 질화 티타늄(TiN) 또는 질화 텅스텐(WNx)으로 된 장벽 재료층(4)과, 장벽 재료층(4) 상의 텅스텐 게이트 전극 접촉층(5)과, 텅스텐 접촉층(5) 상의 질화 실리콘층(6)으로 이루어져 있다. 메모리 셀을 형성하기 위한 적층(L2)은, 상술한 층(2 - 6) 이외에, 게이트 산화물층(2) 상에 형성된 또 다른 전기적 도전성 폴리실리콘 게이트 전극층(7)("폴리 1")과, 폴리실리콘층(7) 상에 그리고 폴리실리콘층(3)("폴리 2") 아래에 형성된 산화 실리콘/질화 실리콘/산화 실리콘("ONO") 복합물로 된 인터폴리 유전체층(8)을 포함한다.
층(2 - 8)은 공지된 산화, 반응, 물리 및/또는 화학 증착 기술을 이용하여 형성된다. 본 명세서에서는 이들 기술에 대한 설명은 이루어지지 않는다. 장벽 재료층(4)을 형성하는 바람직한 방법은 질소(N2)를 포함하는 분위기에서의 티타늄 또는 텅스텐 타겟의 반응 스퍼터링 단계를 포함한다. 텅스텐 타겟을 사용하게 되면, 비반응 스퍼터링에 의해 중첩되는 텅스텐 접촉층(5)을 형성하기 위하여 동일한 타겟을 순차적으로 사용할 수 있다는 장점을 갖는다. 텅스텐 접촉층(5)은 또한, 예를 들어 텅스텐 헥사플루오라이드(WF6)를 이용하는 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다. 적층의 각각의 층의 적절한 두께 범위 및 바람직한 두께가 아래의 표 1에 기재되어 있다.
층 재료 두께 범위 Å 바람직한 두께 Å
2 산화 실리콘 25 - 150 70
3 폴리실리콘 900 - 2500 1200
4 질화 티타늄 또는 질화 텅스텐 50 - 300 100
5 텅스텐 700 - 4000 2000
6 질화 실리콘 150 - 1000 700
7 폴리실리콘 250 - 1000 500
8 산화 실리콘/ 질화 실리콘/ 산화 실리콘 50 - 300 150
적층(L1 및 L2)을 형성한 후에, 바닥 반사 방지 코팅층(9)("BARC")이 각각의 적층의 최상부에 위치하고 있는 질화 실리콘층(6) 상에 형성되며, 그 후에 패터닝된 포토레지스트층(10)이 공지된 방식으로 그 위에 형성된다. 그 다음에, 각각 질화 티타늄이나 질화 텅스텐, 텅스텐 및 질화 실리콘으로 이루어지는 층(4 - 6)이 BARC 층(9)과 함께, 에칭 마스크로서 패터닝된 포토레지스트층(10)을 사용하고 에칭 스톱으로서 폴리실리콘층(3)(폴리 2)을 사용하여 반응 이온 에칭(RIE) 등에 의해 에칭된다. BARC 층(9)의 아래 부분과 함께 포토레지스트층(10)이 제거된 후에, 도 1b 및 도 2b에 도시한 구조를 얻는다.
다음에, 도 1c 및 도 2c에 도시한 바와 같이, 두께가 약 1000 Å인 제 2 질화 실리콘막이 위와 같이 패터닝된 적층의 전체 노출면을 피복하도록 증착되고, 반응 이온 에칭에 의해 이방성 에칭되어, 제 1 질화 실리콘층(6)의 위쪽 표면에 형성된 제 2 질화 실리콘막의 두께의 대부분이 제거되는 한편, 적층의 측벽면을 피복하는 제 2 질화 실리콘의 "스페이서" 부분(11)은 남겨진다. 스페이서 부분(11)은 하단이 폴리실리콘층(3)에 가까운 폭을 갖고, 질화 실리콘 "캡핑(capping)"층(6)에 가까운 상단에서 필수적으로 폭이 없어지도록 테이퍼링된다. 테이퍼링된 스페이서 부분(11)의 하단 부분의 적절한 폭은 약 500 Å 내지 약 2500 Å이다.
질화 실리콘 "캡핑"층(6) 및 측벽 스페이서 부분(11)의 조합에 의해, 텅스텐 게이트 전극 접촉층(5)을 효과적으로 밀봉할 수 있고, 예를 들어 약 800℃ 내지 약 950℃의 온도에서 약 30분 내지 약 60분 동안 산소를 포함하는 분위기의 용광로 어닐링 등의, 후에 행해지는 산화 분위기의 고온처리에서 텅스텐 게이트 접촉층(5)의 유해한 산화 작용을 방지한다. 명백한 바와 같이, 양방의 질화 실리콘층의 폭과 밀도(또는 공극률)는 텅스텐 접촉층(5)과 반응하는 산화제(예를 들어, O2)의 유입을 효과적으로 방지하도록, 후 처리조건에 따라 선택되는 것이 명백하다. 이상의 고려사항 이외에, 질화 실리콘 캡핑층(6)의 증착 직후의 두께는 후속하는 처리 단계에서 더 이루어지는 에칭에 충분히 견딜 수 있는 두께이어야 한다.
그 다음에, 폴리실리콘층(3)은 반응 이온 에칭 등에 의해, 자기 정렬 하드 마스크(hard mask)로서 질화 실리콘 캡핑층(6)을 사용하여 에칭된다. 그 결과 얻어지는 구조는 도 1d 및 도 2d에 도시한 바와 같다. 플래시 메모리 셀의 경우, 인터폴리 복합 유전체층(8)의 산화 실리콘층 및 질화 실리콘층은 에칭 스톱의 기능을 하기 때문에, 이 경우도 자기 정렬 마스크로서 질화 실리콘 캡핑층(6)을 사용하여 다른 드라이 (예를 들어, 반응 이온) 에칭을 행하고, ONO 복합 유전체층(8) 및 폴리실리콘층(7)(폴리 1)의 노출 부분을 제거한다. 상기 공정에서의 에칭 선택성은 질화 실리콘에 대해 높고, 따라서 질화 실리콘 "캡핑"층(6)은 충분한 두께를 유지함으로써, 도 2e에 도시한 바와 같이, 임의의 후속하는 고온의 어닐링 공정 동안 텅스텐 접촉층(5)의 산화를 방지한다. 처리 과정 전반에 걸쳐 질화 실리콘 "캡핑"층(6)이 텅스텐 접촉층 상에 남아있다는 본 발명에 수반되는 기술적인 장점은 후속 단계에서 필드 산화물을 제거하기 위한 선택이 높은 에칭을 행하는 능력이다. 이 경우에도, 실리콘 "캡핑"층(6)과 측벽 스페이서층 부분(11)의 조합에 의해, 그와 관련된 임의의 고온 처리에서의 텅스텐 접촉층(5)의 산화를 효과적으로 방지한다.
도 1e 및 도 2e를 참조하면, 소스 영역(12) 및 드레인 영역(13) 등의, 그러나 이에 한정되지는 않는, 반도체 기판(1)에 서로 다른 도펀트 밀도와 프로파일의 활성 영역을 형성하기 위해, 다음에 일련의 낮은 도즈량과 중간 도즈량의 이온 주입 단계가 행해진다. 또한, 두께가 약 75Å인 프리-로우 도즈량 주입층을 형성하기 위해, 서로 다른 도즈량의 연속 주입 동안, 약 800℃ 내지 약 1000℃의 온도, 바람직하게는 약 900℃의 온도에서 어닐링 단계가 약 15분 내지 약 60분, 바람직하게는 약 30분 동안 행해진다. 전술한 바와 같이, 텅스텐 전극 접촉층(5)은 상기 단계 동안, 질화 실리콘 밀봉층(6 및 11)에 의해 산화가 효과적으로 방지된다.
이하에서는 소스 영역(12) 및 드레인 영역(13)과 같은 활성 영역을 형성하기 위한 도펀트 주입 단계 후에, 도 1f 및 도 2f를 참조하여, 기판(1)의 노출면 상에는 물론 적층(L1 및 L2)의 노출면 상에 산화물 스페이서층(14)은 약 500Å 내지 약 2000Å의 두께, 바람직하게는 약 1000Å의 두께로 형성된다. 메모리 셀의 경우, 도 2f에 도시한 바와 같이, 에칭 스톱으로서 질화 실리콘 캡핑층(6)을 사용하여 산화물층(14)이 선택적으로 에칭된다.
도 1g 및 도 2g를 참조하면, 다음에, 추가의 산화물층이 산화물층(14)의 측면에 증착되고, 그 결과 두께가 더 두꺼운 측벽 스페이서층(15)이 형성되고, 적층의 상면의 산화물은 선택적인 에칭에 의해 제거된다. 도 1h 및 도 2h에 도시한 추가 단계에서, 소스/드레인 N+ 영역(16) 및 Vss 접속은 종래의 방식에 따라 이온 주입에 의해 형성된다.
따라서, 산화 분위기에서의 고온의 열처리를 포함하는 모든 처리 단계 전반에 걸쳐 텅스텐 게이트 전극 접촉부를 효과적으로 밀봉하고 적소에 남아있는 본 발명에 의한 질화 실리콘층을 제공함으로써, 텅스텐 접촉부의 유해한 산화 문제가 제거되고, 따라서, 극히 낮은 시트 저항을 갖는 서브미크론 크기의 접촉부가 확실하게 얻어진다. 또한, 예시된 실시예에 있어서는 본 발명의 개념이 플래시 EEPROM의 제조에 적용되었으나, 본 발명의 방법 및 구조는 텅스텐 또는 텅스텐 기반 접촉부를 이용하는 모든 반도체 디바이스에 적용될 수 있다.
이상의 설명에서는, 본 발명의 완전한 이해를 제공하기 위하여 특정 재료, 구조, 반응, 공정 등의 세부적인 사항을 많이 언급하였다, 그러나 본 발명은 설명된 내용에 국한되지 않고 실행될 수 있다. 다른 예로, 본 발명을 불명료해지는 것을 방지하기 위하여 종래의 처리 구조 및 기법에 대해서는 상세히 설명하지 않았다.
본 명세서에는 본 발명의 바람직한 실시예만이 도시되고 설명되어 있다. 따라서, 본 발명은 이하에 기재하는 특허청구의 범위를 벗어나지 않는 한 여러 가지로 변형 및 변경이 가능하다.

Claims (20)

  1. 반도체 디바이스 제조 방법으로서,
    실리콘을 포함하며, 표면을 갖는 반도체 기판을 제공하는 단계와;
    상기 기판 표면에 적층을 형성하는 단계와, 여기서 상기 적층은 상기 기판 표면상의 게이트 산화물층(a)과, 상기 게이트 산화물층(a) 상의 전기 전도성 폴리실리콘층(b)과, 상기 폴리실리콘층(b) 상의 장벽 재료층(c)과, 상기 장벽 재료층(c) 상의 텅스텐층(d)과, 상기 텅스텐층(d) 상의 질화 실리콘층(e)을 순차적으로 포함하여 구성되며;
    상기 적층의 층(a) 및 (b)는 그대로 두고 상기 적층의 층(c) - (e)의 일부를 선택적으로 제거하여, 층(c) - (e)만의 측벽면을 노출시키는 패턴을 정의하는 단계와;
    상기 층(c) - (e)의 노출된 측벽면을 피복하는 질화 실리콘층(f)을 선택적으로 형성하여, 최상면과 측벽면 상에 형성된 질화 실리콘층(e) 및 (f)의 조합에 의해 상기 텅스텐층(d)을 밀봉하는 단계와;
    상기 폴리실리콘층(b)의 일부를 선택적으로 제거하여 상기 층(c) - (e)의 측벽면과 실질적으로 수직으로 배치된 측벽면을 노출시키는 패턴을 정의하는 단계와; 그리고
    상기 단계들을 수행하여 형성된 적층을 산화 분위기에서 고온으로 어닐링하는 단계-이때, 상기 적층을 어닐링하는 동안, 상기 질화 실리콘 밀봉층(e) 및 (f)는 상기 텅스텐 층(d)의 산화를 방지한다-를 포함하는 반도체 디바이스의 제조 방법.
  2. 제 1항에 있어서,
    상기 반도체 디바이스는 트랜지스터를 포함하고,
    상기 전기 전도성 폴리실리콘층(b)은 상기 트랜지스터의 게이트 전극을 구성하고, 상기 텅스텐층(d)은 게이트 전극 접촉부를 구성하며,
    상기 기판 표면의 적어도 주변부 상에 상기 적층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 기판 표면의 중앙부 상에 상기 적층을 형성하는 단계와; 그리고
    상기 게이트 산화물층(a)을 형성한 후 상기 폴리실리콘층(b)을 형성하기 전에, 상기 게이트 산화물층(a) 상에 전기 전도성 폴리실리콘 층(a')을 형성하는 단계와, 그리고 상기 폴리실리콘층(a') 상에 인터폴리 유전체층(a")을 형성하는 단계를 포함하며,
    상기 폴리실리콘층(a') 및 상기 인터폴리 유전체층(a")의 일부를 선택적으로 제거하여 층(b) - (e)의 상기 노출된 측벽면과 실질적으로 수직으로 배치된 측벽면을 노출시키는 단계를 더 포함하여 구성되며,
    상기 반도체 디바이스는 플래시 타입 EEPROM을 구성하고,
    상기 폴리실리콘층(a')은 플로팅 게이트 전극을 구성하고,
    상기 폴리실리콘층(b)은 낮은 시트 저항의 제어 게이트 전극을 구성하고,
    상기 텅스텐층(d)은 제어 게이트 전극 접촉부를 구성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 3항에 있어서,
    상기 어닐링 단계는, 산소를 포함하는 분위기에서 800℃ 내지 950℃의 온도로 30분 내지 60분 동안 상기 적층을 가열하여 어닐링하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 3항에 있어서,
    상기 게이트 산화물층(a)을 25Å 내지 150Å의 두께로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 3항에 있어서,
    상기 폴리실리콘층(a')을 250Å 내지 1000Å의 두께로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 3항에 있어서,
    상기 인터폴리 유전체층(a")을 50Å 내지 300Å의 두께로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 7항에 있어서,
    상기 인터폴리 유전체층(a")은 산화 실리콘/질화 실리콘/산화 실리콘 복합물을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 3항에 있어서,
    상기 폴리실리콘층(b)을 900Å 내지 2500Å의 두께로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제 3항에 있어서,
    상기 장벽 재료층(c)을 50Å 내지 300Å의 두께로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제 10항에 있어서,
    질소를 포함하는 분위기에서, 텅스텐 타겟의 반응 스퍼터링에 의해 질화 텅스텐을 포함하는 상기 장벽 재료층(c)을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제 10항에 있어서,
    질소를 포함하는 분위기에서, 티타늄 타겟의 반응 스퍼터링에 의해 증착된 질화 티타늄을 포함하는 상기 장벽 재료층(c)을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제 3항에 있어서,
    물리 또는 화학 기상 증착 공정에 의해 상기 텅스텐층(d)을 700Å 내지 4000Å의 두께로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제 3항에 있어서,
    상기 질화 실리콘층(e)을 150Å 내지 1000Å의 두께로 텅스텐층(d)의 상면에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제 3항에 있어서,
    상기 층(c) - (e)의 측벽면에 상기 질화 실리콘층(f)을 기판 표면에 가까운 하단부에서 500Å 내지 2500Å의 폭으로 형성하는 단계와,
    상측 상단부에서는 반드시 폭이 없도록 테이퍼링하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 3항에 있어서,
    기판 표면의 선택된 위치에서 소스 및 드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제 16항에 있어서,
    상기 적층 및 상기 질화 실리콘층(f)의 적어도 측벽면을 피복하는 적어도 하나의 산화물층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 반도체 디바이스에 있어서,
    실리콘을 포함하며, 적어도 하나의 활성 디바이스 영역이 형성된 표면을 갖는 반도체 기판과;
    상기 적어도 하나의 활성 디바이스 영역 상의 상기 기판 상에 형성되는 적층과, 여기서 상기 적층은 상기 기판 표면 상의 게이트 산화물층(a)과, 상기 게이트 산화물층(a) 상의 전기 전도성 폴리실리콘 게이트 전극층(b)과, 상기 폴리실리콘 게이트 전극층(b) 상의 질화 티타늄 또는 질화 텅스텐 장벽층(c)과, 상기 장벽층(c) 상의 텅스텐 게이트 전극 접촉층(d)과, 그리고 상기 텅스텐 게이트 전극 접촉층(d) 상의 질화 실리콘층(e)을 순차적으로 포함하여 구성되고;
    상기 적층은 층(c) - (e)만의 측벽면을 선택적으로 노출시키도록 패터닝되고; 그리고
    상기 적층 중 층(c) - (e)의 노출된 측벽면만을 피복하는 질화 실리콘층(f)을 포함하며, 상기 텅스텐 게이트 전극 접촉층(d)은 최상면과 측벽면 상에 형성된 질화 실리콘층(e) 및 (f)의 조합에 의해 각각 밀봉됨으로써, 산화 분위기에서 고온으로 상기 디바이스 구조를 어닐링하는 동안 상기 텅스텐 게이트 전극 접촉층(d)의 산화가 방지되는 것을 특징으로 하는 반도체 디바이스.
  19. 제 18항에 있어서,
    상기 반도체 디바이스는 트랜지스터를 포함하여 구성되며,
    상기 적어도 하나의 활성 디바이스 영역은 상기 반도체 기판의 적어도 주변 부에 형성되는 것을 특징으로 하는 반도체 디바이스.
  20. 제 18항에 있어서,
    상기 적층은, 상기 게이트 산화물층(a) 상의 전기 전도성 폴리실리콘층(a')과, 그리고 상기 전도성 폴리실리콘층(a') 위 그리고 상기 폴리실리콘 게이트 전극층(b) 아래의 산화 실리콘/질화 실리콘/산화 실리콘 복합 인터폴리 유전체층(a")을 더 포함하여 구성되고, 여기서 상기 전도성 폴리실리콘층(a')과 상기 복합 인터폴리 유전체층(a")은 상기 적층의 층(b) - (e)의 측벽면과 실질적으로 수직으로 배치된 측벽면을 노출시키도록 패터닝되며,
    상기 반도체 디바이스는 플래시 타입 EEPROM을 구성하고,
    상기 전도성 폴리실리콘층(a')은 플로팅 게이트 전극을 구성하고,
    상기 폴리실리콘 게이트 전극층(b)은 제어 게이트 전극을 구성하고,
    상기 텅스텐 게이트 전극 접촉층(d)은 제어 게이트 전극 접촉부를 구성하는 것을 특징으로 하는 반도체 디바이스.
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