JPH1168095A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH1168095A
JPH1168095A JP9216765A JP21676597A JPH1168095A JP H1168095 A JPH1168095 A JP H1168095A JP 9216765 A JP9216765 A JP 9216765A JP 21676597 A JP21676597 A JP 21676597A JP H1168095 A JPH1168095 A JP H1168095A
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film
patterning
etching
resist pattern
semiconductor device
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Satoshi Mihara
智 三原
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Original Assignee
Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 シリコン膜と金属膜との積層パターン形成時
に、下地表面に与えるダメージを軽減することができる
半導体装置の製造方法を提供する。 【解決手段】 半導体基板の表面上に、シリコンからな
る第１の膜を堆積する。第１の膜の表面上に、タングス
テンに対してエッチング選択性のある材料からなる第２
の膜を堆積する。第２の膜の上に、タングステンからな
る第３の膜を堆積する。第３の膜の上に、レジストパタ
ーンを形成し、このレジストパターンをマスクとして、
第３の膜を部分的にエッチングする。第２の膜を、第３
の膜と同一形状にパターニングする。第１の膜を、第３
の膜と同一形状にパターニングする。第３の膜をパター
ニングする工程の後、第１の膜をパターニングする工程
の前に、さらに、レジストパターンを８０℃以上の温度
まで加熱する工程と、半導体基板を大気中に取り出す工
程と、レジストパターンを剥離する工程とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にシリコン膜とその上に形成された金属
膜との積層構造をパターニングする工程を含む半導体装
置の製造方法に関する。
【０００２】近年のＭＯＳトランジスタの高性能化に伴
い、ゲート電極の低抵抗化が求められている。特に、ゲ
ート電極をシリコン膜と金属膜との積層構造として低抵
抗化を図る技術が注目されている。
【０００３】
【従来の技術】特開平４−２１９９２９号公報に、タン
グステン（Ｗ）とＴｉＮとの積層構造をパターニングす
る技術が開示されている。この技術によると、上層のＷ
膜の上に形成したレジストパターンをマスクとし、Ｆ系
ガスを用いてＷ膜を部分的にエッチングする。その後、
Ｃｌ2 またはＢｒ系のガスを用いてＴｉＮ膜を部分的に
エッチングする。ＴｉＮ膜のエッチング後、レジストパ
ターンを除去することにより、パターニングされたＷ膜
とＴｉＮ膜との積層構造を得ることができる。
【０００４】
【発明が解決しようとする課題】ゲート電極となる積層
膜を部分的にエッチングしてゲート電極を残す際には、
通常、ゲート電極の両側にゲート絶縁膜が露出する。こ
のゲート絶縁膜の下のシリコン層にダメージを与えない
ためには、ゲート絶縁膜が露出した時点で自動的にエッ
チングを停止させることが望ましい。このためには、ゲ
ート絶縁膜に対して、ゲート電極となる積層膜のエッチ
ング選択比を高くする必要がある。しかし、特開平４−
２１９９２９号公報に開示された条件では、このエッチ
ング選択比が不十分であり、ゲート絶縁膜及びその下の
シリコン層がダメージを受けやすい。
【０００５】本発明の目的は、シリコン膜と金属膜との
積層パターン形成時に、下地表面に与えるダメージを軽
減することができる半導体装置の製造方法を提供するこ
とである。
【０００６】
【課題を解決するための手段】本発明の一観点による
と、半導体基板の表面上に、シリコンからなる第１の膜
を堆積する工程と、前記第１の膜の表面上に、タングス
テンに対してエッチング選択性のある材料からなる第２
の膜を堆積する工程と、前記第２の膜の上に、タングス
テンからなる第３の膜を堆積する工程と、前記第３の膜
の上に、レジストパターンを形成する工程と、前記レジ
ストパターンをマスクとして、前記第３の膜を部分的に
エッチングしてパターニングし、前記第２の膜の表面で
エッチングを停止する工程と、前記第２の膜を、前記第
３の膜と同一形状にパターニングする工程と、前記第１
の膜を、前記第３の膜と同一形状にパターニングする工
程とを有し、前記第３の膜をパターニングする工程の
後、前記第１の膜をパターニングする工程の前に、さら
に、前記レジストパターンを８０℃以上の温度まで加熱
する工程と、前記半導体基板を大気中に取り出す工程
と、前記レジストパターンを剥離する工程とを含む半導
体装置の製造方法が提供される。
【０００７】半導体基板を大気中に取り出す前に、レジ
ストパターンを８０℃以上の温度まで加熱すると、レジ
ストパターン剥離後に残る残渣が容易に除去できるよう
になる。第１の膜をエッチングする時には既にレジスト
パターンが剥離されている。このため、レジストパター
ンから放出される炭素の影響を回避することができる。
例えば、第１の膜の下にＳｉＯ2 膜が形成されている場
合、エッチング雰囲気中に炭素が含まれていると、Ｓｉ
Ｏ2 膜に対するシリコン膜のエッチング選択比が低下し
てしまう。
【０００８】本発明の他の観点によると、半導体基板の
表面上に、シリコンからなる第１の膜を堆積する工程
と、前記第１の膜の表面上に、タングステンに対してエ
ッチング選択性のある材料からなる第２の膜を堆積する
工程と、前記第２の膜の上に、タングステンからなる第
３の膜を堆積する工程と、前記第３の膜の上に、レジス
トパターンを形成する工程と、前記レジストパターンを
マスクとして、前記第３の膜を部分的にエッチングして
パターニングし、前記第２の膜の表面でエッチングを停
止する工程と、前記第２の膜を、前記第３の膜と同一形
状にパターニングする工程と、前記第１の膜を、前記第
３の膜と同一形状にパターニングする工程とを有し、前
記第３の膜をパターニングする工程の後、前記第１の膜
をパターニングする工程の前に、さらに、前記半導体基
板を大気に晒すことなく、前記レジストパターンを剥離
する工程を含む半導体装置の製造方法が提供される。
【０００９】レジストパターンの剥離前に半導体基板を
大気に晒さないことにより、残渣を残すことなくきれい
にレジストパターンを剥離することが可能になる。
【００１０】
【発明の実施の形態】特開平４−２１９９２９号公報に
開示された方法によると、レジストパターンをマスクと
して、Ｗ膜及びＴｉＮ膜をエッチングする。この方法だ
と、レジストパターンに含まれる炭素の影響により、Ｓ
ｉＯ2 からなるゲート絶縁膜に対するエッチング選択比
が低下してしまう。エッチング選択比を高くするために
は、少なくともゲート絶縁膜を露出させる前にレジスト
パターンを除去することが好ましい。
【００１１】本発明の実施例の説明を行う前に、上記考
察に基づいて行った予備実験について説明する。
【００１２】図６Ａに示すように、シリコン基板１００
の上に、ＳｉＯ2 膜１０１、ポリシリコン膜１０２、Ｔ
ｉＮ膜１０３、Ｗ膜１０４、ＳｉＯＮ膜１０５が積層さ
れた基板を準備する。ＳｉＯＮ膜１０５の上にレジスト
パターン１０６を形成する。
【００１３】レジストパターン１０６をマスクとし、Ｎ
Ｆ3 ガスを用いてＳｉＯＮ膜１０５とＷ膜１０４を部分
的にエッチングする。このとき、ＴｉＮ膜１０３がエッ
チング停止層として作用する。その後、基板を大気中に
取り出す。マイクロ波プラズマのダウンフロー型レジス
ト剥離装置の処理室内に基板を装填し、Ｏ2 とＨ2 Ｏの
プラズマを用いてレジストパターン１０６を剥離した。
【００１４】図６Ｂは、レジストパターン１０６を剥離
した後の基板の断面図を示す。パターニングされたＳｉ
ＯＮ膜１０５とＷ膜１０６の積層構造の側面から上方に
向かって突出した壁状の残渣１０６、及び積層構造の側
面の下方部分に密着した残渣１０７が残った。残渣１０
６は、アミン系の溶液（アクト社製、ＡＣＴ９３５）に
より除去できたが、残渣１０７は除去できなかった。
【００１５】残渣１０７が残ってしまうため、Ｗ膜１０
４とＳｉＯＮ膜１０５をマスクとしてＴｉＮ膜１０３及
びポリシリコン膜１０２を制御性よくパターニングする
ことができない。本発明の実施例によると、この残渣の
発生を防止もしくは残渣を除去して、ＴｉＮ膜及びポリ
シリコン膜を制御性よくエッチングすることが可能にな
る。
【００１６】図１を参照して本発明の第１の実施例につ
い説明する。図１Ａに示すように、シリコン基板１の表
面層を、温度約９００℃で熱酸化し、厚さ約１０ｎｍの
ゲート絶縁膜２を形成する。ゲート絶縁膜２の上に、原
料ガスとしてＳｉＨ4 を用いた化学気相堆積（ＣＶＤ）
により、厚さ約５０ｎｍのポリシリコン膜３を堆積す
る。ポリシリコン膜３の上に、Ｔｉターゲット及びＮ2
ガスとＡｒガスを用いた反応性スパッタリングにより、
厚さ約２５ｎｍのＴｉＮ膜４を堆積する。ＴｉＮ膜４の
上に、原料ガスとしてＷＦ6 を用いたＣＶＤにより、厚
さ約１５０ｎｍのＷ膜５を堆積する。Ｗ膜５の上に、原
料ガスとしてＳｉＨ4 とＯ2 とＮ2 を用いたＣＶＤによ
り、厚さ約９０ｎｍのＳｉＯＮ膜６を堆積する。なお、
ポリシリコン膜３の代わりにアモルファスシリコン膜を
堆積してもよい。
【００１７】ＳｉＯＮ膜６の上に、レジストパターン７
を形成する。レジストパターン７をマスクとして、Ｓｉ
ＯＮ膜６及びＷ膜５をエッチングする。
【００１８】図４に、エッチング装置の概略を示す。上
下が開口した石英製の処理容器６０の上側開口部が、電
極６１により密閉されている。電極６１には、高周波電
源７２から高周波電圧が印加される。電極６１内には静
電チャックが実装されており、その下面に処理基板６６
が保持される。
【００１９】さらに、電極６１内には、冷却水流路６４
が取り付けられている。低温チラー６３から冷却水流路
６４内に冷却水が供給され、静電チャックにより保持さ
れた処理基板６６が冷却される。処理基板を保持する面
に、ガス供給管６５ａ及びガス排出管６５ｂが開口して
いる。ガス供給管６５ａからＨｅガスが供給される。Ｈ
ｅガスは、基板保持面と基板６６との間に充満し、ガス
排出管６５ｂを通って排出される。基板保持面と処理基
板６６との間に充満したＨｅガスが熱伝導媒体として作
用し、基板６６が効率的に冷却される。
【００２０】処理容器６０の下側開口部の中央部に、エ
ッチングガス供給口７０が配置されている。エッチング
ガス供給口７０から処理容器６０内にエッチングガスが
供給される。処理容器６０内に供給されたエッチングガ
スは、下側開口部の内周面とエッチングガス供給口７０
との間の間隙７１を通って外部に排出される。
【００２１】図１Ａに戻って、ＳｉＯＮ膜６及びＷ膜５
のエッチング条件を説明する。まず、エッチングガスと
して流量１４０ｓｃｃｍのＮＦ3 ガスと流量７０ｓｃｃ
ｍのＡｒガスを用い、処理容器内の圧力を０．１ｔｏｒ
ｒ、印加電力を５００Ｗ、チラー温度を−５０℃として
１５秒間のエッチングを行う。なお、Ｗ膜のエッチング
は、基板温度を−２０℃以下として行うことが好まし
い。続いて、エッチングガスとして流量７５ｓｃｃｍの
ＳＦ6 ガスと流量３ｓｃｃｍのＮ2 ガスを用い、処理容
器内の圧力を０．０８ｔｏｒｒ、印加電力を２３０Ｗ、
チラー温度を−５０℃としてエッチングを行う。なお、
Ｗ膜５のエッチングガスとして、フッ素を含むガス、例
えばＮＦ3 ガス、ＮＦ3 とＡｒとの混合ガス、ＳＦ6 ガ
ス、またはＳＦ6 とＮ2 との混合ガスを用いてもよい。
【００２２】処理容器内のプラズマの発光スペクトルを
観測して、Ｗ膜５のエッチング終了時点を検出する。Ｆ
原子に起因する発光ピークの強度が急激に増加する時点
が、Ｗ膜５のエッチング終了と考えられる。Ｆ原子に起
因する発光ピークの強度が急激に増加した時点からさら
にオーバエッチングを行う。オーバエッチングの時間
は、ＳＦ6 ガスの導入からＷ膜５のエッチング終了検出
までの時間の約１０％である。ＴｉＮ膜４がエッチング
停止層として作用するため、Ｗ膜５を再現性よく除去す
ることができる。
【００２３】図１Ｂに、Ｗ膜５をエッチングした後の基
板の断面図を示す。この基板を図４に示すエッチング装
置内に配置したまま、処理容器６０内を真空排気し、温
度８０℃で１分間の熱処理を行う。熱処理後、基板を大
気中に取り出し、マイクロ波プラズマのダウンフロー型
レジスト剥離装置を用いて、レジストパターン７を剥離
する。
【００２４】図５に、実施例で用いたレジスト剥離装置
の概略を示す。Ａｌ製の処理容器８０内の空間が網目状
のシャワーヘッド８１により上部のプラズマ発生室８２
と下部の処理室８３に分離されている。導波管８４を伝
搬してきたマイクロ波が、石英製のマイクロ波透過窓８
５を通してプラズマ発生室８２内に導入される。また、
プラズマ発生室８２内に、ガス導入管８６を通して処理
ガスが供給される。処理室８３内には、処理基板８７を
載置するためのステージ８８が配置されている。
【００２５】プラズマ発生室８２内に供給された処理ガ
スは、マイクロ波によりプラズマ化される。このプラズ
マがシャワーヘッド８１を通って下方に流れ、ステージ
８８に載置された処理基板８７の表面に達する。このプ
ラズマにより、処理基板８７の表面に形成されているレ
ジストパターンがアッシング除去される。処理室８３内
のプラズマ及び反応生成物は、下方のガス排気口８９か
ら外部に排出される。
【００２６】図１Ｂに戻って、レジストパターン７のア
ッシング条件について説明する。使用したアッシングガ
スは、流量１３５０ｓｃｃｍのＯ2 ガスと流量１５０ｓ
ｃｃｍのＨ2 Ｏガスである。処理室内の圧力は１．０ｔ
ｏｒｒ、マイクロ波パワーは１．４ｋＷ、基板温度は２
００℃である。この条件でレジストパターン７をアッシ
ング除去したところ、図６Ｂに示すような側面下方の残
渣１０７は残らなかった。側面の上に突出した壁状の残
渣１０６は、アミンを含む処理液（アクト社製、ＡＣＴ
９３５）を用い、温度７５℃の条件で１５分間処理する
ことによりきれいに除去することができた。
【００２７】なお、アッシングガスとして、ＣＦ4 、Ｓ
Ｆ6 、またはＮＦ3 等のＦ原子を含むガスを使用しても
よい。
【００２８】レジストパターン７の除去後、パターニン
グされたＳｉＯＮ膜６をマスクとし、図４に示すエッチ
ング装置を用いてＴｉＮ膜４とポリシリコン膜３をエッ
チングする。
【００２９】ＴｉＮ膜４のエッチングは、エッチングガ
スとしてＣｌ2 を用い、ガス流量５０ｓｃｃｍ、圧力
０．０５ｔｏｒｒ、印加電力５００Ｗ、チラー温度８０
℃の条件で約１０秒間行う。ポリシリコン膜３のエッチ
ングは、エッチングガスとしてＨＢｒを用い、ガス流量
１００ｓｃｃｍ、圧力０．１ｔｏｒｒ、印加電力３００
Ｗ、チラー温度８０℃の条件で行う。
【００３０】図１Ｃは、ＴｉＮ膜４とポリシリコン膜３
をエッチングした後の基板の断面図を示す。図１Ｃに示
すように、周囲のゲート絶縁膜２を残したまま、側面が
ほぼ垂直に切り立ったポリシリコン膜３からＳｉＯＮ膜
６までのゲート積層構造を形成することができた。この
ようにして、ポリシリコン膜３、ＴｉＮ膜４、及びＷ膜
５の３層からなるゲート電極を形成することができる。
【００３１】なお、ポリシリコン膜３のエッチングガス
として、Ｃｌ2 ガス、Ｃｌ2 とＯ2との混合ガス、また
はＨＢｒとＯ2 との混合ガスを用いてもよい。
【００３２】図１Ｄは、ゲート電極形成後、ソース／ド
レイン領域を形成して作製したＭＯＳトランジスタの概
略断面図を示す。以下、図１Ｃ以降の工程を簡単に説明
する。
【００３３】ゲート積層構造をマスクとして、シリコン
基板１の表面に低濃度ドレイン構造形成のための不純物
をイオン注入する。ゲート電極の両側に露出しているゲ
ート絶縁膜２をエッチング除去する。その後、ゲート積
層構造の側面上にサイドウォール絶縁膜９を形成する。
サイドウォール絶縁膜９とゲート積層構造とをマスクと
して、ソース／ドレイン領域形成のためのイオン注入を
行う。活性化アニールを行い、ゲート積層構造の両側の
基板表面層に、ソース領域８Ｓとドレイン領域８Ｄを形
成する。
【００３４】第１の実施例では、図１Ｂまでの工程の
後、基板を大気中に取り出す前に８０℃の熱処理を行っ
ている。この熱処理により、レジストパターン７のアッ
シング後に、除去困難な残渣が残ることを防止できる。
アッシング後の残渣は、アミンを含む処理液で除去可能
である。
【００３５】なお、熱処理温度を５０℃としたところ、
除去困難な残渣が残った。このため、大気中に取り出す
前の熱処理の温度を８０℃以上とすることが好ましい。
また、レジストの変質を防止するために、熱処理温度を
２００℃以下とすることが好ましい。また、十分な熱処
理の効果を得るために、熱処理時間を３０秒以上とする
ことが好ましい。
【００３６】図１Ｃまでの工程において、ポリシリコン
膜３のエッチング時に、ＳｉＯＮ膜６とＷ膜５の積層が
マスクとして用いられる。この時、レジストパターンが
残っていないため、炭素による悪影響を回避でき、Ｓｉ
Ｏ2 からなるゲート絶縁膜２に対してポリシリコン膜３
を高い選択比でエッチングすることが可能となる。
【００３７】次に、図２を参照して、第２の実施例につ
いて説明する。図２Ａまでの工程は、第１の実施例にお
ける図１Ａまでの工程と同様である。その後、第１の実
施例では、レジストパターン７をマスクとしてＷ膜５ま
でをエッチングしたが、第２の実施例では、その下のＴ
ｉＮ膜４までをエッチングする。ＳｉＯＮ膜６及びＷ膜
５のエッチング条件は、第１の実施例の場合と同様であ
る。
【００３８】Ｗ膜５をエッチングした後、真空を保った
まま他の処理容器内まで搬送し、ＴｉＮ膜４のエッチン
グを行う。ＴｉＮ膜４のエッチングは、エッチングガス
としてＣｌ2 を用い、ガス流量５０ｓｃｃｍ、圧力０．
０５ｔｏｒｒ、印加電力５００Ｗ、チラー温度８０℃の
条件で約１０秒間行う。
【００３９】このとき、レジストパターン７が、温度８
０℃まで加熱される。このため、第１の実施例の場合と
同様に、基板が大気中に取り出される前に、レジストパ
ターン７が８０℃の熱履歴を経験することになる。
【００４０】図２Ｂは、ＴｉＮ膜４をエッチングした後
の基板の断面図を示す。この基板を大気中に取り出し、
図５に示すレジスト剥離装置を用いてレジストパターン
７を剥離する。アッシング条件は、第１の実施例におけ
る図１Ｂのレジストパターン７のアッシング条件と同様
である。レジストパターン７を除去した後の残渣は、ア
ミンを含む処理液できれいに除去することができた。
【００４１】ＳｉＯＮ膜６をマスクとして、ポリシリコ
ン膜３を部分的にエッチングする。ポリシリコン膜３の
エッチング条件は、第１の実施例における図１Ｂのポリ
シリコン膜３のエッチング条件と同様である。
【００４２】図２Ｃは、ポリシリコン膜３をエッチング
した後の基板の断面図を示す。本実施例の場合も、レジ
ストパターン７を剥離した後の残渣を容易に除去できる
ため、第１の実施例と同様に、側面の切り立ったポリシ
リコン膜３からＳｉＯＮ膜６までのゲート積層構造を制
御性よく形成することができる。また、ポリシリコン膜
３のエッチング時にレジストパターン７が残っていない
ため、ゲート絶縁膜２に対してポリシリコン膜３を高い
選択比でエッチングすることができる。
【００４３】上記第１及び第２の実施例では、図１Ａ及
び図２Ａに示すように、Ｗ膜５の上にＳｉＯＮ膜６を堆
積している。図１Ｂ及び図２Ｂの各々の後の工程におい
て、ＳｉＯＮ膜６をマスクとしてポリシリコン膜３をエ
ッチングしている。Ｗ膜５の上にＳｉＯＮ膜６を堆積す
ることなく、Ｗ膜５をマスクとしてポリシリコン膜３を
エッチングしてもよい。
【００４４】次に、図３を参照して、第３の実施例につ
いて説明する。第１及び第２の実施例では、レジストパ
ターンを剥離する前に基板を大気中に取り出した。これ
に対し、第３の実施例では基板を大気中に取り出すこと
なくレジストパターンの剥離を行う。
【００４５】図３Ａまでの工程は、第１の実施例におけ
る図１Ａまでの工程とほぼ同様であり、図１Ａに示すＳ
ｉＯＮ膜６を堆積しない点のみが異なる。レジストパタ
ーン７をマスクとしてＷ膜５を部分的にエッチングす
る。Ｗ膜５のエッチングは、エッチングガスとしてＮＦ
3 とＡｒとを用い、ＮＦ3 ガスの流量１５０ｓｃｃｍ、
Ａｒガスの流量１５０ｓｃｃｍ、圧力０．１ｔｏｒｒ、
印加電力２００Ｗ、チラー温度−５０℃の条件で行う。
【００４６】図３Ｂは、Ｗ膜５をエッチングした後の基
板の断面図を示す。この基板を大気に晒すことなく、図
５に示すレジスト剥離装置の処理容器内に装填する。第
１の実施例の図１Ｂに示すレジストパターン７のアッシ
ング条件と同一の条件でレジストパターン７を剥離す
る。残渣を残すことなくきれいにレジストパターンを剥
離することができた。Ｗ膜５をマスクとしてＴｉＮ膜４
とポリシリコン膜３をエッチングする。
【００４７】図３Ｃは、ポリシリコン膜３をエッチング
した後の基板の断面図を示す。この場合も、第１の実施
例の場合と同様に、ゲート絶縁膜２に対して高い選択比
でポリシリコン膜３をエッチングすることができる。
【００４８】図３Ｄは、図３Ｃに示すゲート積層構造を
用いたＭＯＳトランジスタを示す。ソース領域８Ｓ、ド
レイン領域８Ｄ、及びサイドウォール絶縁膜９の形成方
法は、第１の実施例における図１Ｄまでの工程と同様で
ある。
【００４９】第３の実施例では、図３ＢのＴｉＮ膜４及
びポリシリコン膜３のエッチング時に、Ｗ膜５をマスク
として用いたが、第１の実施例における図１Ａに示すよ
うに、Ｗ膜５の上にＳｉＯＮ膜６を堆積し、このＳｉＯ
Ｎ膜６をマスクとして用いてもよい。
【００５０】上記第１〜第３の実施例では、例えば図１
Ａに示すようにＷ膜５の下にＴｉＮ膜４を配置した場合
を説明した。ＴｉＮ膜４の代わりに、Ｗに対してエッチ
ング選択性のある材料からなる膜を用いてもよい。例え
ば、ＴｉＮ膜とＴｉ膜との２層構造の膜を用いてもよ
い。
【００５１】また、第１及び第２の実施例では、例えば
図１Ａに示すようにＷ膜５の上にＳｉＯＮ膜６を堆積す
る場合を説明した。ＳｉＯＮ膜６の代わりに、炭素を含
まない無機材料からなる膜を用いてもよい。例えば、Ｓ
ｉＮ膜、ＳｉＯ2 膜、またはこれらを積層した膜を用い
てもよい。
【００５２】また、上記第１〜第３の実施例では、例え
ば図１Ｂの後、反応性イオンエッチング（ＲＩＥ）装置
を用いてＴｉＮ膜４及びポリシリコン膜３をエッチング
する場合を説明した。ＲＩＥ装置の代わりに、ＥＣＲプ
ラズマエッチング装置を用いてもよい。この場合、例え
ば、Ｃｌ2 ガス流量３０ｓｃｃｍ、Ｏ2 ガス流量５ｓｃ
ｃｍ、圧力５ｍｔｏｒｒ、マイクロ波電力１２００Ｗ、
バイアス用高周波電力３０Ｗ、チラー温度２０℃の条件
で行う。
【００５３】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
Ｗ膜のエッチングの後、基板を大気中に取り出す前に、
Ｗ膜のエッチングマスクとして用いたレジストパターン
を加熱する。この加熱により、レジストパターンを除去
した後の残渣の発生を抑制することができ、発生した残
渣も容易に除去することができる。Ｗ膜の下に配置され
たＳｉ膜をエッチングする際にレジストパターンが残っ
ていないため、ＳｉＯ2膜に対して高い選択比でＳｉ膜
をエッチングすることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の製造
方法を説明するための基板の断面図である。
【図２】本発明の第２の実施例による半導体装置の製造
方法を説明するための基板の断面図である。
【図３】本発明の第３の実施例による半導体装置の製造
方法を説明するための基板の断面図である。
【図４】本発明の実施例で用いたエッチング装置の概略
を示す図である。
【図５】本発明の実施例で用いたレジスト剥離装置の概
略を示す図である。
【図６】予備実験の各工程後の基板の状態を示す断面図
である。
【符号の説明】
１ シリコン基板 ２ ゲート絶縁膜 ３ ポリシリコン膜 ４ ＴｉＮ膜 ５ Ｗ膜 ６ ＳｉＯＮ膜 ７ レジストパターン ８Ｓ ソース領域 ８Ｄ ドレイン領域 ９ サイドウォール絶縁膜 ６０ 処理容器 ６１ 電極 ６２ 断熱材 ６３ 低温チラー ６４ 冷却水流路 ６５ａ ガス供給管 ６５ｂ ガス排出管 ７０ エッチングガス供給口 ７１ 間隙 ７２ 高周波電源 ８０ 処理容器 ８１ シャワーヘッド ８２ プラズマ発生室 ８３ 処理室 ８４ 導波路 ８５ マイクロ波透過窓 ８６ ガス導入管 ８７ 処理基板 ８８ ステージ ８９ ガス排気口

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面上に、シリコンからな
    る第１の膜を堆積する工程と、 前記第１の膜の表面上に、タングステンに対してエッチ
    ング選択性のある材料からなる第２の膜を堆積する工程
    と、 前記第２の膜の上に、タングステンからなる第３の膜を
    堆積する工程と、 前記第３の膜の上に、レジストパターンを形成する工程
    と、 前記レジストパターンをマスクとして、前記第３の膜を
    部分的にエッチングしてパターニングし、前記第２の膜
    の表面でエッチングを停止する工程と、 前記第２の膜を、前記第３の膜と同一形状にパターニン
    グする工程と、 前記第１の膜を、前記第３の膜と同一形状にパターニン
    グする工程とを有し、 前記第３の膜をパターニングする工程の後、前記第１の
    膜をパターニングする工程の前に、さらに、 前記レジストパターンを８０℃以上の温度まで加熱する
    工程と、 前記半導体基板を大気中に取り出す工程と、 前記レジストパターンを剥離する工程とを含む半導体装
    置の製造方法。
  2. 【請求項２】 前記第２の膜をパターニングする工程
    が、８０℃以上の温度で該第２の膜をエッチングする工
    程を含み、前記レジストパターンを８０℃以上の温度ま
    で加熱する工程を兼ねる請求項１に記載の半導体装置の
    製造方法。
  3. 【請求項３】 前記第３の膜を堆積する工程の後、さら
    に、該第３の膜の上に無機材料からなる第４の膜を堆積
    する工程を含み、 前記レジストパターンを形成する工程において、前記第
    ４の膜の上に該レジストパターンを形成し、 前記第３の膜をパターニングする工程の前に、前記レジ
    ストパターンをマスクとして前記第４の膜をエッチング
    してパターニングする工程を含み、 前記第１の膜をパターニングする工程において、前記第
    ４の膜をマスクとして該第１の膜をエッチングする請求
    項１または２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記レジストパターンを剥離する工程の
    後、さらに、前記半導体基板の表面を、アミンを含む液
    で処理する工程を含む請求項１〜３のいずれかに記載の
    半導体装置の製造方法。
  5. 【請求項５】 前記半導体基板が、シリコン表面層を有
    する下地基板と、該下地基板の表面上に形成された酸化
    シリコンからなるゲート絶縁膜とを有し、 前記第２の膜及び第１の膜をパターニングする工程の
    後、さらに、 前記下地基板のシリコン表面層のうち、パターニングさ
    れた前記第１の膜の両側の領域に不純物を添加し、ソー
    ス領域及びドレイン領域を形成する工程とを含む請求項
    １〜４のいずれかに記載の半導体装置の製造方法。
  6. 【請求項６】 前記第２の膜及び第１の膜をパターニン
    グする工程において、Ｃｌ2 ガス、Ｃｌ2 とＯ2 との混
    合ガス、ＨＢｒガス、ＨＢｒとＯ2 との混合ガスからな
    る群より選択された少なくとも１つのガスを用いて前記
    第２及び第１の膜をエッチングする請求項１〜５のいず
    れかに記載の半導体装置の製造方法。
  7. 【請求項７】 前記第２の膜が、ＴｉＮからなる膜、ま
    たはＴｉＮとＴｉとの積層膜である請求項１〜６のいず
    れかに記載の半導体装置の製造方法。
  8. 【請求項８】 前記第３の膜をエッチングする工程にお
    いて、基板温度を−２０℃以下としてエッチングを行う
    請求項１〜７のいずれかに記載の半導体装置の製造方
    法。
  9. 【請求項９】 半導体基板の表面上に、シリコンからな
    る第１の膜を堆積する工程と、 前記第１の膜の表面上に、タングステンに対してエッチ
    ング選択性のある材料からなる第２の膜を堆積する工程
    と、 前記第２の膜の上に、タングステンからなる第３の膜を
    堆積する工程と、 前記第３の膜の上に、レジストパターンを形成する工程
    と、 前記レジストパターンをマスクとして、前記第３の膜を
    部分的にエッチングしてパターニングし、前記第２の膜
    の表面でエッチングを停止する工程と、 前記第２の膜を、前記第３の膜と同一形状にパターニン
    グする工程と、 前記第１の膜を、前記第３の膜と同一形状にパターニン
    グする工程とを有し、 前記第３の膜をパターニングする工程の後、前記第１の
    膜をパターニングする工程の前に、さらに、 前記半導体基板を大気に晒すことなく、前記レジストパ
    ターンを剥離する工程を含む半導体装置の製造方法。
  10. 【請求項１０】 前記第３の膜を堆積する工程の後、さ
    らに、該第３の膜の上に無機材料からなる第４の膜を堆
    積する工程を含み、 前記レジストパターンを形成する工程において、前記第
    ４の膜の上に該レジストパターンを形成し、 前記第３の膜をパターニングする工程の前に、前記レジ
    ストパターンをマスクとして前記第４の膜をエッチング
    してパターニングする工程を含み、 前記第１の膜をパターニングする工程において、前記第
    ４の膜をマスクとして該第１の膜をエッチングする請求
    項９に記載の半導体装置の製造方法。
  11. 【請求項１１】 前記レジストパターンを剥離する工程
    の後、さらに、前記半導体基板の表面を、アミンを含む
    液で処理する工程を含む請求項９または１０に記載の半
    導体装置の製造方法。
  12. 【請求項１２】 前記半導体基板が、シリコン表面層を
    有する下地基板と、該下地基板の表面上に形成された酸
    化シリコンからなるゲート絶縁膜とを有し、 前記第２の膜及び第１の膜をパターニングする工程の
    後、さらに、 前記下地基板のシリコン表面層のうち、パターニングさ
    れた前記第１の膜の両側の領域に不純物を添加し、ソー
    ス領域及びドレイン領域を形成する工程とを含む請求項
    ９〜１１のいずれかに記載の半導体装置の製造方法。
  13. 【請求項１３】 前記第２の膜及び第１の膜をパターニ
    ングする工程において、Ｃｌ2 ガス、Ｃｌ2 とＯ2 との
    混合ガス、ＨＢｒガス、ＨＢｒとＯ2 との混合ガスから
    なる群より選択された少なくとも１つのガスを用いて前
    記第２及び第１の膜をエッチングする請求項９〜１２の
    いずれかに記載の半導体装置の製造方法。
  14. 【請求項１４】 前記第２の膜が、ＴｉＮからなる膜、
    またはＴｉＮとＴｉとの積層膜である請求項９〜１３の
    いずれかに記載の半導体装置の製造方法。
  15. 【請求項１５】 前記第３の膜をエッチングする工程に
    おいて、基板温度を−２０℃以下としてエッチングを行
    う請求項９〜１４のいずれかに記載の半導体装置の製造
    方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001148356A (ja) * 1999-10-07 2001-05-29 Samsung Electronics Co Ltd チャンファが形成された金属シリサイド層を備えた半導体素子の製造方法
US6509254B1 (en) * 2000-01-20 2003-01-21 Matsushita Electric Industrial Co., Ltd. Method of forming electrode structure and method of fabricating semiconductor device
US6586145B2 (en) 2001-06-29 2003-07-01 Mitsubishi Denki Kabushiki Kaisha Method of fabricating semiconductor device and semiconductor device
US6593219B2 (en) 2000-08-02 2003-07-15 Matsushita Electric Industrial Co., Ltd. Method for fabricating electrode structure and method for fabricating semiconductor device
US6879043B2 (en) 2000-10-30 2005-04-12 Matsushita Electric Industrial Co., Ltd. Electrode structure and method for fabricating the same
KR100625389B1 (ko) * 2000-12-18 2006-09-18 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100881391B1 (ko) 2006-09-29 2009-02-05 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법
JP2010010573A (ja) * 2008-06-30 2010-01-14 Hitachi High-Technologies Corp 半導体加工方法
JP2011228424A (ja) * 2010-04-19 2011-11-10 Oki Semiconductor Co Ltd 半導体装置の製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100528685B1 (ko) * 1998-03-12 2005-11-15 가부시끼가이샤 히다치 세이사꾸쇼 시료의 표면 가공방법
US6136511A (en) * 1999-01-20 2000-10-24 Micron Technology, Inc. Method of patterning substrates using multilayer resist processing
US6346467B1 (en) * 1999-09-02 2002-02-12 Advanced Micro Devices, Inc. Method of making tungsten gate MOS transistor and memory cell by encapsulating
US6420097B1 (en) * 2000-05-02 2002-07-16 Advanced Micro Devices, Inc. Hardmask trim process
JP4213491B2 (ja) * 2002-03-19 2009-01-21 富士通マイクロエレクトロニクス株式会社 光スイッチング素子の製造方法
US20030215962A1 (en) * 2002-05-14 2003-11-20 Applied Materials, Inc. Integration of multiple processes within a single chamber
US7583063B2 (en) 2003-05-27 2009-09-01 Pratt & Whitney Canada Corp. Architecture for electric machine
US7662718B2 (en) * 2006-03-09 2010-02-16 Micron Technology, Inc. Trim process for critical dimension control for integrated circuits

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0779102B2 (ja) * 1990-08-23 1995-08-23 富士通株式会社 半導体装置の製造方法
JPH04219929A (ja) * 1990-12-20 1992-08-11 Fujitsu Ltd ドライエッチング方法
JP3191407B2 (ja) * 1991-08-29 2001-07-23 ソニー株式会社 配線形成方法
JPH06275625A (ja) * 1993-03-23 1994-09-30 Matsushita Electric Ind Co Ltd 高融点金属を含む配線及びその形成方法
JPH06318573A (ja) * 1993-05-07 1994-11-15 Sony Corp 高融点金属のエッチング方法
JP3281158B2 (ja) * 1993-12-28 2002-05-13 株式会社東芝 半導体装置の製造方法
US5545289A (en) * 1994-02-03 1996-08-13 Applied Materials, Inc. Passivating, stripping and corrosion inhibition of semiconductor substrates
US5441914A (en) * 1994-05-02 1995-08-15 Motorola Inc. Method of forming conductive interconnect structure
JP3614242B2 (ja) * 1996-04-12 2005-01-26 三菱瓦斯化学株式会社 フォトレジスト剥離剤及び半導体集積回路の製造方法
US5723893A (en) * 1996-05-28 1998-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating double silicide gate electrode structures on CMOS-field effect transistors
JPH10144691A (ja) * 1996-11-13 1998-05-29 Miyazaki Oki Electric Co Ltd 半導体装置及びその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001148356A (ja) * 1999-10-07 2001-05-29 Samsung Electronics Co Ltd チャンファが形成された金属シリサイド層を備えた半導体素子の製造方法
US6509254B1 (en) * 2000-01-20 2003-01-21 Matsushita Electric Industrial Co., Ltd. Method of forming electrode structure and method of fabricating semiconductor device
US6593219B2 (en) 2000-08-02 2003-07-15 Matsushita Electric Industrial Co., Ltd. Method for fabricating electrode structure and method for fabricating semiconductor device
US6879043B2 (en) 2000-10-30 2005-04-12 Matsushita Electric Industrial Co., Ltd. Electrode structure and method for fabricating the same
KR100807938B1 (ko) * 2000-10-30 2008-02-28 마츠시타 덴끼 산교 가부시키가이샤 전극구조체 및 그 형성방법
KR100625389B1 (ko) * 2000-12-18 2006-09-18 주식회사 하이닉스반도체 반도체소자의 제조방법
US6586145B2 (en) 2001-06-29 2003-07-01 Mitsubishi Denki Kabushiki Kaisha Method of fabricating semiconductor device and semiconductor device
KR100881391B1 (ko) 2006-09-29 2009-02-05 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법
US7541269B2 (en) 2006-09-29 2009-06-02 Hynix Semiconductor Inc. Method of forming tungsten polymetal gate having low resistance
JP2010010573A (ja) * 2008-06-30 2010-01-14 Hitachi High-Technologies Corp 半導体加工方法
TWI485771B (zh) * 2008-06-30 2015-05-21 Hitachi High Tech Corp Semiconductor processing methods
JP2011228424A (ja) * 2010-04-19 2011-11-10 Oki Semiconductor Co Ltd 半導体装置の製造方法

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