JPH1168095A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 シリコン膜と金属膜との積層パターン形成時
に、下地表面に与えるダメージを軽減することができる
半導体装置の製造方法を提供する。 【解決手段】 半導体基板の表面上に、シリコンからな
る第1の膜を堆積する。第1の膜の表面上に、タングス
テンに対してエッチング選択性のある材料からなる第2
の膜を堆積する。第2の膜の上に、タングステンからな
る第3の膜を堆積する。第3の膜の上に、レジストパタ
ーンを形成し、このレジストパターンをマスクとして、
第3の膜を部分的にエッチングする。第2の膜を、第3
の膜と同一形状にパターニングする。第1の膜を、第3
の膜と同一形状にパターニングする。第3の膜をパター
ニングする工程の後、第1の膜をパターニングする工程
の前に、さらに、レジストパターンを80℃以上の温度
まで加熱する工程と、半導体基板を大気中に取り出す工
程と、レジストパターンを剥離する工程とを含む。
に、下地表面に与えるダメージを軽減することができる
半導体装置の製造方法を提供する。 【解決手段】 半導体基板の表面上に、シリコンからな
る第1の膜を堆積する。第1の膜の表面上に、タングス
テンに対してエッチング選択性のある材料からなる第2
の膜を堆積する。第2の膜の上に、タングステンからな
る第3の膜を堆積する。第3の膜の上に、レジストパタ
ーンを形成し、このレジストパターンをマスクとして、
第3の膜を部分的にエッチングする。第2の膜を、第3
の膜と同一形状にパターニングする。第1の膜を、第3
の膜と同一形状にパターニングする。第3の膜をパター
ニングする工程の後、第1の膜をパターニングする工程
の前に、さらに、レジストパターンを80℃以上の温度
まで加熱する工程と、半導体基板を大気中に取り出す工
程と、レジストパターンを剥離する工程とを含む。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にシリコン膜とその上に形成された金属
膜との積層構造をパターニングする工程を含む半導体装
置の製造方法に関する。
方法に関し、特にシリコン膜とその上に形成された金属
膜との積層構造をパターニングする工程を含む半導体装
置の製造方法に関する。
【0002】近年のMOSトランジスタの高性能化に伴
い、ゲート電極の低抵抗化が求められている。特に、ゲ
ート電極をシリコン膜と金属膜との積層構造として低抵
抗化を図る技術が注目されている。
い、ゲート電極の低抵抗化が求められている。特に、ゲ
ート電極をシリコン膜と金属膜との積層構造として低抵
抗化を図る技術が注目されている。
【0003】
【従来の技術】特開平4−219929号公報に、タン
グステン(W)とTiNとの積層構造をパターニングす
る技術が開示されている。この技術によると、上層のW
膜の上に形成したレジストパターンをマスクとし、F系
ガスを用いてW膜を部分的にエッチングする。その後、
Cl2 またはBr系のガスを用いてTiN膜を部分的に
エッチングする。TiN膜のエッチング後、レジストパ
ターンを除去することにより、パターニングされたW膜
とTiN膜との積層構造を得ることができる。
グステン(W)とTiNとの積層構造をパターニングす
る技術が開示されている。この技術によると、上層のW
膜の上に形成したレジストパターンをマスクとし、F系
ガスを用いてW膜を部分的にエッチングする。その後、
Cl2 またはBr系のガスを用いてTiN膜を部分的に
エッチングする。TiN膜のエッチング後、レジストパ
ターンを除去することにより、パターニングされたW膜
とTiN膜との積層構造を得ることができる。
【0004】
【発明が解決しようとする課題】ゲート電極となる積層
膜を部分的にエッチングしてゲート電極を残す際には、
通常、ゲート電極の両側にゲート絶縁膜が露出する。こ
のゲート絶縁膜の下のシリコン層にダメージを与えない
ためには、ゲート絶縁膜が露出した時点で自動的にエッ
チングを停止させることが望ましい。このためには、ゲ
ート絶縁膜に対して、ゲート電極となる積層膜のエッチ
ング選択比を高くする必要がある。しかし、特開平4−
219929号公報に開示された条件では、このエッチ
ング選択比が不十分であり、ゲート絶縁膜及びその下の
シリコン層がダメージを受けやすい。
膜を部分的にエッチングしてゲート電極を残す際には、
通常、ゲート電極の両側にゲート絶縁膜が露出する。こ
のゲート絶縁膜の下のシリコン層にダメージを与えない
ためには、ゲート絶縁膜が露出した時点で自動的にエッ
チングを停止させることが望ましい。このためには、ゲ
ート絶縁膜に対して、ゲート電極となる積層膜のエッチ
ング選択比を高くする必要がある。しかし、特開平4−
219929号公報に開示された条件では、このエッチ
ング選択比が不十分であり、ゲート絶縁膜及びその下の
シリコン層がダメージを受けやすい。
【0005】本発明の目的は、シリコン膜と金属膜との
積層パターン形成時に、下地表面に与えるダメージを軽
減することができる半導体装置の製造方法を提供するこ
とである。
積層パターン形成時に、下地表面に与えるダメージを軽
減することができる半導体装置の製造方法を提供するこ
とである。
【0006】
【課題を解決するための手段】本発明の一観点による
と、半導体基板の表面上に、シリコンからなる第1の膜
を堆積する工程と、前記第1の膜の表面上に、タングス
テンに対してエッチング選択性のある材料からなる第2
の膜を堆積する工程と、前記第2の膜の上に、タングス
テンからなる第3の膜を堆積する工程と、前記第3の膜
の上に、レジストパターンを形成する工程と、前記レジ
ストパターンをマスクとして、前記第3の膜を部分的に
エッチングしてパターニングし、前記第2の膜の表面で
エッチングを停止する工程と、前記第2の膜を、前記第
3の膜と同一形状にパターニングする工程と、前記第1
の膜を、前記第3の膜と同一形状にパターニングする工
程とを有し、前記第3の膜をパターニングする工程の
後、前記第1の膜をパターニングする工程の前に、さら
に、前記レジストパターンを80℃以上の温度まで加熱
する工程と、前記半導体基板を大気中に取り出す工程
と、前記レジストパターンを剥離する工程とを含む半導
体装置の製造方法が提供される。
と、半導体基板の表面上に、シリコンからなる第1の膜
を堆積する工程と、前記第1の膜の表面上に、タングス
テンに対してエッチング選択性のある材料からなる第2
の膜を堆積する工程と、前記第2の膜の上に、タングス
テンからなる第3の膜を堆積する工程と、前記第3の膜
の上に、レジストパターンを形成する工程と、前記レジ
ストパターンをマスクとして、前記第3の膜を部分的に
エッチングしてパターニングし、前記第2の膜の表面で
エッチングを停止する工程と、前記第2の膜を、前記第
3の膜と同一形状にパターニングする工程と、前記第1
の膜を、前記第3の膜と同一形状にパターニングする工
程とを有し、前記第3の膜をパターニングする工程の
後、前記第1の膜をパターニングする工程の前に、さら
に、前記レジストパターンを80℃以上の温度まで加熱
する工程と、前記半導体基板を大気中に取り出す工程
と、前記レジストパターンを剥離する工程とを含む半導
体装置の製造方法が提供される。
【0007】半導体基板を大気中に取り出す前に、レジ
ストパターンを80℃以上の温度まで加熱すると、レジ
ストパターン剥離後に残る残渣が容易に除去できるよう
になる。第1の膜をエッチングする時には既にレジスト
パターンが剥離されている。このため、レジストパター
ンから放出される炭素の影響を回避することができる。
例えば、第1の膜の下にSiO2 膜が形成されている場
合、エッチング雰囲気中に炭素が含まれていると、Si
O2 膜に対するシリコン膜のエッチング選択比が低下し
てしまう。
ストパターンを80℃以上の温度まで加熱すると、レジ
ストパターン剥離後に残る残渣が容易に除去できるよう
になる。第1の膜をエッチングする時には既にレジスト
パターンが剥離されている。このため、レジストパター
ンから放出される炭素の影響を回避することができる。
例えば、第1の膜の下にSiO2 膜が形成されている場
合、エッチング雰囲気中に炭素が含まれていると、Si
O2 膜に対するシリコン膜のエッチング選択比が低下し
てしまう。
【0008】本発明の他の観点によると、半導体基板の
表面上に、シリコンからなる第1の膜を堆積する工程
と、前記第1の膜の表面上に、タングステンに対してエ
ッチング選択性のある材料からなる第2の膜を堆積する
工程と、前記第2の膜の上に、タングステンからなる第
3の膜を堆積する工程と、前記第3の膜の上に、レジス
トパターンを形成する工程と、前記レジストパターンを
マスクとして、前記第3の膜を部分的にエッチングして
パターニングし、前記第2の膜の表面でエッチングを停
止する工程と、前記第2の膜を、前記第3の膜と同一形
状にパターニングする工程と、前記第1の膜を、前記第
3の膜と同一形状にパターニングする工程とを有し、前
記第3の膜をパターニングする工程の後、前記第1の膜
をパターニングする工程の前に、さらに、前記半導体基
板を大気に晒すことなく、前記レジストパターンを剥離
する工程を含む半導体装置の製造方法が提供される。
表面上に、シリコンからなる第1の膜を堆積する工程
と、前記第1の膜の表面上に、タングステンに対してエ
ッチング選択性のある材料からなる第2の膜を堆積する
工程と、前記第2の膜の上に、タングステンからなる第
3の膜を堆積する工程と、前記第3の膜の上に、レジス
トパターンを形成する工程と、前記レジストパターンを
マスクとして、前記第3の膜を部分的にエッチングして
パターニングし、前記第2の膜の表面でエッチングを停
止する工程と、前記第2の膜を、前記第3の膜と同一形
状にパターニングする工程と、前記第1の膜を、前記第
3の膜と同一形状にパターニングする工程とを有し、前
記第3の膜をパターニングする工程の後、前記第1の膜
をパターニングする工程の前に、さらに、前記半導体基
板を大気に晒すことなく、前記レジストパターンを剥離
する工程を含む半導体装置の製造方法が提供される。
【0009】レジストパターンの剥離前に半導体基板を
大気に晒さないことにより、残渣を残すことなくきれい
にレジストパターンを剥離することが可能になる。
大気に晒さないことにより、残渣を残すことなくきれい
にレジストパターンを剥離することが可能になる。
【0010】
【発明の実施の形態】特開平4−219929号公報に
開示された方法によると、レジストパターンをマスクと
して、W膜及びTiN膜をエッチングする。この方法だ
と、レジストパターンに含まれる炭素の影響により、S
iO2 からなるゲート絶縁膜に対するエッチング選択比
が低下してしまう。エッチング選択比を高くするために
は、少なくともゲート絶縁膜を露出させる前にレジスト
パターンを除去することが好ましい。
開示された方法によると、レジストパターンをマスクと
して、W膜及びTiN膜をエッチングする。この方法だ
と、レジストパターンに含まれる炭素の影響により、S
iO2 からなるゲート絶縁膜に対するエッチング選択比
が低下してしまう。エッチング選択比を高くするために
は、少なくともゲート絶縁膜を露出させる前にレジスト
パターンを除去することが好ましい。
【0011】本発明の実施例の説明を行う前に、上記考
察に基づいて行った予備実験について説明する。
察に基づいて行った予備実験について説明する。
【0012】図6Aに示すように、シリコン基板100
の上に、SiO2 膜101、ポリシリコン膜102、T
iN膜103、W膜104、SiON膜105が積層さ
れた基板を準備する。SiON膜105の上にレジスト
パターン106を形成する。
の上に、SiO2 膜101、ポリシリコン膜102、T
iN膜103、W膜104、SiON膜105が積層さ
れた基板を準備する。SiON膜105の上にレジスト
パターン106を形成する。
【0013】レジストパターン106をマスクとし、N
F3 ガスを用いてSiON膜105とW膜104を部分
的にエッチングする。このとき、TiN膜103がエッ
チング停止層として作用する。その後、基板を大気中に
取り出す。マイクロ波プラズマのダウンフロー型レジス
ト剥離装置の処理室内に基板を装填し、O2 とH2 Oの
プラズマを用いてレジストパターン106を剥離した。
F3 ガスを用いてSiON膜105とW膜104を部分
的にエッチングする。このとき、TiN膜103がエッ
チング停止層として作用する。その後、基板を大気中に
取り出す。マイクロ波プラズマのダウンフロー型レジス
ト剥離装置の処理室内に基板を装填し、O2 とH2 Oの
プラズマを用いてレジストパターン106を剥離した。
【0014】図6Bは、レジストパターン106を剥離
した後の基板の断面図を示す。パターニングされたSi
ON膜105とW膜106の積層構造の側面から上方に
向かって突出した壁状の残渣106、及び積層構造の側
面の下方部分に密着した残渣107が残った。残渣10
6は、アミン系の溶液(アクト社製、ACT935)に
より除去できたが、残渣107は除去できなかった。
した後の基板の断面図を示す。パターニングされたSi
ON膜105とW膜106の積層構造の側面から上方に
向かって突出した壁状の残渣106、及び積層構造の側
面の下方部分に密着した残渣107が残った。残渣10
6は、アミン系の溶液(アクト社製、ACT935)に
より除去できたが、残渣107は除去できなかった。
【0015】残渣107が残ってしまうため、W膜10
4とSiON膜105をマスクとしてTiN膜103及
びポリシリコン膜102を制御性よくパターニングする
ことができない。本発明の実施例によると、この残渣の
発生を防止もしくは残渣を除去して、TiN膜及びポリ
シリコン膜を制御性よくエッチングすることが可能にな
る。
4とSiON膜105をマスクとしてTiN膜103及
びポリシリコン膜102を制御性よくパターニングする
ことができない。本発明の実施例によると、この残渣の
発生を防止もしくは残渣を除去して、TiN膜及びポリ
シリコン膜を制御性よくエッチングすることが可能にな
る。
【0016】図1を参照して本発明の第1の実施例につ
い説明する。図1Aに示すように、シリコン基板1の表
面層を、温度約900℃で熱酸化し、厚さ約10nmの
ゲート絶縁膜2を形成する。ゲート絶縁膜2の上に、原
料ガスとしてSiH4 を用いた化学気相堆積(CVD)
により、厚さ約50nmのポリシリコン膜3を堆積す
る。ポリシリコン膜3の上に、Tiターゲット及びN2
ガスとArガスを用いた反応性スパッタリングにより、
厚さ約25nmのTiN膜4を堆積する。TiN膜4の
上に、原料ガスとしてWF6 を用いたCVDにより、厚
さ約150nmのW膜5を堆積する。W膜5の上に、原
料ガスとしてSiH4 とO2 とN2 を用いたCVDによ
り、厚さ約90nmのSiON膜6を堆積する。なお、
ポリシリコン膜3の代わりにアモルファスシリコン膜を
堆積してもよい。
い説明する。図1Aに示すように、シリコン基板1の表
面層を、温度約900℃で熱酸化し、厚さ約10nmの
ゲート絶縁膜2を形成する。ゲート絶縁膜2の上に、原
料ガスとしてSiH4 を用いた化学気相堆積(CVD)
により、厚さ約50nmのポリシリコン膜3を堆積す
る。ポリシリコン膜3の上に、Tiターゲット及びN2
ガスとArガスを用いた反応性スパッタリングにより、
厚さ約25nmのTiN膜4を堆積する。TiN膜4の
上に、原料ガスとしてWF6 を用いたCVDにより、厚
さ約150nmのW膜5を堆積する。W膜5の上に、原
料ガスとしてSiH4 とO2 とN2 を用いたCVDによ
り、厚さ約90nmのSiON膜6を堆積する。なお、
ポリシリコン膜3の代わりにアモルファスシリコン膜を
堆積してもよい。
【0017】SiON膜6の上に、レジストパターン7
を形成する。レジストパターン7をマスクとして、Si
ON膜6及びW膜5をエッチングする。
を形成する。レジストパターン7をマスクとして、Si
ON膜6及びW膜5をエッチングする。
【0018】図4に、エッチング装置の概略を示す。上
下が開口した石英製の処理容器60の上側開口部が、電
極61により密閉されている。電極61には、高周波電
源72から高周波電圧が印加される。電極61内には静
電チャックが実装されており、その下面に処理基板66
が保持される。
下が開口した石英製の処理容器60の上側開口部が、電
極61により密閉されている。電極61には、高周波電
源72から高周波電圧が印加される。電極61内には静
電チャックが実装されており、その下面に処理基板66
が保持される。
【0019】さらに、電極61内には、冷却水流路64
が取り付けられている。低温チラー63から冷却水流路
64内に冷却水が供給され、静電チャックにより保持さ
れた処理基板66が冷却される。処理基板を保持する面
に、ガス供給管65a及びガス排出管65bが開口して
いる。ガス供給管65aからHeガスが供給される。H
eガスは、基板保持面と基板66との間に充満し、ガス
排出管65bを通って排出される。基板保持面と処理基
板66との間に充満したHeガスが熱伝導媒体として作
用し、基板66が効率的に冷却される。
が取り付けられている。低温チラー63から冷却水流路
64内に冷却水が供給され、静電チャックにより保持さ
れた処理基板66が冷却される。処理基板を保持する面
に、ガス供給管65a及びガス排出管65bが開口して
いる。ガス供給管65aからHeガスが供給される。H
eガスは、基板保持面と基板66との間に充満し、ガス
排出管65bを通って排出される。基板保持面と処理基
板66との間に充満したHeガスが熱伝導媒体として作
用し、基板66が効率的に冷却される。
【0020】処理容器60の下側開口部の中央部に、エ
ッチングガス供給口70が配置されている。エッチング
ガス供給口70から処理容器60内にエッチングガスが
供給される。処理容器60内に供給されたエッチングガ
スは、下側開口部の内周面とエッチングガス供給口70
との間の間隙71を通って外部に排出される。
ッチングガス供給口70が配置されている。エッチング
ガス供給口70から処理容器60内にエッチングガスが
供給される。処理容器60内に供給されたエッチングガ
スは、下側開口部の内周面とエッチングガス供給口70
との間の間隙71を通って外部に排出される。
【0021】図1Aに戻って、SiON膜6及びW膜5
のエッチング条件を説明する。まず、エッチングガスと
して流量140sccmのNF3 ガスと流量70scc
mのArガスを用い、処理容器内の圧力を0.1tor
r、印加電力を500W、チラー温度を−50℃として
15秒間のエッチングを行う。なお、W膜のエッチング
は、基板温度を−20℃以下として行うことが好まし
い。続いて、エッチングガスとして流量75sccmの
SF6 ガスと流量3sccmのN2 ガスを用い、処理容
器内の圧力を0.08torr、印加電力を230W、
チラー温度を−50℃としてエッチングを行う。なお、
W膜5のエッチングガスとして、フッ素を含むガス、例
えばNF3 ガス、NF3 とArとの混合ガス、SF6 ガ
ス、またはSF6 とN2 との混合ガスを用いてもよい。
のエッチング条件を説明する。まず、エッチングガスと
して流量140sccmのNF3 ガスと流量70scc
mのArガスを用い、処理容器内の圧力を0.1tor
r、印加電力を500W、チラー温度を−50℃として
15秒間のエッチングを行う。なお、W膜のエッチング
は、基板温度を−20℃以下として行うことが好まし
い。続いて、エッチングガスとして流量75sccmの
SF6 ガスと流量3sccmのN2 ガスを用い、処理容
器内の圧力を0.08torr、印加電力を230W、
チラー温度を−50℃としてエッチングを行う。なお、
W膜5のエッチングガスとして、フッ素を含むガス、例
えばNF3 ガス、NF3 とArとの混合ガス、SF6 ガ
ス、またはSF6 とN2 との混合ガスを用いてもよい。
【0022】処理容器内のプラズマの発光スペクトルを
観測して、W膜5のエッチング終了時点を検出する。F
原子に起因する発光ピークの強度が急激に増加する時点
が、W膜5のエッチング終了と考えられる。F原子に起
因する発光ピークの強度が急激に増加した時点からさら
にオーバエッチングを行う。オーバエッチングの時間
は、SF6 ガスの導入からW膜5のエッチング終了検出
までの時間の約10%である。TiN膜4がエッチング
停止層として作用するため、W膜5を再現性よく除去す
ることができる。
観測して、W膜5のエッチング終了時点を検出する。F
原子に起因する発光ピークの強度が急激に増加する時点
が、W膜5のエッチング終了と考えられる。F原子に起
因する発光ピークの強度が急激に増加した時点からさら
にオーバエッチングを行う。オーバエッチングの時間
は、SF6 ガスの導入からW膜5のエッチング終了検出
までの時間の約10%である。TiN膜4がエッチング
停止層として作用するため、W膜5を再現性よく除去す
ることができる。
【0023】図1Bに、W膜5をエッチングした後の基
板の断面図を示す。この基板を図4に示すエッチング装
置内に配置したまま、処理容器60内を真空排気し、温
度80℃で1分間の熱処理を行う。熱処理後、基板を大
気中に取り出し、マイクロ波プラズマのダウンフロー型
レジスト剥離装置を用いて、レジストパターン7を剥離
する。
板の断面図を示す。この基板を図4に示すエッチング装
置内に配置したまま、処理容器60内を真空排気し、温
度80℃で1分間の熱処理を行う。熱処理後、基板を大
気中に取り出し、マイクロ波プラズマのダウンフロー型
レジスト剥離装置を用いて、レジストパターン7を剥離
する。
【0024】図5に、実施例で用いたレジスト剥離装置
の概略を示す。Al製の処理容器80内の空間が網目状
のシャワーヘッド81により上部のプラズマ発生室82
と下部の処理室83に分離されている。導波管84を伝
搬してきたマイクロ波が、石英製のマイクロ波透過窓8
5を通してプラズマ発生室82内に導入される。また、
プラズマ発生室82内に、ガス導入管86を通して処理
ガスが供給される。処理室83内には、処理基板87を
載置するためのステージ88が配置されている。
の概略を示す。Al製の処理容器80内の空間が網目状
のシャワーヘッド81により上部のプラズマ発生室82
と下部の処理室83に分離されている。導波管84を伝
搬してきたマイクロ波が、石英製のマイクロ波透過窓8
5を通してプラズマ発生室82内に導入される。また、
プラズマ発生室82内に、ガス導入管86を通して処理
ガスが供給される。処理室83内には、処理基板87を
載置するためのステージ88が配置されている。
【0025】プラズマ発生室82内に供給された処理ガ
スは、マイクロ波によりプラズマ化される。このプラズ
マがシャワーヘッド81を通って下方に流れ、ステージ
88に載置された処理基板87の表面に達する。このプ
ラズマにより、処理基板87の表面に形成されているレ
ジストパターンがアッシング除去される。処理室83内
のプラズマ及び反応生成物は、下方のガス排気口89か
ら外部に排出される。
スは、マイクロ波によりプラズマ化される。このプラズ
マがシャワーヘッド81を通って下方に流れ、ステージ
88に載置された処理基板87の表面に達する。このプ
ラズマにより、処理基板87の表面に形成されているレ
ジストパターンがアッシング除去される。処理室83内
のプラズマ及び反応生成物は、下方のガス排気口89か
ら外部に排出される。
【0026】図1Bに戻って、レジストパターン7のア
ッシング条件について説明する。使用したアッシングガ
スは、流量1350sccmのO2 ガスと流量150s
ccmのH2 Oガスである。処理室内の圧力は1.0t
orr、マイクロ波パワーは1.4kW、基板温度は2
00℃である。この条件でレジストパターン7をアッシ
ング除去したところ、図6Bに示すような側面下方の残
渣107は残らなかった。側面の上に突出した壁状の残
渣106は、アミンを含む処理液(アクト社製、ACT
935)を用い、温度75℃の条件で15分間処理する
ことによりきれいに除去することができた。
ッシング条件について説明する。使用したアッシングガ
スは、流量1350sccmのO2 ガスと流量150s
ccmのH2 Oガスである。処理室内の圧力は1.0t
orr、マイクロ波パワーは1.4kW、基板温度は2
00℃である。この条件でレジストパターン7をアッシ
ング除去したところ、図6Bに示すような側面下方の残
渣107は残らなかった。側面の上に突出した壁状の残
渣106は、アミンを含む処理液(アクト社製、ACT
935)を用い、温度75℃の条件で15分間処理する
ことによりきれいに除去することができた。
【0027】なお、アッシングガスとして、CF4 、S
F6 、またはNF3 等のF原子を含むガスを使用しても
よい。
F6 、またはNF3 等のF原子を含むガスを使用しても
よい。
【0028】レジストパターン7の除去後、パターニン
グされたSiON膜6をマスクとし、図4に示すエッチ
ング装置を用いてTiN膜4とポリシリコン膜3をエッ
チングする。
グされたSiON膜6をマスクとし、図4に示すエッチ
ング装置を用いてTiN膜4とポリシリコン膜3をエッ
チングする。
【0029】TiN膜4のエッチングは、エッチングガ
スとしてCl2 を用い、ガス流量50sccm、圧力
0.05torr、印加電力500W、チラー温度80
℃の条件で約10秒間行う。ポリシリコン膜3のエッチ
ングは、エッチングガスとしてHBrを用い、ガス流量
100sccm、圧力0.1torr、印加電力300
W、チラー温度80℃の条件で行う。
スとしてCl2 を用い、ガス流量50sccm、圧力
0.05torr、印加電力500W、チラー温度80
℃の条件で約10秒間行う。ポリシリコン膜3のエッチ
ングは、エッチングガスとしてHBrを用い、ガス流量
100sccm、圧力0.1torr、印加電力300
W、チラー温度80℃の条件で行う。
【0030】図1Cは、TiN膜4とポリシリコン膜3
をエッチングした後の基板の断面図を示す。図1Cに示
すように、周囲のゲート絶縁膜2を残したまま、側面が
ほぼ垂直に切り立ったポリシリコン膜3からSiON膜
6までのゲート積層構造を形成することができた。この
ようにして、ポリシリコン膜3、TiN膜4、及びW膜
5の3層からなるゲート電極を形成することができる。
をエッチングした後の基板の断面図を示す。図1Cに示
すように、周囲のゲート絶縁膜2を残したまま、側面が
ほぼ垂直に切り立ったポリシリコン膜3からSiON膜
6までのゲート積層構造を形成することができた。この
ようにして、ポリシリコン膜3、TiN膜4、及びW膜
5の3層からなるゲート電極を形成することができる。
【0031】なお、ポリシリコン膜3のエッチングガス
として、Cl2 ガス、Cl2 とO2との混合ガス、また
はHBrとO2 との混合ガスを用いてもよい。
として、Cl2 ガス、Cl2 とO2との混合ガス、また
はHBrとO2 との混合ガスを用いてもよい。
【0032】図1Dは、ゲート電極形成後、ソース/ド
レイン領域を形成して作製したMOSトランジスタの概
略断面図を示す。以下、図1C以降の工程を簡単に説明
する。
レイン領域を形成して作製したMOSトランジスタの概
略断面図を示す。以下、図1C以降の工程を簡単に説明
する。
【0033】ゲート積層構造をマスクとして、シリコン
基板1の表面に低濃度ドレイン構造形成のための不純物
をイオン注入する。ゲート電極の両側に露出しているゲ
ート絶縁膜2をエッチング除去する。その後、ゲート積
層構造の側面上にサイドウォール絶縁膜9を形成する。
サイドウォール絶縁膜9とゲート積層構造とをマスクと
して、ソース/ドレイン領域形成のためのイオン注入を
行う。活性化アニールを行い、ゲート積層構造の両側の
基板表面層に、ソース領域8Sとドレイン領域8Dを形
成する。
基板1の表面に低濃度ドレイン構造形成のための不純物
をイオン注入する。ゲート電極の両側に露出しているゲ
ート絶縁膜2をエッチング除去する。その後、ゲート積
層構造の側面上にサイドウォール絶縁膜9を形成する。
サイドウォール絶縁膜9とゲート積層構造とをマスクと
して、ソース/ドレイン領域形成のためのイオン注入を
行う。活性化アニールを行い、ゲート積層構造の両側の
基板表面層に、ソース領域8Sとドレイン領域8Dを形
成する。
【0034】第1の実施例では、図1Bまでの工程の
後、基板を大気中に取り出す前に80℃の熱処理を行っ
ている。この熱処理により、レジストパターン7のアッ
シング後に、除去困難な残渣が残ることを防止できる。
アッシング後の残渣は、アミンを含む処理液で除去可能
である。
後、基板を大気中に取り出す前に80℃の熱処理を行っ
ている。この熱処理により、レジストパターン7のアッ
シング後に、除去困難な残渣が残ることを防止できる。
アッシング後の残渣は、アミンを含む処理液で除去可能
である。
【0035】なお、熱処理温度を50℃としたところ、
除去困難な残渣が残った。このため、大気中に取り出す
前の熱処理の温度を80℃以上とすることが好ましい。
また、レジストの変質を防止するために、熱処理温度を
200℃以下とすることが好ましい。また、十分な熱処
理の効果を得るために、熱処理時間を30秒以上とする
ことが好ましい。
除去困難な残渣が残った。このため、大気中に取り出す
前の熱処理の温度を80℃以上とすることが好ましい。
また、レジストの変質を防止するために、熱処理温度を
200℃以下とすることが好ましい。また、十分な熱処
理の効果を得るために、熱処理時間を30秒以上とする
ことが好ましい。
【0036】図1Cまでの工程において、ポリシリコン
膜3のエッチング時に、SiON膜6とW膜5の積層が
マスクとして用いられる。この時、レジストパターンが
残っていないため、炭素による悪影響を回避でき、Si
O2 からなるゲート絶縁膜2に対してポリシリコン膜3
を高い選択比でエッチングすることが可能となる。
膜3のエッチング時に、SiON膜6とW膜5の積層が
マスクとして用いられる。この時、レジストパターンが
残っていないため、炭素による悪影響を回避でき、Si
O2 からなるゲート絶縁膜2に対してポリシリコン膜3
を高い選択比でエッチングすることが可能となる。
【0037】次に、図2を参照して、第2の実施例につ
いて説明する。図2Aまでの工程は、第1の実施例にお
ける図1Aまでの工程と同様である。その後、第1の実
施例では、レジストパターン7をマスクとしてW膜5ま
でをエッチングしたが、第2の実施例では、その下のT
iN膜4までをエッチングする。SiON膜6及びW膜
5のエッチング条件は、第1の実施例の場合と同様であ
る。
いて説明する。図2Aまでの工程は、第1の実施例にお
ける図1Aまでの工程と同様である。その後、第1の実
施例では、レジストパターン7をマスクとしてW膜5ま
でをエッチングしたが、第2の実施例では、その下のT
iN膜4までをエッチングする。SiON膜6及びW膜
5のエッチング条件は、第1の実施例の場合と同様であ
る。
【0038】W膜5をエッチングした後、真空を保った
まま他の処理容器内まで搬送し、TiN膜4のエッチン
グを行う。TiN膜4のエッチングは、エッチングガス
としてCl2 を用い、ガス流量50sccm、圧力0.
05torr、印加電力500W、チラー温度80℃の
条件で約10秒間行う。
まま他の処理容器内まで搬送し、TiN膜4のエッチン
グを行う。TiN膜4のエッチングは、エッチングガス
としてCl2 を用い、ガス流量50sccm、圧力0.
05torr、印加電力500W、チラー温度80℃の
条件で約10秒間行う。
【0039】このとき、レジストパターン7が、温度8
0℃まで加熱される。このため、第1の実施例の場合と
同様に、基板が大気中に取り出される前に、レジストパ
ターン7が80℃の熱履歴を経験することになる。
0℃まで加熱される。このため、第1の実施例の場合と
同様に、基板が大気中に取り出される前に、レジストパ
ターン7が80℃の熱履歴を経験することになる。
【0040】図2Bは、TiN膜4をエッチングした後
の基板の断面図を示す。この基板を大気中に取り出し、
図5に示すレジスト剥離装置を用いてレジストパターン
7を剥離する。アッシング条件は、第1の実施例におけ
る図1Bのレジストパターン7のアッシング条件と同様
である。レジストパターン7を除去した後の残渣は、ア
ミンを含む処理液できれいに除去することができた。
の基板の断面図を示す。この基板を大気中に取り出し、
図5に示すレジスト剥離装置を用いてレジストパターン
7を剥離する。アッシング条件は、第1の実施例におけ
る図1Bのレジストパターン7のアッシング条件と同様
である。レジストパターン7を除去した後の残渣は、ア
ミンを含む処理液できれいに除去することができた。
【0041】SiON膜6をマスクとして、ポリシリコ
ン膜3を部分的にエッチングする。ポリシリコン膜3の
エッチング条件は、第1の実施例における図1Bのポリ
シリコン膜3のエッチング条件と同様である。
ン膜3を部分的にエッチングする。ポリシリコン膜3の
エッチング条件は、第1の実施例における図1Bのポリ
シリコン膜3のエッチング条件と同様である。
【0042】図2Cは、ポリシリコン膜3をエッチング
した後の基板の断面図を示す。本実施例の場合も、レジ
ストパターン7を剥離した後の残渣を容易に除去できる
ため、第1の実施例と同様に、側面の切り立ったポリシ
リコン膜3からSiON膜6までのゲート積層構造を制
御性よく形成することができる。また、ポリシリコン膜
3のエッチング時にレジストパターン7が残っていない
ため、ゲート絶縁膜2に対してポリシリコン膜3を高い
選択比でエッチングすることができる。
した後の基板の断面図を示す。本実施例の場合も、レジ
ストパターン7を剥離した後の残渣を容易に除去できる
ため、第1の実施例と同様に、側面の切り立ったポリシ
リコン膜3からSiON膜6までのゲート積層構造を制
御性よく形成することができる。また、ポリシリコン膜
3のエッチング時にレジストパターン7が残っていない
ため、ゲート絶縁膜2に対してポリシリコン膜3を高い
選択比でエッチングすることができる。
【0043】上記第1及び第2の実施例では、図1A及
び図2Aに示すように、W膜5の上にSiON膜6を堆
積している。図1B及び図2Bの各々の後の工程におい
て、SiON膜6をマスクとしてポリシリコン膜3をエ
ッチングしている。W膜5の上にSiON膜6を堆積す
ることなく、W膜5をマスクとしてポリシリコン膜3を
エッチングしてもよい。
び図2Aに示すように、W膜5の上にSiON膜6を堆
積している。図1B及び図2Bの各々の後の工程におい
て、SiON膜6をマスクとしてポリシリコン膜3をエ
ッチングしている。W膜5の上にSiON膜6を堆積す
ることなく、W膜5をマスクとしてポリシリコン膜3を
エッチングしてもよい。
【0044】次に、図3を参照して、第3の実施例につ
いて説明する。第1及び第2の実施例では、レジストパ
ターンを剥離する前に基板を大気中に取り出した。これ
に対し、第3の実施例では基板を大気中に取り出すこと
なくレジストパターンの剥離を行う。
いて説明する。第1及び第2の実施例では、レジストパ
ターンを剥離する前に基板を大気中に取り出した。これ
に対し、第3の実施例では基板を大気中に取り出すこと
なくレジストパターンの剥離を行う。
【0045】図3Aまでの工程は、第1の実施例におけ
る図1Aまでの工程とほぼ同様であり、図1Aに示すS
iON膜6を堆積しない点のみが異なる。レジストパタ
ーン7をマスクとしてW膜5を部分的にエッチングす
る。W膜5のエッチングは、エッチングガスとしてNF
3 とArとを用い、NF3 ガスの流量150sccm、
Arガスの流量150sccm、圧力0.1torr、
印加電力200W、チラー温度−50℃の条件で行う。
る図1Aまでの工程とほぼ同様であり、図1Aに示すS
iON膜6を堆積しない点のみが異なる。レジストパタ
ーン7をマスクとしてW膜5を部分的にエッチングす
る。W膜5のエッチングは、エッチングガスとしてNF
3 とArとを用い、NF3 ガスの流量150sccm、
Arガスの流量150sccm、圧力0.1torr、
印加電力200W、チラー温度−50℃の条件で行う。
【0046】図3Bは、W膜5をエッチングした後の基
板の断面図を示す。この基板を大気に晒すことなく、図
5に示すレジスト剥離装置の処理容器内に装填する。第
1の実施例の図1Bに示すレジストパターン7のアッシ
ング条件と同一の条件でレジストパターン7を剥離す
る。残渣を残すことなくきれいにレジストパターンを剥
離することができた。W膜5をマスクとしてTiN膜4
とポリシリコン膜3をエッチングする。
板の断面図を示す。この基板を大気に晒すことなく、図
5に示すレジスト剥離装置の処理容器内に装填する。第
1の実施例の図1Bに示すレジストパターン7のアッシ
ング条件と同一の条件でレジストパターン7を剥離す
る。残渣を残すことなくきれいにレジストパターンを剥
離することができた。W膜5をマスクとしてTiN膜4
とポリシリコン膜3をエッチングする。
【0047】図3Cは、ポリシリコン膜3をエッチング
した後の基板の断面図を示す。この場合も、第1の実施
例の場合と同様に、ゲート絶縁膜2に対して高い選択比
でポリシリコン膜3をエッチングすることができる。
した後の基板の断面図を示す。この場合も、第1の実施
例の場合と同様に、ゲート絶縁膜2に対して高い選択比
でポリシリコン膜3をエッチングすることができる。
【0048】図3Dは、図3Cに示すゲート積層構造を
用いたMOSトランジスタを示す。ソース領域8S、ド
レイン領域8D、及びサイドウォール絶縁膜9の形成方
法は、第1の実施例における図1Dまでの工程と同様で
ある。
用いたMOSトランジスタを示す。ソース領域8S、ド
レイン領域8D、及びサイドウォール絶縁膜9の形成方
法は、第1の実施例における図1Dまでの工程と同様で
ある。
【0049】第3の実施例では、図3BのTiN膜4及
びポリシリコン膜3のエッチング時に、W膜5をマスク
として用いたが、第1の実施例における図1Aに示すよ
うに、W膜5の上にSiON膜6を堆積し、このSiO
N膜6をマスクとして用いてもよい。
びポリシリコン膜3のエッチング時に、W膜5をマスク
として用いたが、第1の実施例における図1Aに示すよ
うに、W膜5の上にSiON膜6を堆積し、このSiO
N膜6をマスクとして用いてもよい。
【0050】上記第1〜第3の実施例では、例えば図1
Aに示すようにW膜5の下にTiN膜4を配置した場合
を説明した。TiN膜4の代わりに、Wに対してエッチ
ング選択性のある材料からなる膜を用いてもよい。例え
ば、TiN膜とTi膜との2層構造の膜を用いてもよ
い。
Aに示すようにW膜5の下にTiN膜4を配置した場合
を説明した。TiN膜4の代わりに、Wに対してエッチ
ング選択性のある材料からなる膜を用いてもよい。例え
ば、TiN膜とTi膜との2層構造の膜を用いてもよ
い。
【0051】また、第1及び第2の実施例では、例えば
図1Aに示すようにW膜5の上にSiON膜6を堆積す
る場合を説明した。SiON膜6の代わりに、炭素を含
まない無機材料からなる膜を用いてもよい。例えば、S
iN膜、SiO2 膜、またはこれらを積層した膜を用い
てもよい。
図1Aに示すようにW膜5の上にSiON膜6を堆積す
る場合を説明した。SiON膜6の代わりに、炭素を含
まない無機材料からなる膜を用いてもよい。例えば、S
iN膜、SiO2 膜、またはこれらを積層した膜を用い
てもよい。
【0052】また、上記第1〜第3の実施例では、例え
ば図1Bの後、反応性イオンエッチング(RIE)装置
を用いてTiN膜4及びポリシリコン膜3をエッチング
する場合を説明した。RIE装置の代わりに、ECRプ
ラズマエッチング装置を用いてもよい。この場合、例え
ば、Cl2 ガス流量30sccm、O2 ガス流量5sc
cm、圧力5mtorr、マイクロ波電力1200W、
バイアス用高周波電力30W、チラー温度20℃の条件
で行う。
ば図1Bの後、反応性イオンエッチング(RIE)装置
を用いてTiN膜4及びポリシリコン膜3をエッチング
する場合を説明した。RIE装置の代わりに、ECRプ
ラズマエッチング装置を用いてもよい。この場合、例え
ば、Cl2 ガス流量30sccm、O2 ガス流量5sc
cm、圧力5mtorr、マイクロ波電力1200W、
バイアス用高周波電力30W、チラー温度20℃の条件
で行う。
【0053】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【0054】
【発明の効果】以上説明したように、本発明によれば、
W膜のエッチングの後、基板を大気中に取り出す前に、
W膜のエッチングマスクとして用いたレジストパターン
を加熱する。この加熱により、レジストパターンを除去
した後の残渣の発生を抑制することができ、発生した残
渣も容易に除去することができる。W膜の下に配置され
たSi膜をエッチングする際にレジストパターンが残っ
ていないため、SiO2膜に対して高い選択比でSi膜
をエッチングすることが可能になる。
W膜のエッチングの後、基板を大気中に取り出す前に、
W膜のエッチングマスクとして用いたレジストパターン
を加熱する。この加熱により、レジストパターンを除去
した後の残渣の発生を抑制することができ、発生した残
渣も容易に除去することができる。W膜の下に配置され
たSi膜をエッチングする際にレジストパターンが残っ
ていないため、SiO2膜に対して高い選択比でSi膜
をエッチングすることが可能になる。
【図1】本発明の第1の実施例による半導体装置の製造
方法を説明するための基板の断面図である。
方法を説明するための基板の断面図である。
【図2】本発明の第2の実施例による半導体装置の製造
方法を説明するための基板の断面図である。
方法を説明するための基板の断面図である。
【図3】本発明の第3の実施例による半導体装置の製造
方法を説明するための基板の断面図である。
方法を説明するための基板の断面図である。
【図4】本発明の実施例で用いたエッチング装置の概略
を示す図である。
を示す図である。
【図5】本発明の実施例で用いたレジスト剥離装置の概
略を示す図である。
略を示す図である。
【図6】予備実験の各工程後の基板の状態を示す断面図
である。
である。
1 シリコン基板 2 ゲート絶縁膜 3 ポリシリコン膜 4 TiN膜 5 W膜 6 SiON膜 7 レジストパターン 8S ソース領域 8D ドレイン領域 9 サイドウォール絶縁膜 60 処理容器 61 電極 62 断熱材 63 低温チラー 64 冷却水流路 65a ガス供給管 65b ガス排出管 70 エッチングガス供給口 71 間隙 72 高周波電源 80 処理容器 81 シャワーヘッド 82 プラズマ発生室 83 処理室 84 導波路 85 マイクロ波透過窓 86 ガス導入管 87 処理基板 88 ステージ 89 ガス排気口
Claims (15)
- 【請求項1】 半導体基板の表面上に、シリコンからな
る第1の膜を堆積する工程と、 前記第1の膜の表面上に、タングステンに対してエッチ
ング選択性のある材料からなる第2の膜を堆積する工程
と、 前記第2の膜の上に、タングステンからなる第3の膜を
堆積する工程と、 前記第3の膜の上に、レジストパターンを形成する工程
と、 前記レジストパターンをマスクとして、前記第3の膜を
部分的にエッチングしてパターニングし、前記第2の膜
の表面でエッチングを停止する工程と、 前記第2の膜を、前記第3の膜と同一形状にパターニン
グする工程と、 前記第1の膜を、前記第3の膜と同一形状にパターニン
グする工程とを有し、 前記第3の膜をパターニングする工程の後、前記第1の
膜をパターニングする工程の前に、さらに、 前記レジストパターンを80℃以上の温度まで加熱する
工程と、 前記半導体基板を大気中に取り出す工程と、 前記レジストパターンを剥離する工程とを含む半導体装
置の製造方法。 - 【請求項2】 前記第2の膜をパターニングする工程
が、80℃以上の温度で該第2の膜をエッチングする工
程を含み、前記レジストパターンを80℃以上の温度ま
で加熱する工程を兼ねる請求項1に記載の半導体装置の
製造方法。 - 【請求項3】 前記第3の膜を堆積する工程の後、さら
に、該第3の膜の上に無機材料からなる第4の膜を堆積
する工程を含み、 前記レジストパターンを形成する工程において、前記第
4の膜の上に該レジストパターンを形成し、 前記第3の膜をパターニングする工程の前に、前記レジ
ストパターンをマスクとして前記第4の膜をエッチング
してパターニングする工程を含み、 前記第1の膜をパターニングする工程において、前記第
4の膜をマスクとして該第1の膜をエッチングする請求
項1または2に記載の半導体装置の製造方法。 - 【請求項4】 前記レジストパターンを剥離する工程の
後、さらに、前記半導体基板の表面を、アミンを含む液
で処理する工程を含む請求項1〜3のいずれかに記載の
半導体装置の製造方法。 - 【請求項5】 前記半導体基板が、シリコン表面層を有
する下地基板と、該下地基板の表面上に形成された酸化
シリコンからなるゲート絶縁膜とを有し、 前記第2の膜及び第1の膜をパターニングする工程の
後、さらに、 前記下地基板のシリコン表面層のうち、パターニングさ
れた前記第1の膜の両側の領域に不純物を添加し、ソー
ス領域及びドレイン領域を形成する工程とを含む請求項
1〜4のいずれかに記載の半導体装置の製造方法。 - 【請求項6】 前記第2の膜及び第1の膜をパターニン
グする工程において、Cl2 ガス、Cl2 とO2 との混
合ガス、HBrガス、HBrとO2 との混合ガスからな
る群より選択された少なくとも1つのガスを用いて前記
第2及び第1の膜をエッチングする請求項1〜5のいず
れかに記載の半導体装置の製造方法。 - 【請求項7】 前記第2の膜が、TiNからなる膜、ま
たはTiNとTiとの積層膜である請求項1〜6のいず
れかに記載の半導体装置の製造方法。 - 【請求項8】 前記第3の膜をエッチングする工程にお
いて、基板温度を−20℃以下としてエッチングを行う
請求項1〜7のいずれかに記載の半導体装置の製造方
法。 - 【請求項9】 半導体基板の表面上に、シリコンからな
る第1の膜を堆積する工程と、 前記第1の膜の表面上に、タングステンに対してエッチ
ング選択性のある材料からなる第2の膜を堆積する工程
と、 前記第2の膜の上に、タングステンからなる第3の膜を
堆積する工程と、 前記第3の膜の上に、レジストパターンを形成する工程
と、 前記レジストパターンをマスクとして、前記第3の膜を
部分的にエッチングしてパターニングし、前記第2の膜
の表面でエッチングを停止する工程と、 前記第2の膜を、前記第3の膜と同一形状にパターニン
グする工程と、 前記第1の膜を、前記第3の膜と同一形状にパターニン
グする工程とを有し、 前記第3の膜をパターニングする工程の後、前記第1の
膜をパターニングする工程の前に、さらに、 前記半導体基板を大気に晒すことなく、前記レジストパ
ターンを剥離する工程を含む半導体装置の製造方法。 - 【請求項10】 前記第3の膜を堆積する工程の後、さ
らに、該第3の膜の上に無機材料からなる第4の膜を堆
積する工程を含み、 前記レジストパターンを形成する工程において、前記第
4の膜の上に該レジストパターンを形成し、 前記第3の膜をパターニングする工程の前に、前記レジ
ストパターンをマスクとして前記第4の膜をエッチング
してパターニングする工程を含み、 前記第1の膜をパターニングする工程において、前記第
4の膜をマスクとして該第1の膜をエッチングする請求
項9に記載の半導体装置の製造方法。 - 【請求項11】 前記レジストパターンを剥離する工程
の後、さらに、前記半導体基板の表面を、アミンを含む
液で処理する工程を含む請求項9または10に記載の半
導体装置の製造方法。 - 【請求項12】 前記半導体基板が、シリコン表面層を
有する下地基板と、該下地基板の表面上に形成された酸
化シリコンからなるゲート絶縁膜とを有し、 前記第2の膜及び第1の膜をパターニングする工程の
後、さらに、 前記下地基板のシリコン表面層のうち、パターニングさ
れた前記第1の膜の両側の領域に不純物を添加し、ソー
ス領域及びドレイン領域を形成する工程とを含む請求項
9〜11のいずれかに記載の半導体装置の製造方法。 - 【請求項13】 前記第2の膜及び第1の膜をパターニ
ングする工程において、Cl2 ガス、Cl2 とO2 との
混合ガス、HBrガス、HBrとO2 との混合ガスから
なる群より選択された少なくとも1つのガスを用いて前
記第2及び第1の膜をエッチングする請求項9〜12の
いずれかに記載の半導体装置の製造方法。 - 【請求項14】 前記第2の膜が、TiNからなる膜、
またはTiNとTiとの積層膜である請求項9〜13の
いずれかに記載の半導体装置の製造方法。 - 【請求項15】 前記第3の膜をエッチングする工程に
おいて、基板温度を−20℃以下としてエッチングを行
う請求項9〜14のいずれかに記載の半導体装置の製造
方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9216765A JPH1168095A (ja) | 1997-08-11 | 1997-08-11 | 半導体装置の製造方法 |
US09/037,854 US6020111A (en) | 1997-08-11 | 1998-03-10 | Method of manufacturing semiconductor device with patterned lamination of Si film and metal film |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9216765A JPH1168095A (ja) | 1997-08-11 | 1997-08-11 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1168095A true JPH1168095A (ja) | 1999-03-09 |
Family
ID=16693564
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9216765A Pending JPH1168095A (ja) | 1997-08-11 | 1997-08-11 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6020111A (ja) |
JP (1) | JPH1168095A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2010010573A (ja) * | 2008-06-30 | 2010-01-14 | Hitachi High-Technologies Corp | 半導体加工方法 |
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JP4213491B2 (ja) * | 2002-03-19 | 2009-01-21 | 富士通マイクロエレクトロニクス株式会社 | 光スイッチング素子の製造方法 |
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-
1997
- 1997-08-11 JP JP9216765A patent/JPH1168095A/ja active Pending
-
1998
- 1998-03-10 US US09/037,854 patent/US6020111A/en not_active Expired - Fee Related
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