WO2006057236A1 - 基板処理方法および半導体装置の製造方法 - Google Patents

基板処理方法および半導体装置の製造方法 Download PDF

Info

Publication number
WO2006057236A1
WO2006057236A1 PCT/JP2005/021424 JP2005021424W WO2006057236A1 WO 2006057236 A1 WO2006057236 A1 WO 2006057236A1 JP 2005021424 W JP2005021424 W JP 2005021424W WO 2006057236 A1 WO2006057236 A1 WO 2006057236A1
Authority
WO
WIPO (PCT)
Prior art keywords
metal wiring
substrate
resist
semiconductor device
manufacturing
Prior art date
Application number
PCT/JP2005/021424
Other languages
English (en)
French (fr)
Inventor
Kaoru Maekawa
Original Assignee
Tokyo Electron Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Limited filed Critical Tokyo Electron Limited
Publication of WO2006057236A1 publication Critical patent/WO2006057236A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures

Definitions

  • the present invention relates to a substrate processing method and a semiconductor device manufacturing method.
  • contact plugs for wiring connection and via wiring with Cu wiring are generally formed by forming a hole or groove in an interlayer insulating film and then embedding metal.
  • a method of embedding Cu wiring is known as a damascene process (for example, Japanese Patent Laid-Open No. 2000-114368 (FIG. 11, etc.)). Therefore, a conventional method for forming wiring by a single damascene process will be described.
  • an insulating film for preventing Cu diffusion which also has SiC and SiN forces, and an interlayer insulating film are deposited on the lower layer wiring.
  • a resist pattern corresponding to the groove pattern formed in the interlayer insulating film is formed on the interlayer insulating film.
  • the resist pattern is used as a mask, etching force is applied to the interlayer insulating film, and a trench pattern for wiring is formed in the interlayer insulating film.
  • the Cu diffusion prevention insulating film has not been removed.
  • the Cu diffusion prevention insulating film is etched to expose the lower layer wiring metal composed of Cu.
  • cleaning is performed to remove residues remaining on the surface during etching of the Cu barrier insulating film, and the sputtering method, PVD method (Physical Vapor Deposition), or electroplating method is used to connect Noria metal and Cu. Are embedded in the groove pattern. Thereafter, excess Cu is removed and planarized to form a desired metal wiring.
  • the resist stripping process is performed before the lower layer wiring metal such as Cu is exposed, and the resist stripping process causes damage such as oxidation of the lower layer wiring metal. It is prevented.
  • the Cu diffusion preventing insulating film is exposed after being etched.
  • the conventional damascene technology has the following problems.
  • the Ar sputtering treatment causes damage by destroying the structure of the surface of the low dielectric constant insulating film exposed on the side wall, etc. Problems such as generation of particles, deterioration of adhesion, and deterioration of electrical characteristics as an insulating film occur.
  • the force for performing the step of etching the diffusion preventing insulating film remains on the exposed surface.
  • the cleaning chemical is also powerful. Therefore, the film shape can be changed by the cleaning process itself.
  • a structural change due to a chemical reaction may occur, resulting in poor adhesion and electrical characteristics. Deterioration of the product causes two problems.
  • the diffusion preventing insulating film is etched in the absence of the resist pattern, the shape of the formed hole or groove pattern can be deteriorated during the etching of the diffusion preventing insulating film.
  • the shape accuracy of holes and grooves can be impaired.
  • This problem of pattern degradation can also occur in the same way, for example, when a contact is formed on the gate electrode of a transistor, for example, only by a damascene process.
  • An object of the present invention is to provide a substrate processing method capable of forming holes, grooves and the like with high accuracy without requiring a process capable of giving large damage such as Ar sputtering, and to provide a reliable process.
  • a semiconductor device manufacturing method capable of manufacturing a high semiconductor device is provided.
  • a connected portion connected to another part on the substrate to be processed, an etching target layer formed on the connected portion, and a pattern formed on the etching target layer are formed.
  • the mask layer is removed and mixed into the connected portion using an etching process for exposing the connected portion by the concave portion and a plasma of a gas containing at least one of hydrogen, nitrogen, or oxygen. And a plasma processing step for removing impurities that have been removed.
  • the impurities mixed in the connected portion are removed by the plasma processing step, so that a method involving a physical impact such as Ar sputtering is not required later.
  • deposits such as Cu that can be scattered in the plasma treatment process can be easily removed by subsequent wet cleaning. Therefore, there is no obstacle to the adhesion with Noria metal. Further, the cleaning itself can be performed under mild conditions.
  • the yield is low and the yield is high.
  • a highly reliable multilayer wiring can be formed. Further, the total number of steps can be substantially reduced, which can contribute to a reduction in manufacturing cost.
  • the connected portion is a metal wiring portion embedded in a wiring layer below the etching target layer.
  • the connected portion is a source / drain region or a gate electrode of a transistor.
  • the plasma processing step is performed while applying a bias voltage to a support on which the substrate to be processed is placed.
  • the present invention includes a step of forming a lower layer metal wiring on a substrate, a step of forming an interlayer insulating film on the lower layer metal wiring, and a resist having an opening pattern on the interlayer insulating film. Etching, using the resist as a mask, forming a recess in the interlayer insulating film, exposing the lower layer metal wiring, removing the resist, and after removing the resist, Cleaning the surface;
  • a method for manufacturing a semiconductor device comprising:
  • a desired semiconductor device can be manufactured without requiring a process involving physical impact such as Ar sputtering.
  • deposits that can be scattered in the step of removing the resist can be easily removed by subsequent cleaning, so that the subsequent steps are not hindered.
  • the cleaning itself can be performed under mild and powerful conditions.
  • plasma of a gas containing at least one of hydrogen, nitrogen, and oxygen is used to remove the resist and mix with the lower metal wiring. Impurities that have been removed are also removed.
  • the method further includes a step of recovering crystal defects of the lower layer metal wiring exposed in the recess after the step of cleaning the surface of the substrate.
  • the step of recovering crystal defects in the lower metal wiring is performed at a temperature of 100 ° C. to 450 ° C. in a gas atmosphere containing at least one of hydrogen and nitrogen, for example.
  • the method further includes a step of cleaning the surface of the lower layer metal wiring exposed in the recess after the step of recovering crystal defects of the lower layer metal wiring.
  • the method further includes a step of forming a multilayer metal wiring by depositing a barrier metal layer and a conductor layer in the recess formed in the interlayer insulating film after the step of cleaning the surface of the lower metal wiring.
  • the present invention provides a step of forming a lower layer metal wiring on a substrate, a step of forming an interlayer insulating film on the lower layer metal wiring, and a first resist having an opening pattern on the interlayer insulating film.
  • a method for manufacturing a semiconductor device comprising: a step of removing the second resist; and a step of cleaning the surface of the substrate after the removal of the second resist.
  • a desired semiconductor device can be manufactured without requiring a process involving physical impact such as Ar sputtering.
  • deposits that can be scattered in the step of removing the resist can be easily removed by subsequent cleaning, so that the subsequent steps are not hindered.
  • the cleaning itself can be performed under mild and powerful conditions.
  • a plasma of a gas containing at least one of hydrogen, nitrogen, and oxygen is used.
  • the resist is removed and impurities mixed in the lower metal wiring are also removed.
  • the method further includes a step of recovering crystal defects of the lower layer metal wiring exposed in the second recess after the step of cleaning the surface of the substrate.
  • the step of recovering the crystal defects of the lower layer metal wiring is performed at a temperature of 100 ° C. to 450 ° C. in an atmosphere of a gas containing at least one kind of hydrogen or nitrogen, for example.
  • the method further includes a step of cleaning the surface of the lower layer metal wiring exposed in the second recess after the step of recovering crystal defects in the lower layer metal wiring. .
  • the process of cleaning the surface of the lower metal wiring for example, an oxide film formed on the exposed surface of the lower metal wiring is reduced.
  • the barrier metal layer and the conductor layer are stacked in the first recess and the second recess formed in the interlayer insulating film.
  • the method further includes a step of stacking to form a multilayer metal wiring.
  • the present invention provides a plasma supply source for generating plasma, a processing container for partitioning a processing chamber for performing plasma processing on the processing object by the plasma, and the processing target in the processing container.
  • Claims 1 to Claims wherein a support for placing a processing body, an exhaust means for depressurizing the inside of the processing container, a gas supply means for supplying a gas into the processing container, and the claims. 5.
  • a plasma processing apparatus comprising: a control unit that controls each of the components so that the substrate processing method according to any one of 4 is performed.
  • a program for controlling the substrate processing method described in any one of claims 1 to 4 of the claims and a computer-readable recording medium including the program are also provided in the present invention. Are subject to protection.
  • the present invention also provides a plasma processing apparatus that performs plasma processing on a substrate, a film forming apparatus that performs film forming processing on the substrate, and a resist coating process and a developing process on the substrate.
  • Resist coating to be performed 'developing apparatus exposure apparatus for performing an exposure process on the substrate, heat treatment apparatus for performing a heat treatment on the substrate, a cleaning apparatus for performing a cleaning process on the substrate, and
  • a polishing apparatus that performs a polishing process on the semiconductor device, and a control unit that controls each of the components so that the method of manufacturing a semiconductor device according to any one of claims 5 to 18 is performed.
  • This is a semiconductor device manufacturing system.
  • a program for controlling the method of manufacturing a semiconductor device according to any one of claims 5 to 18 of the claims and a computer-readable recording medium including the program are also provided. , Is subject to protection in this case.
  • FIG. 1 is a flow chart of an embodiment in which the present invention is applied to a single damascene process.
  • FIG. 2 is a flowchart of an embodiment in which the present invention is applied to a dual damascene process. It is a chart.
  • FIG. 3 is a schematic diagram showing a configuration example of a processing system used for carrying out the present invention.
  • FIG. 4 is a schematic view of a plasma processing apparatus used for carrying out the present invention.
  • FIG. 5A to FIG. 5F are schematic views of a wafer cross section for explaining the first embodiment of the present invention.
  • FIG. 6A to FIG. 6H are schematic views of wafer cross sections for explaining a third embodiment of the present invention.
  • FIG. 7A to FIG. 7E are schematic views of wafer cross sections for explaining a fourth embodiment of the present invention.
  • Figure 1 shows an example of the processing flow of a single machine process.
  • steps S 101 to S 111 are shown as typical steps of a single damascene process!
  • Step S 101 Cu is buried in Step S 101 and an insulating film for preventing Cu diffusion is formed on the semiconductor substrate or the like in a state where the lower metal wiring is formed.
  • step S102 an interlayer insulating film is formed on the Cu diffusion preventing insulating film.
  • step S103 a resist pattern corresponding to the via and the groove is formed using, for example, a photolithography technique.
  • step S 104 the resist pattern formed in step S 103 is used as a mask, the interlayer insulating film is etched, and a recess (opening) is formed. This etching process is performed until the Cu surface of the underlying metal wiring is exposed.
  • a plasma processing apparatus as described later is used, plasma processing is performed under predetermined conditions, and resist removal (ashing) is performed.
  • plasma acts on the exposed Cu surface, and also removes impurities such as C and F implanted in the Cu surface layer during the etching process of step S104. Is done.
  • step S106 wet cleaning is performed to remove deposits on the substrate surface. At this time, Cu adhering to the side wall of the recess is also removed by the sputtering effect in the plasma treatment process of step S105.
  • step S107 After cleaning, annealing (heat treatment) is performed in step S107. As a result, the crystal disorder (crystal defects) in the surface layer of the lower layer metal wiring generated in the plasma processing step of step S105 is recovered. Further, in step S108, prior to the formation of the rare metal, the oxide film formed on the surface of the lower metal wiring is reduced and cleaned. Note that step S107 and step S108 are optional steps performed as necessary.
  • step S109 a noble metal is formed in the recess formed by the etching process in step S104.
  • step S110 Cu as a conductor is embedded, and in step S111, planarization is performed by, for example, CMP (chemical mechanical polishing).
  • FIG. 2 shows an example of the processing flow of the dual damascene process.
  • steps S 101 to SI 11 are shown as representative steps of the dual damascene process!
  • steps S201 to S203 and steps S212 to S214 are common to the single damascene process of FIG.
  • step S204 the first resist pattern formed in step S203 is used as a mask to etch the interlayer insulating film, thereby forming a first recess (opening). This etching process is performed until the Cu surface of the underlying metal wiring is exposed.
  • a plasma processing apparatus as described later is used, plasma processing is performed under predetermined conditions, and resist removal (ashing) is performed.
  • plasma is applied to the exposed Cu surface, and impurities such as C and F implanted in the Cu surface layer during the etching in step S204 are also removed. .
  • step S206 a second resist pattern corresponding to the via and the trench is formed by photolithography.
  • step S207 the second resist pattern formed in step S206 is used as a mask to etch the interlayer insulating film, and the second resist pattern is etched. A recess (opening) is formed. Usually, the second recess is formed in a substantially T shape in cross section.
  • step S208 plasma processing is performed using a plasma processing apparatus as described later, and the resist is stripped (ashed) under predetermined conditions. In this step S208, the plasma acts on the exposed Cu surface just by removing the resist, and impurities such as C and F implanted in the Cu surface layer during the etching in step S207 are also removed.
  • step S209 wet cleaning is performed to remove deposits on the substrate surface.
  • Cu or the like adhering to the side wall of the recess is also removed by the sputtering action in the second plasma processing in step S208.
  • step S210 After the cleaning, annealing (heat treatment) is performed in step S210. This recovers the crystal disorder (crystal defects) in the surface layer of the lower metal wiring that has occurred in the plasma treatment process of step S205 and step S208. Further, in step S211, the oxide film formed on the surface of the lower metal wiring is reduced and cleaned prior to forming the rare metal. Note that step S210 and step S211 are optional steps performed as necessary.
  • step S212 a rare metal is formed in the second recess formed as described above.
  • step S213 Cu as a conductor is embedded, and in step S214, flattening is performed by CMP, for example.
  • CMP flattening
  • the present invention can be applied to a dual damascene process as well as a single damascene process.
  • a damascene process for embedding a Cu film has been described as an example, but the present invention can also be applied to a process for embedding other metals such as an A1 film and a W film.
  • FIG. 3 is a schematic configuration diagram of a semiconductor device manufacturing system 100 that can be suitably used for implementing the flow shown in FIG. 1 and FIG. 2, for example.
  • This semiconductor device manufacturing system 100 includes a plasma processing apparatus 101 that combines an etching apparatus that performs etching on a semiconductor substrate by plasma and an ashing apparatus that performs ashing on a semiconductor substrate, a sputtering method, a PVD method, a CVD method , Film deposition equipment for film deposition by electroplating method 102 And a resist coating and developing device 103 having a coater and a developer for performing resist coating and development in the photolithography process, an exposure device 104 for performing exposure processing in the photolithography process, and heat treatment (anneal and A processing section 110 having a heat treatment apparatus 105 for performing beta), a cleaning apparatus 106 for performing wet cleaning with a chemical solution, and a polishing apparatus 107 for performing CMP is provided.
  • the semiconductor device manufacturing system 100 includes a main control unit 120 having a heat treatment
  • each of the plasma processing apparatus 101, the film forming apparatus 102, the resist coating / developing apparatus 103, the exposure apparatus 104, the heat treatment apparatus 105, the cleaning apparatus 106, and the polishing apparatus 107 can use a known apparatus without particular limitation.
  • each apparatus of the processing unit 110 does not necessarily mean a single apparatus.
  • the film forming apparatus 102 may include a plurality of apparatuses such as a plasma CVD apparatus, a thermal CVD apparatus, a PVD apparatus, and an electroplating apparatus. .
  • Each device of the processing unit 110 is connected to a process controller 111 having a CPU and is controlled by the process controller 111.
  • the process controller 111 includes a keyboard for the process manager to input commands to manage each device in the processing unit 110, a display that visualizes and displays the operating status of each device in the processing unit 110, etc.
  • a user interface 112 Including a user interface 112, a storage unit 113 in which a control program for realizing various processes executed by the processing unit 110 under the control of the process controller 111 and a recipe in which processing condition data is recorded, Is connected!
  • an arbitrary recipe is called from the storage unit 113 and executed by the process controller 111 based on an instruction from the user interface 112 or the like.
  • various desired processes are performed in the processing unit 110 under the control of the process controller 111.
  • a recipe stored in a readable storage medium such as a CD-ROM, a hard disk, a flexible disk, or a nonvolatile memory is used. Alternatively, it can be used online between the devices of the processing unit 110 or from an external device via a dedicated line or the like.
  • main control unit 120 the overall control by the main control unit 120 is not performed, so that the process controller and the user interface are overlapped with the overall control by the main control unit 120. It is possible to adopt a configuration in which a control unit including a storage unit and a storage unit is individually provided for each device of the processing unit 110.
  • the present invention is characterized by a plasma processing step performed after the etching step in, for example, the flows of FIGS. 1 and 2. Therefore, in the following, the etching process and the plasma processing step will be described in detail together with the configuration of the plasma processing apparatus 101.
  • FIG. 4 shows an etching process (eg, step S 104 in FIG. 1, step S 204, step S 207 in FIG. 2) and a plasma treatment process (eg, step S 105 in FIG. 1, step in FIG. 2) in the method of the present invention.
  • 1 schematically shows an example of the configuration of a plasma processing apparatus that can be suitably used to implement S205 and step S208).
  • This plasma processing apparatus 101 is a capacitively coupled parallel plate type plasma processing apparatus in which upper and lower parallel electrode plates face each other and a high frequency power source is connected to both.
  • the plasma processing apparatus 101 has a chamber 12 formed into a cylindrical shape made of, for example, an aluminum sheet whose surface is anodized (anodized).
  • the chamber 12 is grounded.
  • a susceptor 5 having a silicon force is provided in a state of being supported by a susceptor support 4.
  • a wafer W on which a predetermined film is formed is placed horizontally as a substrate to be processed.
  • the susceptor 5 functions as a lower electrode and is connected to a no-pass filter (HPF) 6.
  • HPF no-pass filter
  • a temperature control medium chamber 7 is provided inside the susceptor support 4.
  • a temperature control medium is introduced into the temperature control medium chamber 7 and circulated through the introduction pipe 8. Thereby, the susceptor 5 can be controlled to a desired temperature.
  • the central portion of the upper surface of the susceptor 5 is formed in a convex disk shape, and an electrostatic chuck 11 having substantially the same shape as Ueno and W is provided on the upper surface.
  • the electrostatic chuck 11 has a configuration in which an electrode 12 is interposed between insulating materials. For example, a DC voltage of 1.5 kV is applied to the electrode 12 from a DC power source 13 connected to the electrode 12. Thereby, the wafer W is electrostatically attracted by the Coulomb force.
  • the insulating plate 3, the susceptor support 4, the susceptor 5, and the electrostatic chuck 11 are supplied with a heat transfer medium such as He gas on the back surface of the wafer W, which is the substrate to be processed, at a predetermined pressure (back).
  • a gas passage 14 is formed to supply the gas at a gas channel. Heat is transferred between the susceptor 5 and the wafer W via this heat transfer medium. As a result, the wafer W is maintained at a predetermined temperature.
  • An annular focus ring 15 is disposed around the upper peripheral edge of the susceptor 5 so as to surround the Ueno and W mounted on the electrostatic chuck 11.
  • the focus ring 15 is a ceramic material or an insulating material such as quartz and acts to improve the uniformity of the plasma processing.
  • An upper electrode 21 is provided above the susceptor 5 so as to face the susceptor 5 in parallel.
  • the upper electrode 21 is supported on the upper portion of the chamber 12 through an insulating material 22.
  • the upper electrode 21 is composed of an electrode plate 24 that forms a surface facing the susceptor 5 and has a large number of discharge holes 23, and an electrode support 25 that supports the electrode plate 24.
  • the electrode plate 24 is made of, for example, an aluminum card.
  • the electrode support 25 is made of a conductive material, for example, aluminum whose surface is anodized. The distance between the susceptor 5 and the upper electrode 21 can be adjusted.
  • a gas inlet 26 is provided at the center of the electrode support 25 in the upper electrode 21.
  • a gas supply pipe 27 is connected to the gas inlet 26.
  • a processing gas supply source 30 is connected to the gas supply pipe 27 via a valve 28 and a mass flow controller 29. As a result, the processing gas for etching and resist stripping (ashing) is supplied from the processing gas supply source 30 to the gas inlet 26.
  • FIG. 4 only one processing gas supply source 30 is shown as a representative, and a plurality of force processing gas supply sources 30 are usually provided.
  • a plurality of types of gases are supplied into the chamber 12 while the flow rate is controlled independently.
  • the etching gas for example, C F, C F, CF, CHF, CH F, CH F, etc.
  • the gas for example, a gas containing hydrogen, nitrogen or oxygen, specifically, CO, CO 2,
  • a mixed gas or the like can be used.
  • an exhaust pipe 31 is connected to the bottom of the chamber 12.
  • Exhaust device 35 is connected.
  • the exhaust device 35 includes a vacuum pump such as a turbo molecular pump. Thereby, the inside of the chamber 12 can be evacuated to a predetermined reduced pressure atmosphere, for example, a predetermined pressure of 1 Pa or less.
  • a gate valve 32 is provided on the side wall of the chamber 12. With the gate valve 32 opened, the wafer W is transferred between adjacent load lock chambers (not shown).
  • a first high frequency power supply 40 is connected to the upper electrode 21, and a matching unit 41 is provided on the power supply line. Further, as shown in FIG. 4, a low pass filter (LPF) 42 is connected to the upper electrode 21.
  • the first high frequency power supply 40 has a frequency in the range of 50 to 150 MHz. By applying such a high frequency to the upper electrode 21, it is possible to form a plasma in a preferable dissociated state and a high density in the chamber 12, and plasma processing under a low pressure condition is possible.
  • the frequency of the first high frequency power supply 40 is particularly preferably 50 to 80 MHz. Typically, as shown in Fig. 4, a value of 60 MHz or its vicinity is adopted.
  • a second high frequency power supply 50 is connected to the susceptor 5 as the lower electrode, and a matching unit 51 is provided on the power supply line.
  • the second high frequency power supply 50 has a frequency in the range of several hundred kHz to several tens of MHz. By applying power in such a range of frequency to the lower electrode, an appropriate ion action can be given to the wafer W without damaging it.
  • As the frequency of the second high frequency power supply 50 for example, a value such as 13.56 MHz or 800 KHz is adopted as shown in FIG.
  • the etching process and the ashing process can be continuously performed on the wafer W.
  • step S104 in FIG. 1, step S204 in FIG. 2, step S207 the gate valve 32 is opened, and the wafer W is loaded into the chamber 2 from a load lock chamber (not shown). Placed on the electrostatic chuck 11. Then, a DC voltage is applied from the DC power source 13, and the wafer W is electrostatically attracted onto the electrostatic chuck 11.
  • the gate valve 32 is closed, and the inside of the chamber 12 is evacuated to a predetermined vacuum level by the exhaust device 35. Thereafter, the valve 28 is opened, and the processing gas supply source 30
  • the CF 1S mass flow controller 29 can be used as a processing gas for etching.
  • the wafer W While being adjusted to a constant flow rate, the wafer W is passed through the processing gas supply pipe 27, the gas inlet 26, the hollow portion of the upper electrode 21, and the discharge hole 23 of the electrode plate 24 as shown by the arrows in FIG. In contrast, it is discharged uniformly.
  • the pressure in the chamber 12 is maintained at a predetermined pressure.
  • predetermined high frequency power is applied from the first high frequency power supply 40 to the upper electrode 21 and from the second high frequency power supply 50 to the susceptor 5 as the lower electrode.
  • the processing gas is turned into plasma, and etching is performed based on the pattern formed on the wafer W.
  • valve 28 is opened and the process gas is opened.
  • the pressure in the chamber 12 is maintained at a predetermined pressure.
  • predetermined high frequency power is applied from the first high frequency power supply 40 to the upper electrode 21 and from the second high frequency power supply 50 to the susceptor 5 as the lower electrode.
  • the ashing gas is turned into plasma and the resist is peeled off.
  • ions generated from the plasma are accelerated by a self-bias voltage generated by applying a high frequency power to the susceptor 5 and then bowed into the wafer W.
  • the sputtering effect on the exposed surface of the underlying metal wiring is strengthened, and impurities such as C and F mixed in the metal during the etching process can be efficiently removed.
  • the gas for ashing in addition to N and H described above, H is diluted with He, O and
  • C and F incorporated in the metal are removed in the form of CH, CO, NF and HF.
  • oxygen-containing gas it is preferable to use oxygen-containing gas when the processing speed of ashing is important. Yes.
  • a gas containing oxygen it is necessary to use low-pressure and low-temperature treatment conditions so as not to oxidize the exposed metal film.
  • 5A to 5F illustrate an embodiment in which the present invention is applied to a single damascene process.
  • an interlayer insulating film 202 such as Si02 and a wiring layer 203 made of HSQ (Hydrogen Silisesquioxane) or the like of a low dielectric constant film are laminated.
  • a Cu lower wiring 205 is formed via a barrier metal 204 such as a TiN film.
  • a Cu diffusion preventing insulating film 206 such as a silicon nitride film is formed on the wiring layer 203 that forms the upper layer wiring.
  • an interlayer insulating film 207 is deposited on the Cu diffusion preventing insulating film 206.
  • an FSG low dielectric constant FSG (SiO 2, SiO 2, fluorine added)
  • the low dielectric constant interlayer film is a CDO (Carbon Doped Ox) in which carbon is added to SiO.
  • SiO2 a hard mask for further processing is formed on the interlayer insulating film.
  • a resist pattern 208 corresponding to a desired via pattern is formed on the interlayer insulating film 207.
  • the resist pattern 208 can be formed by a photolithography technique using a resist coating / developing apparatus 103, an exposure apparatus 104, a heat treatment apparatus 105, and the like.
  • the interlayer insulating film 207 is etched using the resist pattern 208 as a mask. Further, the Cu diffusion preventing insulating film 206 is also etched to form a recess 220. As a result, the lower layer wiring 205 is exposed. At this point, etching by-products exist as residues on the UE and W. These residues are It adheres to the side wall of the recess 220 constituting the nonturn and the exposed Cu surface. Also, impurities such as carbon and fluorine are mixed into the surface layer of Cu exposed by etching with a certain depth.
  • This plasma treatment step can be performed using a treatment gas containing any element of hydrogen, nitrogen, or oxygen using, for example, the plasma treatment apparatus 101. Further, as described above, it is preferable that the plasma processing step be performed under a bias condition such that ions in the plasma composed of the processing gas are drawn onto the wafer W.
  • the processing gas contains at least oxygen, it is important to select conditions of low pressure and low temperature so that the exposed Cu surface is not oxidized.
  • the plasma treatment As described above, it is possible to remove impurities implanted into the Cu surface layer portion of the exposed lower layer wiring 205 at the same time as the resist pattern 208 is peeled off. At this time, the exposed Cu may be sputtered and adhere to the sidewalls, but these can be removed in a subsequent cleaning step.
  • a cleaning step by wet cleaning is performed using the cleaning device 106.
  • the wet cleaning can be performed under mild conditions. That is, it is not necessary to use a strong chemical solution. Therefore, it is possible to avoid the film shape from changing due to the cleaning process.
  • the conventional cleaning process may cause a decrease in adhesion or electrical characteristics due to a structural change caused by a chemical reaction. Such a problem can be avoided.
  • the type of chemical solution used in the cleaning process is not particularly limited.
  • the annealing treatment can be performed using the heat treatment apparatus 105 in a gas atmosphere containing, for example, hydrogen or nitrogen at a temperature of 100 ° C. to 450 ° C.
  • gases containing hydrogen and nitrogen include a mixed gas of N and H, NH, N
  • the oxidized lower layer wiring 205 is returned to the Cu surface. It is preferable to prepare a clean Cu surface by applying the original treatment. At this time, the Cu surface of the lower layer wiring 205 has already been subjected to the oxidization of force impurities, so that it is not necessary to use a method involving physical impact like the Ar sputtering process in the prior art. That is, in the present embodiment, the shape of the formed via pattern is not deteriorated, and the exposed lower wiring 25 Cu is sputtered and reattached to the sidewall of the recess 220. It is possible to reduce the Cu in the underlying wiring 205.
  • Methods for cleaning (reducing) the Cu surface of the lower layer wiring 205 include, for example, a reduction method in a high temperature of about 100 ° C to 450 ° C in an atmosphere of hydrogen or NH, NH, HF Etc.
  • a method of reducing copper oxide by a chemical reaction of 3 3 can be used.
  • a method that does not damage these films for example, a method that exposes them to a reducing atmosphere at a high temperature of about 100 ° C. to 400 ° C. He, H
  • a barrier metal 209 is formed in the recess 220 as a via pattern by sputtering, PVD, electroplating, or the like using the film forming apparatus 102, and further, Cu film 210 is embedded.
  • planarization by CMP is performed to form a multilayer wiring structure in which vias are formed.
  • FIGS. 5A to 5F The embodiment shown in FIGS. 5A to 5F is an example in which a via is formed by a single damascene method. This is just one example of application of the present invention. The present invention is also applicable to the case where wiring is formed by a single damascene method. Further, the present invention can be similarly applied even when a hard mask is laminated on the interlayer insulating film 207. Furthermore, the present invention can be similarly applied even when a metal diffusion prevention layer is formed on the surface of the lower wiring 205 or when the Cu diffusion prevention insulating film 206 is not provided.
  • 6A to 6H illustrate an embodiment in which the present invention is applied to a dual damascene process. Note that the description common to the embodiment (single machine process) described with reference to FIGS. 5A to 5F is omitted as appropriate.
  • an interlayer insulating film 202 and a wiring layer 203 are stacked on the Si substrate 201. It is.
  • a lower layer wiring 205 of Cu is formed through a noria metal 204.
  • a Cu diffusion preventing insulating film 206 is formed on the wiring layer 203 that forms the upper layer wiring. Then, an interlayer insulating film 207 is deposited on the Cu diffusion preventing insulating film 206.
  • a resist pattern 208 corresponding to the via pattern is formed on the interlayer insulating film 207.
  • the formation of the resist pattern 208 can be performed by a photolithography technique.
  • the interlayer insulating film 207 is etched using the resist pattern 208 as a mask. Further, the Cu diffusion preventing insulating film 206 is also etched to form a recess 221. As a result, the lower layer wiring 205 is exposed. At this point, etching by-products exist as residues on the UE and W. These residues are attached to the side walls of the recesses 221 constituting the nonturn and the exposed Cu surface. In addition, impurities such as carbon and fluorine are mixed into the surface layer of Cu exposed by etching with a certain depth.
  • This plasma treatment step can be performed using a treatment gas containing any element of hydrogen, nitrogen, or oxygen using, for example, the plasma treatment apparatus 101. Further, it is preferable that the plasma treatment step is performed under such a condition that ions in the plasma composed of the treatment gas are attracted onto Weno and W.
  • the process gas contains at least oxygen, it is important to select conditions of low pressure and low temperature so that the exposed Cu surface is not oxidized. As a result, it is possible to remove the resist pattern 208 and simultaneously remove the impurities implanted in the exposed Cu surface layer of the lower layer wiring 205.
  • a resist pattern 211 corresponding to a desired trench pattern is formed on the interlayer insulating film 207.
  • a sacrificial film (not shown) having an inorganic material force such as Si—O may be embedded in the recess 221.
  • an interlayer insulating film is formed by the next etching process.
  • the bottom of a new recess 222 (described later) formed in 207 can be formed in a flat shape.
  • the interlayer insulating film 207 is etched using the resist pattern 211 as a mask. As a result, as shown in FIG. 6F, a recess 222 is formed in the interlayer insulating film 207.
  • the resist pattern 211 is removed.
  • This step can be performed using a processing gas containing any element of hydrogen, nitrogen, or oxygen using the plasma processing apparatus 101, for example. Further, as described above, this step is preferably performed under the condition that the ion force S in the plasma is drawn onto the S wafer w.
  • the processing gas contains at least oxygen
  • the resist pattern 211 is peeled off, and at the same time, the impurities implanted in the Cu surface layer portion of the exposed lower layer wiring 205 can be removed.
  • the exposed Cu may be sputtered and adhere to the sidewalls, but these can be removed in a subsequent cleaning step.
  • a cleaning step such as wet cleaning is performed using the cleaning device 106.
  • the Cu surface of the oxidized lower wiring 205 has already been subjected to the oxidization of force impurities, so that it is not necessary to use a method involving physical impact like the Ar sputtering process in the prior art. That is, in the present embodiment, the shape of the formed via pattern is not deteriorated, and the exposed lower wiring 25 Cu is sputtered and reattached to the sidewall of the recess 220. It is possible to reduce the Cu in the underlying wiring 205.
  • a barrier metal 209 is formed in the concave portion 222 by sputtering, PVD, electroplating, or the like using the film forming apparatus 102, and further the Cu film 210 is filled. Embedded, planarized by CMP, and a multilayer wiring structure with upper wiring and vias formed It is formed.
  • FIG. 6A to 6H The embodiment shown in Figs. 6A to 6H is only one application example of the present invention.
  • the present invention is also applicable to the case where vias are formed after, for example, trench grooves are first formed by the dual damascene method.
  • the present invention can be similarly applied even when a hard mask is laminated on the interlayer insulating film 207.
  • the present invention can be similarly applied even when a metal diffusion preventing film is formed on the Cu surface of the lower layer wiring 205 or when the Cu diffusion preventing insulating film 206 is not provided.
  • FIG. 7A to 7E show an embodiment in which the present invention is applied to gate electrode contact formation.
  • a source 302 and a drain 303 are formed on a Si substrate 301. Furthermore, a gate insulating film 304 such as SiO and a gate electrode 3 such as polysilicon 3
  • a silicon nitride film 306 is deposited on such a semiconductor substrate, and a silicon oxide film 307 is deposited thereon as an interlayer insulating film. Note that here, the source 302, the drain 303, and the gate electrode 305 force are connected portions.
  • a resist pattern 308 corresponding to the contact hole is formed on the silicon oxide film 307.
  • the silicon oxide film 307 and the silicon nitride film 306 are etched using the resist pattern 308 as a mask.
  • a recess 320 and a recess 321 are formed, and the surface of the source 302 (which may be the drain 303; the same applies hereinafter) and the gate electrode 305 which are the diffusion regions of the transistor are exposed.
  • etching by-products are present on the wafer W as residues. These residues adhere to the sidewalls of the recesses 320 and 321 constituting the pattern, the exposed surface of the source 302 (drain 303), and the surface of the gate electrode 305.
  • impurities such as carbon and fluorine are mixed into the surface layer portion of the source 302 (drain 303) and the surface layer portion of the gate electrode 305 exposed by etching with a certain depth.
  • the resist pattern 308 is peeled off.
  • This plasma treatment can be performed using, for example, a processing gas containing any element of hydrogen, nitrogen, or oxygen using the plasma processing apparatus 101.
  • the plasma processing step be performed under a bias condition in which ions in the plasma composed of the processing gas are drawn onto the wafer w.
  • the low pressure and low temperature conditions may be selected so that the exposed surface of the source 302 (drain 303) and the surface of the gate electrode 305 are not oxidized. is necessary. This makes it possible to remove the resist pattern 308 and, at the same time, remove the impurities implanted into the exposed surface layer portion of the source 302 (drain 303) and the surface layer portion of the gate electrode 305.
  • metal atoms and metal compounds formed on the exposed surface of the source 302 (drain 303) and the surface of the gate electrode 305 such as Si ⁇ Ti, TiSix, Co, CoSix, Ni ⁇ NiSix, W, WSi ⁇ WNx, Ta ⁇ TaNx, TaSixNy, etc.
  • Force S The force that may be sputtered and adhere to the sidewalls of the recess 320 and the recess 321 can be removed in the subsequent cleaning step.
  • a cleaning step such as wet cleaning is performed.
  • annealing treatment can be performed in a gas atmosphere containing at least one of hydrogen and nitrogen, for example, at a temperature of 200 ° C. to 650 ° C.
  • the annealing temperature is set based on conditions for sufficiently low resistance of silicide and metal deposited on the source 302 (drain 303) and the gate electrode 305 !.
  • a metal 309 such as tungsten (W), for example, is buried in the formed contact hole (recessed portion 320, 321) to form a contact plug.
  • the metal forming the contact plug is not limited to tungsten, but may be other metals.
  • the plasma processing apparatus a capacitively coupled parallel plate type in which high frequency power is applied to the upper electrode 21 and the susceptor 5 as the lower electrode, respectively.
  • a plasma processing apparatus in which high-frequency power is applied to only the upper electrode or only the lower electrode may be used.
  • the plasma processing apparatus is not limited to a parallel plate type apparatus, for example, an inductive coupling plasma plasma processing apparatus, a planar antenna having a plurality of slots, particularly RLSA (Radial Line Slot Antenna).
  • RLSA microwave plasma processing apparatus that can generate microwave plasma with high density and low electron temperature by introducing microwaves into the processing chamber using a radial line slot antenna).
  • the etching process and the plasma process for removing the resist may be performed by different apparatuses using the same plasma processing apparatus 101.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

　本発明は、当該被処理基板上の他の部位と接続される被接続部と、当該被接続部の上に形成された被エッチング層と、当該被エッチング層の上にパターン形成されたマスク層と、を有する被処理基板に対して行われる基板処理方法であって、前記マスク層を介して前記被エッチング層をエッチングして前記マスク層のパターンに対応する凹部を形成し、当該凹部によって前記被接続部を露出させるエッチング工程と、水素、窒素または酸素のうちの少なくとも１種以上を含むガスのプラズマを用いて、前記マスク層を除去するとともに前記被接続部に混入されている不純物を除去するプラズマ処理工程と、を備えたことを特徴とする基板処理方法である。

Description

明 細 書
基板処理方法および半導体装置の製造方法
技術分野
[0001] 本発明は、基板処理方法および半導体装置の製造方法に関する。
背景技術
[0002] 半導体装置の製造に際して、配線接続用のコンタクトプラグや、 Cu配線でのビア' 配線は、一般に、層間絶縁膜にホールや溝を形成した後に、メタルを埋め込むことに よって形成される。特に、 Cu配線を埋込み形成する方法は、ダマシンプロセスとして 知られている（例えば、特開 2000— 114368号公報（図 11など））。そこで、シングル ダマシンプロセスによって配線を形成する従来の方法について説明する。
[0003] 当該方法においては、まず、下層配線上に、 SiCや SiN等力もなる Cu拡散防止用 絶縁膜と、層間絶縁膜と、が堆積形成される。次に、層間絶縁膜に形成される溝バタ ーンに対応するレジストパターンが、層間絶縁膜上に形成される。その後、当該レジ ストパターンがマスクとして用いられて、層間絶縁膜にエッチング力卩ェが施され、層間 絶縁膜内に配線用の溝パターンが形成される。この段階では、 Cu拡散防止用絶縁 膜は除去されていない。
[0004] 次に、レジストが剥離され、残渣を除去するための洗浄処理が施された後に、 Cu拡 散防止用絶縁膜のエッチングが施され、 Cu等力 構成される下層配線メタルが露出 される。この後、 Cuバリア用絶縁膜のエッチングにおいて表面に残った残渣を除去 する為の洗浄が施され、スパッタ法、 PVD法（Physical Vapor Deposition)また は電気めつき法を用いて、ノリアメタルと Cuとが溝パターンに埋め込まれる。その後、 余分な Cuが取り除かれ、平坦化処理されることによって、所望のメタル配線が形成さ れる。
[0005] 前記のように、従来の方法では、 Cuなどの下層配線メタルが露出される前にレジス ト剥離プロセスが行われ、当該レジスト剥離プロセスによって下層配線メタルが酸ィ匕 する等のダメージが防止されて 、る。
[0006] しかし、従来の方法では、 Cu拡散防止用絶縁膜がエッチングされた後、露出され た下層配線メタルである Cu表面上に残された残渣を除去する処理は、洗浄処理の みであった。この洗浄処理では、 Cu表面に打ち込まれた炭素やフッ素力 なる不純 物元素を取りきることができな 、。
[0007] そこで、ノリアメタルを堆積する処理に先立って、前処理として、 Arスパッタ処理等 による物理的な衝撃を用いて、これらの不純物を除去する工程が挿入されて 、る。
[0008] 要約すれば、従来のダマシン技術においては、以下のような課題がある。
[0009] Cu拡散防止用絶縁膜がエッチングされた後、露出された下層配線メタルである Cu 上部に残された残渣は、洗浄により除去可能である。しかし、 Cu表層部に打ち込ま れた不純物の完全な除去は不可能であるため、バリアメタル堆積前に Arスパッタ処 理等による物理的な衝撃を用いて Cu表面のクリーニングを行う工程が必要である。こ の Arスパッタ処理工程では、形成されたホールや溝パターンの上部が削れてしまう 形状劣化 (いわゆる、肩落ち）の問題や、肖 IJり落とされたパーティクルが Cu表面に再 付着してビア抵抗不良を引き起こす等の問題を生じてしまう。また、 Arスパッタ処理 の際に、下層配線メタルである Cuをもスパッタされて、ホールや溝パターンに付着し 、後に成膜されるバリアメタルの密着性や膜質 (配向性など)を劣化させ、結果的に 配線の信頼性を低下させてしまう等の問題も生じてしまう。 Arスパッタ処理の処理条 件は、出来るだけ物理的な衝撃を和らげるように最適化が行われるが、衝撃の緩和と 露出される下層配線メタルである Cu表層部に打ち込まれた不純物の除去効率とはト レードォフの関係にあるため、最適な処理条件の選択は現実には困難である。
[0010] 更に、層間絶縁膜に低誘電率絶縁膜が使用されている場合、 Arスパッタ処理は側 壁等に露出している低誘電率絶縁膜表面の構造を破壊することでダメージを与え、 パーティクルの発生、密着性の低下、絶縁膜としての電気的特性の劣化、等の問題 を生じてしまう。
[0011] また、レジストパターンが剥離された後、拡散防止用絶縁膜をエッチングする工程 が行われる力 露出された表面にエッチングによる強固な残渣がそのまま残るため、 これらを除去するために使用される洗浄薬液も強力なものとなる。従って、この洗浄 工程自体によって膜形状の変化が生じ得る。特に、低誘電率層間絶縁膜が使用され ている場合は、化学反応による構造の変化が生じ得て、密着性低下や電気的特性 の劣化と 、つた問題を生じてしまう。
[0012] 更に、レジストパターンが無い状況において拡散防止用絶縁膜のエッチングが行 われる為に、形成されたホールや溝パターンの形状が拡散防止用絶縁膜のエツチン グ中に劣化し得る、すなわち、ホールや溝の形状精度が損なわれ得る。なお、このパ ターン劣化の問題は、ダマシンプロセスだけでなぐ例えばトランジスタのゲート電極 にコンタクト形成を行なう場合などにおいても同様に生じ得る。 発明の要旨
[0013] 本発明は、以上のような問題点に着目し、これを有効に解決すべく創案されたもの である。本発明の目的は、 Arスパッタ処理のような大きいダメージを与え得る工程を 必要とせず、ホールや溝などを高精度に形成することが可能な基板処理方法を提供 すること、並びに、信頼性の高い半導体装置を製造可能な半導体装置の製造方法 を提供することである。
[0014] 本発明は、当該被処理基板上の他の部位と接続される被接続部と、当該被接続部 の上に形成された被エッチング層と、当該被エッチング層の上にパターン形成された マスク層と、を有する被処理基板に対して行われる基板処理方法であって、前記マス ク層を介して前記被エッチング層をエッチングして前記マスク層のパターンに対応す る凹部を形成し、当該凹部によって前記被接続部を露出させるエッチング工程と、水 素、窒素または酸素のうちの少なくとも 1種以上を含むガスのプラズマを用いて、前記 マスク層を除去するとともに前記被接続部に混入されている不純物を除去するプラズ マ処理工程と、を備えたことを特徴とする基板処理方法である。
[0015] 本発明によれば、プラズマ処理工程によって被接続部に混入されている不純物が 除去されるため、後に Arスパッタ処理のような物理的衝撃を伴う手法を必要としない
。また、プラズマ処理工程において飛散し得る Cuなどの付着物は、その後のウエット 洗浄によって容易に除去できる。従って、ノリアメタルとの密着性に障害が生じること はない。また、洗浄自体も緩やかな条件で実施できる。
[0016] 従って、例えば、ダマシンプロセスによりビアや配線を形成する際や、トランジスタの ソース ·ドレインと呼ばれる拡散領域上やゲート電極上にコンタクトを形成する際等に おいて、低抵抗で歩留りが高く信頼性の高い多層配線形成を行うことが可能となる。 また、実質的に総工程数の削減が可能であり、製造コストの低減にも寄与できる。
[0017] 本発明にお 、て、例えば、前記被接続部は、前記被エッチング層より下層の配線 層に埋め込まれた金属配線部である。
[0018] また、例えば、前記被接続部は、トランジスタのソース ·ドレイン領域またはゲート電 極である。
[0019] 例えば、前記プラズマ処理工程は、前記被処理基板を載置する支持体に対してバ ィァス電圧を印加しながら行われる。
[0020] また、本発明は、基板上に下層金属配線を形成する工程と、前記下層金属配線の 上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に開口パターンを有するレジ ストを形成する工程と、前記レジストをマスクとしてエッチングを行い、前記層間絶縁 膜に凹部を形成し、前記下層金属配線を露出させる工程と、前記レジストを除去する 工程と、前記レジストの除去後、基板の表面を洗浄する工程と、
を備えたことを特徴とする半導体装置の製造方法である。
[0021] 本発明によれば、 Arスパッタ処理のような物理的衝撃を伴う工程を必要とせずに、 所望の半導体装置を製造することができる。特に、レジストを除去する工程において 飛散し得る付着物は、その後の洗浄によって容易に除去できるため、その後の工程 に支障が生じることはない。また、洗浄自体も緩や力な条件で実施できる。
[0022] 例えば、前記レジストを除去する工程では、水素、窒素または酸素のうちの少なくと も 1種以上を含むガスのプラズマが用いられて、前記レジストが除去されると共に前記 下層金属配線に混入されて ヽる不純物も除去されるようになって 、る。
[0023] また、好ましくは、前記基板の表面を洗浄する工程の後に、前記凹部において露出 された前記下層金属配線の結晶欠陥を回復する工程を更に含む。この場合、前記 下層金属配線の結晶欠陥を回復する工程は、例えば、水素または窒素の少なくとも 1種以上を含むガスの雰囲気中で、 100°C〜450°Cの温度で行われる。
[0024] また、この場合、更に好ましくは、前記下層金属配線の結晶欠陥を回復する工程の 後に、前記凹部において露出された前記下層金属配線表面を清浄ィ匕する工程を更 に含む。この場合、前記下層金属配線表面を清浄化する工程では、例えば、露出さ れた前記下層金属配線表面に形成された酸化膜が還元処理される。また、この場合 、更に好ましくは、前記下層金属配線表面を清浄化する工程の後に、前記層間絶縁 膜に形成された凹部にバリアメタル層と導電体層とを堆積して多層金属配線を形成 する工程を更に含む。
[0025] また、本発明は、基板上に下層金属配線を形成する工程と、前記下層金属配線上 に層間絶縁膜を形成する工程と、前記層間絶縁膜上に開口パターンを有する第 1の レジストを形成する工程と、前記第 1のレジストをマスクとしてエッチングを行い、前記 層間絶縁膜に第 1の凹部を形成し、前記下層金属配線を露出させる工程と、前記第 1のレジストを除去する工程と、前記層間絶縁膜上に開口パターンを有する第 2のレ ジストを形成する工程と、前記第 2のレジストをマスクとしてエッチングを行い、前記層 間絶縁膜に第 2の凹部を形成する工程と、前記第 2のレジストを除去する工程と、前 記第 2のレジストの除去後、基板の表面を洗浄する工程と、を備えたことを特徴とする 半導体装置の製造方法である。
[0026] 本発明によれば、 Arスパッタ処理のような物理的衝撃を伴う工程を必要とせずに、 所望の半導体装置を製造することができる。特に、レジストを除去する工程において 飛散し得る付着物は、その後の洗浄によって容易に除去できるため、その後の工程 に支障が生じることはない。また、洗浄自体も緩や力な条件で実施できる。
[0027] 例えば、前記第 1のレジストを除去する工程および Zまたは前記第 2のレジストを除 去する工程では、水素、窒素または酸素のうちの少なくとも 1種以上を含むガスのプ ラズマが用いられて、前記レジストが除去されると共に前記下層金属配線に混入され て 、る不純物も除去されるようになって 、る。
[0028] また、好ましくは、前記基板の表面を洗浄する工程の後に、前記第 2の凹部におい て露出された前記下層金属配線の結晶欠陥を回復する工程を更に含む。この場合 、前記下層金属配線の結晶欠陥を回復する工程は、例えば、水素または窒素の少 なくとも 1種以上を含むガスの雰囲気中で、 100°C〜450°Cの温度で行われる。
[0029] また、この場合、更に好ましくは、前記下層金属配線の結晶欠陥を回復する工程の 後に、前記第 2の凹部において露出された前記下層金属配線表面を清浄ィ匕するェ 程を更に含む。この場合、前記下層金属配線表面を清浄化する工程では、例えば、 露出された前記下層金属配線表面に形成された酸化膜が還元処理される。また、こ の場合、更に好ましくは、前記下層金属配線表面を清浄ィ匕する工程の後に、前記層 間絶縁膜に形成された第 1の凹部及び第 2の凹部にバリアメタル層と導電体層とを堆 積して多層金属配線を形成する工程を更に含む。
[0030] また、本発明は、プラズマを発生させるプラズマ供給源と、前記プラズマによって被 処理体に対してプラズマ処理を行なうための処理室を区画する処理容器と、前記処 理容器内で前記被処理体を載置する支持体と、前記処理容器内を減圧するための 排気手段と、前記処理容器内にガスを供給するためのガス供給手段と、特許請求の 範囲の請求項 1乃至請求項 4のいずれか 1項に記載された基板処理方法が行われる ように前記各構成要素を制御する制御部と、を備えたことを特徴とするプラズマ処理 装置である。
[0031] 特許請求の範囲の請求項 1乃至請求項 4の 、ずれか 1項に記載された基板処理方 法を制御するプログラム、及び、当該プログラムを含むコンピュータ読み取り可能な記 録媒体も、本件の保護対象である。
[0032] また、本発明は、基板に対してプラズマ処理を行なうプラズマ処理装置と、前記基 板に対して成膜処理を行なう成膜装置と、前記基板に対してレジスト塗布処理および 現像処理を行なうレジスド塗布 '現像装置と、前記基板に対して露光処理を行なう露 光装置と、前記基板に対して熱処理を行なう熱処理装置と、前記基板に対して洗浄 処理を行なう洗浄装置と、前記基板に対して研磨処理を行なう研磨装置と、請求項 5 乃至請求項 18のいずれか 1項に記載された半導体装置の製造方法が行われるよう に前記各構成要素を制御する制御部と、を備えたことを特徴とする半導体装置製造 システムである。
[0033] 特許請求の範囲の請求項 5乃至請求項 18の 、ずれか 1項に記載された半導体装 置の製造方法を制御するプログラム、及び、当該プログラムを含むコンピュータ読み 取り可能な記録媒体も、本件の保護対象である。
図面の簡単な説明
[0034] [図 1]図 1は、本発明をシングルダマシンプロセスに適用した一実施の形態のフロー チャートである。
[図 2]図 2は、本発明をデュアルダマシンプロセスに適用した一実施の形態のフロー チャートである。
[図 3]図 3は、本発明の実施に用いられる処理システムの構成例を示す概略図である
[図 4]図 4は、本発明の実施に用いられるプラズマ処理装置の概略図である。
[図 5]図 5A乃至図 5Fは、本発明の第 1の実施の形態を説明するためのウェハ断面 の模式図である。
[図 6]図 6A乃至図 6Hは、本発明の第 3の実施の形態を説明するためのウェハ断面 の模式図である。
[図 7]図 7A乃至図 7Eは、本発明の第 4の実施の形態を説明するためのウェハ断面 の模式図である。
発明を実施するための最良の形態
[0035] 以下、図面を参照しながら、本発明の好適な実施の形態について説明する。
まず、本発明がダマシンプロセスに適用される例について説明する。図 1は、シング ルダマシンプロセスの処理フローを示す例である。この例では、シングルダマシンプ 口セスの代表的な工程として、ステップ S 101〜ステップ S 111が示されて!/、る。
[0036] 図 1のフローの場合、ステップ S 101で Cuが埋め込まれ、下層金属配線が形成され た状態の半導体基板等に Cu拡散防止用絶縁膜が形成される。次に、ステップ S102 で、 Cu拡散防止用絶縁膜の上に層間絶縁膜が形成される。更にステップ S103で、 例えばフォトリソグラフィー技術を用いて、ビアや溝に対応するレジストパターンが形 成される。
[0037] 続いて、ステップ S 104で、ステップ S 103で形成されたレジストパターンがマスクと して用いられて層間絶縁膜がエッチングされ、凹部（開口）が形成される。このエッチ ング処理は、下層金属配線の Cu表面が露出されるまで行われる。次に、ステップ S1 05のプラズマ処理工程で、後述するようなプラズマ処理装置が用いられ、所定の条 件でプラズマ処理が行われ、レジストの除去（アツシング）が行われる。このステップ S 105では、レジストの除去と同時に、露出された Cu表面にプラズマが作用して、ステ ップ S 104のエッチング工程の際に Cu表層に打ち込まれた Cや Fなどの不純物をも 除去される。 [0038] 続いて、ステップ S 106で、ウエット洗浄が行われ、基板表面の付着物が除去される 。この際、ステップ S105のプラズマ処理工程におけるスパッタ作用によって凹部の側 壁に付着された Cuなども除去される。
[0039] 洗浄後、ステップ S107で、ァニール (熱処理）が実施される。これにより、ステップ S 105のプラズマ処理工程において生じた下層金属配線の表層の結晶の乱れ (結晶 欠陥）が回復される。更に、ステップ S108で、ノ リアメタル形成に先だって、下層金 属配線の表面に形成された酸化膜が還元処理されて清浄化される。なお、ステップ S 107及びステップ S 108は、必要に応じて行われる任意の工程である。
[0040] 次に、ステップ S109で、ステップ S104のエッチング工程により形成された凹部に ノ リアメタルが形成される。そして、ステップ S 110で、導電体としての Cuが埋込まれ 、ステップ S 111で、例えば CMP (ィ匕学機械研磨法； Chemical Mechanical Polis hing)によって平坦化が実施される。
[0041] 次に、本発明がデュアルダマシンプロセスに適用される例について説明する。図 2 は、デュアルダマシンプロセスの処理フローを示す例である。この例では、デュアルダ マシンプロセスの代表的な工程として、ステップ S 101〜ステップ SI 11が示されて!/ヽ る。このうち、ステップ S201〜ステップ S203及びステップ S212〜ステップ S214は、 図 1のシングルダマシンプロセスと共通であるため、説明を省略する。
[0042] ステップ S204にて、ステップ S203で形成された第 1のレジストパターンがマスクとし て用いられて層間絶縁膜がエッチングされ、第 1の凹部（開口）が形成される。このェ ツチング処理は、下層金属配線の Cu表面が露出されるまで行われる。次に、ステツ プ S205の第 1のプラズマ処理工程で、後述するようなプラズマ処理装置が用いられ 、所定の条件でプラズマ処理が行われ、レジストの除去（アツシング）が行われる。こ のステップ S205では、レジストの除去と同時に、露出された Cu表面にプラズマが作 用して、ステップ S204のエッチングの際に Cu表層に打ち込まれた Cや Fなどの不純 物をも除去される。
[0043] 続いて、ステップ S206で、フォトリソグラフィ一によつてビアや溝に対応する第 2のレ ジストパターンが形成される。次に、ステップ S 207で、ステップ S 206で形成された第 2のレジストパターンがマスクとして用いられて層間絶縁膜がエッチングされ、第 2の 凹部（開口）が形成される。通常、この第 2の凹部は、断面視略 T字形に形成される。 次に、ステップ S208の第 2のプラズマ処理工程で、後述するようなプラズマ処理装置 が用いられてプラズマ処理が行われ、所定の条件でレジストの剥離 (アツシング）が行 われる。このステップ S208では、レジストの除去だけでなぐ露出された Cu表面にプ ラズマが作用して、ステップ S207のエッチングの際に Cu表層に打ち込まれた Cや F などの不純物をも除去される。
[0044] 続、て、ステップ S209で、ウエット洗浄が行われ、基板表面の付着物が除去される 。この際、ステップ S208の第 2のプラズマ処理におけるスパッタ作用によって凹部の 側壁に付着された Cuなども除去される。
[0045] 洗浄後、ステップ S210で、ァニール (熱処理）が実施される。これにより、ステップ S 205及びステップ S208のプラズマ処理工程において生じた下層金属配線表層の結 晶の乱れ (結晶欠陥）が回復される。更に、ステップ S211で、ノ リアメタル形成に先 だって、下層金属配線の表面に形成された酸化膜が還元処理されて清浄化される。 なお、ステップ S210及びステップ S211は、必要に応じて行われる任意の工程であ る。
[0046] 次に、ステップ S212で、以上のように形成された第 2の凹部にノ リアメタルが形成さ れる。そして、ステップ S213で、導電体としての Cuが埋込まれ、ステップ S214で、例 えば CMPによって平坦ィ匕が実施される。以上の一連の工程により、デュアルダマシ ンプロセスが実施される。
[0047] 以上のように、本発明は、シングルダマシンプロセスと同様に、デュアルダマシンプ ロセスにも適用できる。なお、ここでは、 Cu膜を埋め込むダマシンプロセスを例に説 明したが、本発明は A1膜や W膜などの他の金属を埋め込むプロセスにも適用できる
[0048] 図 3は、例えば図 1や図 2に示すフローを実施する上で好適に利用され得る半導体 装置製造システム 100の概略構成図である。この半導体装置製造システム 100は、 半導体基板に対してプラズマによるエッチング処理を行なうエッチング装置と半導体 基板に対してアツシングを行なうアツシング装置とを兼用したプラズマ処理装置 101と 、スパッタ法、 PVD法、 CVD法、電気めつき法などによる成膜を行なう成膜装置 102 と、フォトリソグラフィー工程でレジスト塗布'現像を行なうためのコーターやディべロッ パーを備えたレジスト塗布'現像装置 103と、フォトリソグラフィー工程で露光処理を 行なうための露光装置 104と、熱処理（ァニールやベータ）を行なうための熱処理装 置 105と、薬液によるウエット洗浄を行なうための洗浄装置 106と、 CMPを行なうため の研磨装置 107と、を有する処理部 110を備えている。処理部 110の他に、半導体 装置製造システム 100は、プロセスコントローラ 111と、ユーザーインターフェース 11 2と、記憶部 113と、を有するメイン制御部 120を備えている。
[0049] なお、プラズマ処理装置 101、成膜装置 102、レジスト塗布 ·現像装置 103、露光 装置 104、熱処理装置 105、洗浄装置 106及び研磨装置 107の各々は、特に制限 なぐ既知の装置を利用できる。また、処理部 110の各装置は、必ずしも単一の装置 を意味するわけではなぐ例えば成膜装置 102は、プラズマ CVD装置と熱 CVD、 P VD装置、電気めつき装置という複数の装置を含み得る。
[0050] 処理部 110の各装置は、 CPUを備えたプロセスコントローラ 111に接続され、当該 プロセスコントローラ 111によって制御されるようになって 、る。プロセスコントローラ 1 11には、工程管理者が処理部 110の各装置を管理するためにコマンドの入力操作 等を行うためのキーボードや処理部 110の各装置の稼働状況を可視化して表示する ディスプレイ等を含むユーザーインターフェース 112と、処理部 110で実行される各 種処理をプロセスコントローラ 111の制御にて実現するための制御プログラムや処理 条件データ等が記録されたレシピが格納された記憶部 113と、が接続されて!、る。
[0051] そして、必要に応じて、ユーザーインターフェース 112からの指示等に基づいて、 任意のレシピが記憶部 113から呼び出されて、プロセスコントローラ 111に実行され る。これにより、プロセスコントローラ 111の制御下で、処理部 110において、所望の 各種処理が行われる。前記レシピは、例えば、 CD-ROM,ハードディスク、フレキシ ブルディスク、不揮発性メモリなどの読み出し可能な記憶媒体に格納された状態のも のが利用される。あるいは、処理部 110の各装置間で、あるいは外部の装置から専 用回線等を介して、オンライン利用することも可能である。
[0052] なお、メイン制御部 120による全体的な制御を行わな 、で、ある 、は、メイン制御部 120による全体的な制御と重畳的に、プロセスコントローラ、ユーザーインターフエ一 スおよび記憶部を含む制御部を処理部 110の各装置毎に個別に配備する構成を採 用することちでさる。
[0053] さて、本発明は、例えば図 1および図 2のフローにおいて、エッチング工程の後に行 われるプラズマ処理工程に特徴を有している。そこで、以下では、これらエッチングェ 程とプラズマ処理工程とについて、プラズマ処理装置 101の構成とともに詳細に説明 する。
[0054] 図 4は、本発明方法におけるエッチング工程（例えば、図 1のステップ S 104、図 2の ステップ S204、ステップ S207)と、プラズマ処理工程（例えば、図 1のステップ S105 、図 2のステップ S205、ステップ S 208)の実施に好適に使用可能なプラズマ処理装 置の構成例を模式的に示すものである。このプラズマ処理装置 101は、上下の平行 な電極板が対向して双方に高周波電源が接続された容量結合型平行平板方式の プラズマ処理装置である。
[0055] 図 4に示すように、プラズマ処理装置 101は、例えば表面がアルマイト処理（陽極酸 化処理)されたアルミニウムカゝらなる円筒形状に成形されたチャンバ一 2を有して ヽる 。チャンバ一 2は、接地されている。チャンバ一 2内には、例えばシリコン力もなるサセ プタ 5がサセプタ支持台 4に支持された状態で設けられている。サセプタ 5の上には、 被処理基板として、所定の膜が形成されたウェハ Wが水平に載置される。また、サセ プタ 5は下部電極として機能し、ノ、ィパスフィルター (HPF) 6が接続されて 、る。
[0056] サセプタ支持台 4の内部には、温度調節媒体室 7が設けられている。温度調節媒 体室 7には、導入管 8を介して、温度調節媒体が導入、循環される。これにより、サセ プタ 5は所望の温度に制御され得るようになつている。
[0057] サセプタ 5の上面中央部は、凸状の円板状に成形され、その上面にウエノ、 Wと略 同形の静電チャック 11が設けられている。静電チャック 11は、絶縁材の間に電極 12 が介在された構成となっている。電極 12には、電極 12に接続された直流電源 13か ら例えば 1. 5kVの直流電圧が印加される。これにより、クーロン力によってウェハ W が静電吸着される。
[0058] また、絶縁板 3、サセプタ支持台 4、サセプタ 5及び静電チャック 11には、被処理基 板であるウェハ Wの裏面に、伝熱媒体、例えば Heガスなど、を所定圧力（バックプレ ッシヤー）にて供給するためのガス通路 14が形成されている。この伝熱媒体を介して 、サセプタ 5とウェハ Wとの間で熱伝達がなされる。これにより、ウェハ Wが所定の温 度に維持されるようになって 、る。
[0059] サセプタ 5の上端周縁部には、静電チャック 11上に載置されたウエノ、 Wを囲むよう に、環状のフォーカスリング 15が配置されている。このフォーカスリング 15は、セラミツ タスある 、は石英などの絶縁性材料力 なり、プラズマ処理の均一性を向上させるよ うに作用する。
[0060] サセプタ 5の上方には、当該サセプタ 5と平行に対向するように上部電極 21が設け られている。この上部電極 21は、絶縁材 22を介して、チャンバ一 2の上部に支持され ている。上部電極 21は、サセプタ 5との対向面を構成して多数の吐出孔 23を有する 電極板 24と、この電極板 24を支持する電極支持体 25とによって構成されている。電 極板 24は、例えばアルミニウムカゝらなる。電極支持体 25は、導電性材料、例えば表 面がアルマイト処理されたアルミニウムからなる。サセプタ 5と上部電極 21との間隔は 、調節可能となっている。
[0061] 上部電極 21における電極支持体 25の中央には、ガス導入口 26が設けられている 。ガス導入口 26には、ガス供給管 27が接続されている。ガス供給管 27には、バルブ 28並びにマスフローコントローラ 29を介して、処理ガス供給源 30が接続されて!、る。 これにより、処理ガス供給源 30からガス導入口 26へ、エッチングやレジスト剥離 (アツ シング）のための処理ガスが供給されるようになって!/ヽる。
[0062] なお、図 4では、一つの処理ガス供給源 30のみが代表的に図示されている力 処 理ガス供給源 30は通常複数設けられる。そして、複数種類のガスが、それぞれ独立 に流量制御されつつ、チャンバ一 2内に供給されるようになっている。ここで、エッチ ング用ガスとしては、例えば、 C F 、C F 、CF 、CHF 、 CH F 、 CH F等
4 8 5 8 4 3 2 2 3 や、これらと N 、 Ar、 O 、 He等との混合ガス等が用いられ得る。また、アツシング用
2 2
ガスとしては、例えば水素、窒素または酸素を含むガス、具体的には、 CO、 CO 、
2
N 、H 、0 、NH 等や、これらの混合ガス、さらには、前記したガスと He、Ar等
2 2 2 3
の混合ガス等が用いられ得る。
[0063] また、チャンバ一 2の底部には、排気管 31が接続されている。この排気管 31には、 排気装置 35が接続されている。排気装置 35は、ターボ分子ポンプなどの真空ボン プを備えている。これにより、チャンバ一 2内は、所定の減圧雰囲気、例えば lPa以 下の所定の圧力、まで真空引き可能なように構成されている。
[0064] チャンバ一 2の側壁には、ゲートバルブ 32が設けられている。このゲートバルブ 32 を開にした状態で、ウェハ Wが隣接するロードロック室（図示せず)との間で搬送され るようになっている。
[0065] 上部電極 21には、第 1の高周波電源 40が接続されており、その給電線には、整合 器 41が設けられている。また、図 4に示すように、上部電極 21にはローパスフィルタ 一（LPF) 42が接続されている。第 1の高周波電源 40は、 50〜150MHzの範囲の 周波数を有して 、る。上部電極 21にこのように高 、周波数が印加されることにより、 チャンバ一 2内に、好ましい解離状態かつ高密度のプラズマを形成することができ、 低圧条件下でのプラズマ処理が可能となる。第 1の高周波電源 40の周波数は、特に は 50〜80MHzが好ましい。典型的には、図 4中に示すように、 60MHzまたはその 近傍の値が採用される。
[0066] 下部電極としてのサセプタ 5には、第 2の高周波電源 50が接続されており、その給 電線には、整合器 51が設けられている。第 2の高周波電源 50は、数百 kHz〜十数 MHzの範囲の周波数を有している。下部電極にこのような範囲の周波数の電力が 印加されることにより、ウェハ Wに対してダメージを与えることなく適切なイオン作用を 与えることができる。第 2の高周波電源 50の周波数は、例えば図 4に示すように、 13 . 56MHzまたは 800KHz等の値が採用される。
[0067] 以上のように構成されたプラズマ処理装置 101によって、ウェハ Wに対してエッチ ング工程とアツシング工程とを続けて実施することができる。
[0068] まず、エッチング工程（図 1のステップ S104、図 2のステップ S204、ステップ S207) では、ゲートバルブ 32が開放されて、ウェハ Wが図示しないロードロック室からチャン バー 2内へ搬入され、静電チャック 11上に載置される。そして、直流電源 13から直流 電圧が印加されて、ウェハ Wが静電チャック 11上に静電吸着される。
[0069] 次いで、ゲートバルブ 32が閉じられ、排気装置 35によってチャンバ一 2内が所定の 真空度まで真空引きされる。その後、バルブ 28が開放され、処理ガス供給源 30から 、エッチング用の処理ガスとして例えば CF 1S マスフローコントローラ 29によって所
4
定の流量に調整されつつ、処理ガス供給管 27、ガス導入口 26、上部電極 21の中空 部、及び、電極板 24の吐出孔 23を介して、図 4に矢印で示すように、ウェハ Wに対し て均一に吐出される。
[0070] このエッチング工程において、チャンバ一 2内の圧力は所定の圧力に維持される。
また、第 1の高周波電源 40から上部電極 21に、第 2の高周波電源 50から下部電極 としてのサセプタ 5に、それぞれ所定の高周波電力が印加される。これにより、処理ガ スがプラズマ化されて、ウェハ W上に形成されたパターンに基づいてエッチングが行 われる。
[0071] 次に、アツシング処理（図 1のステップ S105のプラズマ処理、図 2のステップ S205 の第 1のプラズマ処理、ステップ S208の第 2のプラズマ処理）では、バルブ 28が開放 されて、処理ガス供給源 30からアツシング用のガスとして少なくとも水素、窒素または 酸素を含むガス、例えば N と H 力 マスフローコントローラ 29によって所定の流量
2 2
に調整されつつ、処理ガス供給管 27、ガス導入口 26、上部電極 21の中空部、及び 、電極板 24の吐出孔 23を介して、図 4に矢印で示すように、ウェハ Wに対して均一 に吐出される。
[0072] このアツシング処理において、チャンバ一 2内の圧力は所定の圧力に維持される。
また、第 1の高周波電源 40から上部電極 21に、第 2の高周波電源 50から下部電極 としてのサセプタ 5に、それぞれ所定の高周波電力が印加される。これにより、アツシ ングガスがプラズマ化されて、レジストの剥離が行われる。この際、サセプタ 5に高周 波電力が印加されることによって発生される自己バイアス電圧によって、プラズマから 生成されるイオンが加速されてウェハ Wに弓 Iき込まれるようにすることが好ま 、。こ れによって、下層金属配線の露出面に対するスパッタ作用が強められ、エッチングの 過程で金属中に混入された C、 Fなどの不純物を効率よく除去することができる。アツ シング用のガスとしては、上述した N と H の他に、 H を Heで希釈したもの、 O と
2 2 2 2
N 、NH などが挙げられる。これらのガスを用いてアツシング処理を行うことにより、
2 3
金属中に取り込まれた C、Fは、 CH 、CO 、NF 、 HFのような形で除去される。と くにアツシングの処理速度を重視する場合には酸素を含むガスを用いるのが好まし い。ただし、酸素を含むガスを用いる場合には、露出している金属膜を酸ィ匕させない ように低圧 ·低温の処理条件を用いる必要がある。
[0073] 以下、更に具体的な本発明の実施の形態をより詳しく説明する。もっとも、本発明は これらによって制約されるものではない。
[0074] <第 1の実施の形態 >
図 5A乃至図 5Fは、本発明をシングルダマシンプロセスに適用した実施の形態を 説明するものである。
[0075] 図 5Aに示すように、 Si基板 201上には、例えば Si02などの層間絶縁膜 202、及 び、低誘電率膜の HSQ (Hydrogen Silisesquioxane)などからなる配線層 203が 積層されている。この配線層 203には、 TiN膜などのバリアメタル 204を介して、 Cu の下層配線 205が形成されている。
[0076] そして、上層配線を形成すベぐ配線層 203の上に、シリコン窒化膜などの Cu拡散 防止用絶縁膜 206が形成される。そして、 Cu拡散防止用絶縁膜 206の上に、層間 絶縁膜 207が堆積される。これらの工程は、成膜装置 102によって行われる。
[0077] 層間絶縁膜 207としては、 SiO 、SiO にフッ素を添カ卩して低誘電率ィ匕した FSG (
2 2
Fluorinated Silicate Glass)、または、低誘電率層間絶縁膜などが用いられる。 ここで、低誘電率層間膜には、 SiO に炭素を添カ卩した CDO (Carbon Doped Ox
2
ide)や SiLK (登録商標； Dow Chemical社製)等の有機膜が含まれる。これらの有 機膜が使用される場合には、層間絶縁膜上に、更に加工の為のハードマスク（SiO
2 や SiN、 SiC等）が堆積され得る。
[0078] 次に、図 5Bに示すように、層間絶縁膜 207上に所望のビアパターンに対応するレ ジストパターン 208が形成される。レジストパターン 208の形成は、レジスト塗布'現像 装置 103、露光装置 104、熱処理装置 105などを用いて、フォトリソグラフィー技術に よって行われ得る。
[0079] 次に、図 5Cに示すように、レジストパターン 208がマスクとして用いられて、層間絶 縁膜 207がエッチングされる。さらに、 Cu拡散防止用絶縁膜 206をもエッチングされ て、凹部 220が形成される。これにより、下層配線 205が露出される。この時点で、ゥ エノ、 W上にはエッチングによる副生成物が残渣として存在して 、る。これらの残渣は 、 ノターンを構成する凹部 220の側壁や露出された Cu表面に付着している。また、 エッチングによって露出された Cuの表層部には、ある深さをもって、炭素やフッ素等 の不純物が混入してしまう。
[0080] 続いて、図 5Dに示すように、レジストパターン 208が剥離される。このプラズマ処理 工程は、例えばプラズマ処理装置 101を用いて、水素、窒素または酸素のいずれか の元素を含む処理ガスを用いて行われ得る。また、前記したように、プラズマ処理工 程は、前記処理ガスで構成されるプラズマ中のイオンがウェハ W上に引き込まれるよ うなバイアス条件で実施されることが好ま 、。
[0081] また、処理ガス中に少なくとも酸素を含む場合には、露出されている Cuの表面が酸 化しな 、ような低圧、低温の条件を選ぶことが重要である。
[0082] 以上のようなプラズマ処理を行うことにより、レジストパターン 208を剥離すると同時 に、露出された下層配線 205の Cu表層部に打ち込まれた不純物をも除去することが 可能となる。この時、露出された Cuがスパッタされて側壁に付着する場合があるが、 これらは続く洗浄工程で除去され得る。
[0083] プラズマ処理工程の後、洗浄装置 106を用いてウエット洗浄による洗浄工程が実施 される。本発明においては、直前にエッチング工程が入らないので、ウエット洗浄は 緩やかな条件で実施できる。すなわち、強力な薬液を使用する必要がない。従って、 洗浄工程によって膜形状の変化が生じることが回避できる。特に低誘電率層間絶縁 膜が使用されている場合には、従来の洗浄工程では化学反応による構造変化により 密着性低下や電気的特性の劣化が生じる可能性があつたが、本実施の形態ではそ のような問題を回避できる。なお、洗浄工程で用いられる薬液等の種類が特に限定さ れないことは勿論である。
[0084] また、下層配線 205の Cu表層部に導入された結晶欠陥を回復すベぐ洗浄工程に 続いてァニール処理を行うことが好ましい。ァニール処理は、熱処理装置 105を用い て、例えば水素や窒素を含むガス雰囲気中で、 100°C〜450°Cの温度にて行われ 得る。水素や窒素を含むガスとしては、例えば N と H との混合ガスや、 NH 、 N
2 2 3 2
、 H 等を挙げることができる。
2
[0085] 次に、ノリアメタル 209の成膜に先立ち、酸ィ匕された下層配線 205の Cu表面に還 元処理を施し、清浄な Cu表面を準備することが好ましい。この際、下層配線 205の C u表面は酸ィ匕されている力 不純物はすでに除かれているので、従来技術における Arスパッタ処理のような物理的衝撃を伴う手法を必要としない。すなわち、本実施の 形態では、形成されたビアパターンの形状劣化を引き起こすことなぐまた、露出され た下層配線 25の Cuをスパッタして凹部 220の側壁に再付着させてしまうということも なぐ酸ィ匕された下層配線 205の Cuの還元を行なうことができる。
[0086] 下層配線 205の Cu表面の清浄化処理 (還元処理）の方法としては、例えば、水素 や NH 雰囲気での 100°C〜450°C程度の高温中での還元方法や、 NH 、 HF等と
3 3 の化学的反応によって酸化銅を還元する方法等が用いられ得る。なお、層間絶縁膜 として低誘電率絶縁膜が使用されている場合には、これらの膜にダメージを及ぼさな い方法、例えば 100°C〜400°C程度の高温中で還元雰囲気にさらす方法や He、 H
2 等のガス力もなるプラズマ雰囲気にさらす方法など、を選択することが好ましい。
[0087] そして、図 5Eに示すように、成膜装置 102を用いて、スパッタ法、 PVD法、電気め つき法などにより、ビアパターンとしての凹部 220にバリアメタル 209が成膜され、更 に Cu膜 210が埋め込まれる。最後に、図 5Fに示すように、 CMPによる平坦ィ匕が行 われ、ビアが形成された多層配線構造が形成される。
[0088] 図 5A乃至図 5Fに示される実施の形態は、シングルダマシン法によってビアを形成 する例である。これは、あくまでも本発明の適用例の 1つである。本発明は、シングル ダマシン法によって配線を形成する場合にも同様に適用可能である。また、層間絶 縁膜 207上にハードマスクが積層されている場合でも、同様に本発明を適用可能で ある。さらに、下層配線 205の表面にメタル拡散防止層が形成されている場合や、 C u拡散防止用絶縁膜 206が設けられない場合でも、同様に本発明を適用可能である
[0089] <第 2の実施の形態 >
図 6A乃至図 6Hは、本発明をデュアルダマシンプロセスに適用した実施の形態を 説明するものである。なお、図 5A乃至図 5Fを用いて説明された実施の形態 (シング ルダマシンプロセス）と共通する事項については、適宜説明を省略する。
[0090] 図 6Aに示すように、 Si基板 201上には、層間絶縁膜 202及び配線層 203が積層さ れている。この配線層 203には、ノリアメタル 204を介して、 Cuの下層配線 205が形 成されている。
[0091] そして、上層配線を形成すベぐ配線層 203の上に Cu拡散防止用絶縁膜 206が 形成される。そして、 Cu拡散防止用絶縁膜 206の上に、層間絶縁膜 207が堆積され る。
[0092] 次に、図 6Bに示すように、層間絶縁膜 207上にビアパターンに対応するレジストパ ターン 208が形成される。レジストパターン 208の形成は、フォトリソグラフィー技術に よって行われ得る。
[0093] 次に、図 6Cに示すように、レジストパターン 208がマスクとして用いられて、層間絶 縁膜 207がエッチングされる。さらに、 Cu拡散防止用絶縁膜 206をもエッチングされ て、凹部 221が形成される。これにより、下層配線 205が露出される。この時点で、ゥ エノ、 W上にはエッチングによる副生成物が残渣として存在して 、る。これらの残渣は 、 ノターンを構成する凹部 221の側壁や露出された Cu表面に付着している。また、 エッチングによって露出された Cuの表層部には、ある深さをもって、炭素やフッ素等 の不純物が混入してしまう。
[0094] 続いて、図 6Dに示すように、レジストパターン 208が剥離される。このプラズマ処理 工程は、例えばプラズマ処理装置 101を用いて、水素、窒素または酸素のいずれか の元素を含む処理ガスを用いて行われ得る。また、プラズマ処理工程は、前記処理 ガスで構成されるプラズマ中のイオンがウエノ、 W上に引き込まれるような条件で実施 することが好ましい。
[0095] また、処理ガス中に少なくとも酸素を含む場合には、露出されている Cuの表面が酸 化しないような低圧、低温の条件を選ぶことが重要である。これにより、レジストパター ン 208を剥離すると同時に、露出された下層配線 205の Cu表層部に打ち込まれた 不純物をも除去することが可能となる。
[0096] 続いて、図 6Eに示すように、層間絶縁膜 207上に所望のトレンチパターンに対応 するレジストパターン 211が形成される。ここで、レジストパターン 211を形成する前に 、例えば Si— Oなどの無機材料力もなる犠牲膜（図示せず)を凹部 221に埋込んで おくことも可能である。このような場合には、次のエッチング工程によって層間絶縁膜 207に形成される新たな凹部 222 (後述)の底部を平坦な形状として形成することが できる。
[0097] 次に、レジストパターン 211がマスクとして用いられて、層間絶縁膜 207がエツチン グされる。これにより、図 6Fに示すように、層間絶縁膜 207に凹部 222が形成される。
[0098] 続いて、図 6Gに示すように、レジストパターン 211が除去される。この工程は、例え ばプラズマ処理装置 101を用いて、水素、窒素または酸素のいずれかの元素を含む 処理ガスを用いて行われ得る。また、前記したように、この工程はプラズマ中のイオン 力 Sウェハ w上に引き込まれるような条件で実施されることが好ましい。
[0099] また、処理ガス中に少なくとも酸素を含む場合には、露出されている Cuの表面が酸 化しないような低圧、低温の条件を選ぶことが重要である。これにより、レジストパター ン 211を剥離すると同時に、露出された下層配線 205の Cu表層部に打ち込まれた 不純物をも除去することが可能となる。この時、露出された Cuがスパッタされて側壁 に付着する場合があるが、これらは続く洗浄工程で除去され得る。
[0100] プラズマ処理工程の後、洗浄装置 106を用いてウエット洗浄などによる洗浄工程が 実施される。また、下層配線 205の Cu表層部に導入された結晶欠陥を回復すベぐ 洗浄工程に続!、て熱処理装置 105を用いてァニール処理を行うことが好ま U、。
[0101] 次に、ノリアメタル 209の成膜に先立ち、酸ィ匕された下層配線 205の Cu表面に還 元処理を施し、清浄な Cu表面を準備することが好ましい。この際、下層配線 205の C u表面は酸ィ匕されている力 不純物はすでに除かれているので、従来技術における Arスパッタ処理のような物理的衝撃を伴う手法を必要としない。すなわち、本実施の 形態では、形成されたビアパターンの形状劣化を引き起こすことなぐまた、露出され た下層配線 25の Cuをスパッタして凹部 220の側壁に再付着させてしまうということも なぐ酸ィ匕された下層配線 205の Cuの還元を行なうことができる。
[0102] 下層配線 205の Cu表面の清浄化処理 (還元処理）の方法としては、前記と同様の 各方法が利用され得る。
[0103] そして、図 6Hに示すように、成膜装置 102を用いて、スパッタ法、 PVD法、電気め つき法などにより、凹部 222にバリアメタル 209が成膜され、更に Cu膜 210が埋め込 まれ、 CMPによる平坦化が行われ、上層配線とビアとが形成された多層配線構造が 形成される。
[0104] 図 6A乃至図 6Hに示される実施の形態は、あくまでも本発明の適用例の 1つである 。本発明は、デュアルダマシン法によって例えばトレンチ溝を先に形成した後にビア を形成する場合にも同様に適用可能である。また、層間絶縁膜 207上にハードマス クが積層されている場合でも、同様に本発明を適用可能である。さらに、下層配線 20 5の Cu表面にメタル拡散防止膜が形成されている場合や、 Cu拡散防止用絶縁膜 20 6が設けられない場合でも、同様に本発明を適用可能である。
[0105] <第 3実施形態 >
図 7A乃至図 7Eは、本発明をゲート電極のコンタクト形成に適用した実施の形態で ある。
[0106] 図 7Aに示すように、 Si基板 301上には、ソース 302およびドレイン 303が形成され ている。更に、 SiO などのゲート絶縁膜 304、及び、ポリシリコンなどのゲート電極 3
2
05が形成されて、トランジスタが構成されている。このような半導体基板上に、シリコ ン窒化膜 306が堆積され、その上に層間絶縁膜としてシリコン酸ィ匕膜 307が堆積さ れる。なお、ここでは、ソース 302、ドレイン 303及びゲート電極 305力 それぞれ被 接続部となる。
[0107] 次に、図 7Bに示すように、シリコン酸ィ匕膜 307上にコンタクトホールに対応するレジ ストパターン 308が形成される。次に、図 7Cに示すように、レジストパターン 308がマ スクとして用いられて、シリコン酸ィ匕膜 307とシリコン窒化膜 306とがエッチングされる 。これにより、凹部 320および凹部 321が形成され、トランジスタの拡散領域であるソ ース 302 (ドレイン 303でもよい。以下同様である。）およびゲート電極 305の表面が 露出される。この時点では、ウェハ W上にはエッチングによる副生成物が残渣として 存在している。これらの残渣は、パターンを構成する凹部 320及び凹部 321の側壁 や露出されたソース 302 (ドレイン 303)の表面及びゲート電極 305の表面に付着し ている。
[0108] また、エッチングによって露出されたソース 302 (ドレイン 303)の表層部やゲート電 極 305の表層部には、ある深さをもって、炭素やフッ素等の不純物が混入してしまう。
[0109] 続いて、図 7Dに示すように、レジストパターン 308が剥離される。このプラズマ処理 工程は、例えばプラズマ処理装置 101を用いて、水素、窒素または酸素のいずれか の元素を含む処理ガスを用いて行われ得る。また、プラズマ処理工程は、前記処理 ガスで構成されるプラズマ中のイオンがウェハ w上に引き込まれるようなバイアス条 件で実施することが好まし 、。
[0110] また、処理ガス中に少なくとも酸素を含む場合には、露出されているソース 302 (ド レイン 303)の表面やゲート電極 305の表面が酸化しないような低圧 ·低温の条件を 選ぶことが必要である。これにより、レジストパターン 308を剥離すると同時に、露出さ れたソース 302 (ドレイン 303)の表層部やゲート電極 305の表層部に打ち込まれた 不純物をも除去することが可能となる。この時、露出されたソース 302 (ドレイン 303) の表面やゲート電極 305の表面に成膜されている金属原子や金属化合物、例えば S iゝ Ti、 TiSix、 Co、 CoSix、 Niゝ NiSix、 W、 WSiゝ WNx、 Taゝ TaNx、 TaSixNy等 力 Sスパッタされて凹部 320及び凹部 321の側壁に付着する場合がある力 これらは 続く洗浄工程で除去され得る。
[0111] プラズマ処理工程の後、ウエット洗浄などによる洗浄工程が実施される。また、ソー ス 302 (ドレイン 303)の表層部やゲート電極 305の表層部に導入された結晶欠陥を 回復すベぐ洗浄工程に続いてァニール処理を行うことが好ましい。ァニール処理は 、水素もしくは窒素の少なくともいずれか 1つを含むガス雰囲気中で、例えば 200°C 〜650°Cの温度にて行われ得る。ァニール温度ゃァニール時間は、ソース 302 (ドレ イン 303)やゲート電極 305に堆積されて!、るシリサイド（Silicide)やメタルを十分低 抵抗ィ匕するための条件に基づいて設定される。
[0112] 続いて、図 7Eに示すように、形成されたコンタクトホール（凹部 320, 321)内に、例 えばタングステン (W)等のメタル 309が埋め込まれて、コンタクトプラグが形成される 。コンタクトプラグを形成するメタルは、タングステンに限られず、他のメタルであっても よい。
[0113] 以上、本発明の実施の形態について説明したが、本発明は前記実施の形態に限 定されることはなく、種々の変形が可能である。
[0114] 例えば、前記実施の形態では、プラズマ処理装置として、上部電極 21と下部電極 としてのサセプタ 5とにそれぞれ高周波電力が印加される容量結合型の平行平板型 プラズマ処理装置 101が用いられている力 例えば上部電極のみ、あるいは下部電 極のみ、に高周波電力が印加されるプラズマ処理装置をも使用され得る。また、ブラ ズマ処理装置としては、平行平板型の装置に限らず、例えば誘導結合方式 (Induct ive Coupling Plasma)のプラズマ処理装置や、複数のスロットを有する平面アンテ ナ、特に RLSA (Radial Line Slot Antenna；ラジアルラインスロットアンテナ）にて 処理室内にマイクロ波を導入して高密度かつ低電子温度のマイクロ波プラズマを発 生させ得る RLSAマイクロ波プラズマ処理装置などを利用することもできる。
また、前記実施の形態では、エッチング処理とレジスト剥離のためのプラズマ処理と が同一のプラズマ処理装置 101で行われている力 別々の装置で行われてもよい。

Claims

請求の範囲
[1] 当該被処理基板上の他の部位と接続される被接続部と、当該被接続部の上に形 成された被エッチング層と、当該被エッチング層の上にパターン形成されたマスク層 と、を有する被処理基板に対して行われる基板処理方法であって、
前記マスク層を介して前記被エッチング層をエッチングして前記マスク層のパター ンに対応する凹部を形成し、当該凹部によって前記被接続部を露出させるエツチン グ工程と、
水素、窒素または酸素のうちの少なくとも 1種以上を含むガスのプラズマを用いて、 前記マスク層を除去するとともに前記被接続部に混入されている不純物を除去する プラズマ処理工程と、
を備えたことを特徴とする基板処理方法。
[2] 前記被接続部は、前記被エッチング層より下層の配線層に埋め込まれた金属配線 部である
ことを特徴とする請求項 1に記載の基板処理方法。
[3] 前記被接続部は、トランジスタのソース'ドレイン領域またはゲート電極である
ことを特徴とする請求項 1に記載の基板処理方法。
[4] 前記プラズマ処理工程は、前記被処理基板を載置する支持体に対してバイアス電 圧を印加しながら行われる
ことを特徴とする請求項 1乃至 3のいずれかに記載の基板処理方法。
[5] 基板上に下層金属配線を形成する工程と、
前記下層金属配線の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に開口パターンを有するレジストを形成する工程と、 前記レジストをマスクとしてエッチングを行い、前記層間絶縁膜に凹部を形成し、前 記下層金属配線を露出させる工程と、
前記レジストを除去する工程と、
前記レジストの除去後、基板の表面を洗浄する工程と、
を備えたことを特徴とする半導体装置の製造方法。
[6] 前記レジストを除去する工程では、水素、窒素または酸素のうちの少なくとも 1種以 上を含むガスのプラズマが用いられて、前記レジストが除去されると共に前記下層金 属配線に混入されて ヽる不純物も除去されるようになって ヽる
ことを特徴とする請求項 5に記載の半導体装置の製造方法。
[7] 前記基板の表面を洗浄する工程の後に、前記凹部において露出された前記下層 金属配線の結晶欠陥を回復する工程を更に含む
ことを特徴とする請求項 5または 6に記載の半導体装置の製造方法。
[8] 前記下層金属配線の結晶欠陥を回復する工程は、水素または窒素の少なくとも 1 種以上を含むガスの雰囲気中で、 100°C〜450°Cの温度で行われる
とを特徴とする請求項 7に記載の半導体装置の製造方法。
[9] 前記下層金属配線の結晶欠陥を回復する工程の後に、前記凹部において露出さ れた前記下層金属配線表面を清浄化する工程を更に含む
ことを特徴とする請求項 8に記載の半導体装置の製造方法。
[10] 前記下層金属配線表面を清浄化する工程では、露出された前記下層金属配線表 面に形成された酸化膜が還元処理される
ことを特徴とする請求項 9に記載の半導体装置の製造方法。
[11] 前記下層金属配線表面を清浄化する工程の後に、前記層間絶縁膜に形成された 凹部にノリアメタル層と導電体層とを堆積して多層金属配線を形成する工程を更に 含む
ことを特徴とする請求項 10に記載の半導体装置の製造方法。
[12] 基板上に下層金属配線を形成する工程と、
前記下層金属配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に開口パターンを有する第 1のレジストを形成する工程と、 前記第 1のレジストをマスクとしてエッチングを行い、前記層間絶縁膜に第 1の凹部 を形成し、前記下層金属配線を露出させる工程と、
前記第 1のレジストを除去する工程と、
前記層間絶縁膜上に開口パターンを有する第 2のレジストを形成する工程と、 前記第 2のレジストをマスクとしてエッチングを行い、前記層間絶縁膜に第 2の凹部 を形成する工程と、 前記第 2のレジストを除去する工程と、
前記レジストの除去後、基板の表面を洗浄する工程と、
を備えたことを特徴とする半導体装置の製造方法。
[13] 前記第 1のレジストを除去する工程および Zまたは前記第 2のレジストを除去するェ 程では、水素、窒素または酸素のうちの少なくとも 1種以上を含むガスのプラズマが 用いられて、前記レジストが除去されると共に前記下層金属配線に混入されている不 純物も除去されるようになって 、る
ことを特徴とする請求項 12に記載の半導体装置の製造方法。
[14] 前記基板の表面を洗浄する工程の後に、前記第 2の凹部において露出された前記 下層金属配線の結晶欠陥を回復する工程を更に含む
ことを特徴とする請求項 12または 13に記載の半導体装置の製造方法。
[15] 前記下層金属配線の結晶欠陥を回復する工程は、水素または窒素の少なくとも 1 種以上を含むガスの雰囲気中で、 100°C〜450°Cの温度で行われる
とを特徴とする請求項 14に記載の半導体装置の製造方法。
[16] 前記下層金属配線の結晶欠陥を回復する工程の後に、前記第 2の凹部において 露出された前記下層金属配線表面を清浄化する工程を更に含む
ことを特徴とする請求項 15に記載の半導体装置の製造方法。
[17] 前記下層金属配線表面を清浄化する工程では、露出された前記下層金属配線表 面に形成された酸化膜が還元処理される
ことを特徴とする請求項 16に記載の半導体装置の製造方法。
[18] 前記下層金属配線表面を清浄化する工程の後に、前記層間絶縁膜に形成された 第 1の凹部及び第 2の凹部にバリアメタル層と導電体層とを堆積して多層金属配線を 形成する工程を更に含む
ことを特徴とする請求項 17に記載の半導体装置の製造方法。
[19] プラズマを発生させるプラズマ供給源と、
前記プラズマによって被処理体に対してプラズマ処理を行なうための処理室を区画 する処理容器と、
前記処理容器内で前記被処理体を載置する支持体と、 前記処理容器内を減圧するための排気手段と、
前記処理容器内にガスを供給するためのガス供給手段と、
請求項 1乃至請求項 4のいずれか 1項に記載された基板処理方法が行われるよう に前記各構成要素を制御する制御部と、
を備えたことを特徴とするプラズマ処理装置。
[20] 請求項 1乃至請求項 4の ヽずれか 1項に記載された基板処理方法
を制御するプログラムを含むコンピュータ読み取り可能な記録媒体。
[21] 請求項 1乃至請求項 4の ヽずれか 1項に記載された基板処理方法
を制御するプログラム。
[22] 基板に対してプラズマ処理を行なうプラズマ処理装置と、
前記基板に対して成膜処理を行なう成膜装置と、
前記基板に対してレジスド塗布処理および現像処理を行なうレジスト塗布 ·現像装 置と、
前記基板に対して露光処理を行なう露光装置と、
前記基板に対して熱処理を行なう熱処理装置と、
前記基板に対して洗浄処理を行なう洗浄装置と、
前記基板に対して研磨処理を行なう研磨装置と、
請求項 5乃至請求項 18のいずれか 1項に記載された半導体装置の製造方法が行 われるように前記各構成要素を制御する制御部と、
を備えたことを特徴とする半導体装置製造システム。
[23] 請求項 5乃至請求項 18のいずれか 1項に記載された半導体装置の製造方法 を制御するプログラムを含むコンピュータ読み取り可能な記録媒体。
[24] 請求項 5乃至請求項 18のいずれか 1項に記載された半導体装置の製造方法 を制御するプログラム。
PCT/JP2005/021424 2004-11-25 2005-11-22 基板処理方法および半導体装置の製造方法 WO2006057236A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004-340998 2004-11-25
JP2004340998A JP2006156486A (ja) 2004-11-25 2004-11-25 基板処理方法および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
WO2006057236A1 true WO2006057236A1 (ja) 2006-06-01

Family

ID=36497973

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/021424 WO2006057236A1 (ja) 2004-11-25 2005-11-22 基板処理方法および半導体装置の製造方法

Country Status (3)

Country Link
JP (1) JP2006156486A (ja)
TW (1) TW200633133A (ja)
WO (1) WO2006057236A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023123499A1 (zh) * 2021-12-31 2023-07-06 华为技术有限公司 芯片及其制备方法、电子设备

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090094368A (ko) * 2006-12-11 2009-09-04 어플라이드 머티어리얼스, 인코포레이티드 건식 포토레지스트 스트립핑 프로세스 및 장치
US7942969B2 (en) * 2007-05-30 2011-05-17 Applied Materials, Inc. Substrate cleaning chamber and components
JP5251033B2 (ja) * 2007-08-14 2013-07-31 ソニー株式会社 半導体装置の製造方法
JP5343369B2 (ja) * 2008-03-03 2013-11-13 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
JP5342811B2 (ja) * 2008-06-09 2013-11-13 東京エレクトロン株式会社 半導体装置の製造方法
KR101046335B1 (ko) 2008-07-29 2011-07-05 피에스케이 주식회사 할로우 캐소드 플라즈마 발생방법 및 할로우 캐소드플라즈마를 이용한 대면적 기판 처리방법
JP5209075B2 (ja) * 2010-05-21 2013-06-12 有限会社 ナプラ 電子デバイス及びその製造方法
DE112015006381T5 (de) * 2015-03-27 2017-12-14 Mitsubishi Electric Corporation Halbleitereinheit und verfahren zur herstellung derselben
JP2017059750A (ja) 2015-09-18 2017-03-23 東京エレクトロン株式会社 被処理体を処理する方法
US10297496B2 (en) 2017-03-15 2019-05-21 Tokyo Electron Limited Method for processing target objection
JP2018157188A (ja) 2017-03-15 2018-10-04 東京エレクトロン株式会社 被加工物を処理する方法
KR102599015B1 (ko) * 2019-09-11 2023-11-06 주식회사 테스 기판 처리 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1116912A (ja) * 1997-06-25 1999-01-22 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置の製造装置
JP2000164703A (ja) * 1998-11-26 2000-06-16 Sharp Corp 半導体装置の製造方法
JP2000332112A (ja) * 1999-03-29 2000-11-30 Lsi Logic Corp 集積回路構造の銅金属被覆上の一以上の低比誘電率絶縁層に形成される開口部のためのプラズマ洗浄方法
JP2003203974A (ja) * 2002-01-10 2003-07-18 Seiko Epson Corp 半導体装置の製造方法
JP2004186697A (ja) * 2002-12-05 2004-07-02 Texas Instruments Inc 単一波状形状バイアあるいは溝空洞の形成方法および二重波状形状バイア空洞の形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2715869B2 (ja) * 1993-11-25 1998-02-18 日本電気株式会社 半導体装置の製造方法
JPH11251294A (ja) * 1998-02-27 1999-09-17 Sony Corp 半導体装置の製造方法
JPH11330046A (ja) * 1998-05-08 1999-11-30 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
US6180518B1 (en) * 1999-10-29 2001-01-30 Lucent Technologies Inc. Method for forming vias in a low dielectric constant material

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1116912A (ja) * 1997-06-25 1999-01-22 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置の製造装置
JP2000164703A (ja) * 1998-11-26 2000-06-16 Sharp Corp 半導体装置の製造方法
JP2000332112A (ja) * 1999-03-29 2000-11-30 Lsi Logic Corp 集積回路構造の銅金属被覆上の一以上の低比誘電率絶縁層に形成される開口部のためのプラズマ洗浄方法
JP2003203974A (ja) * 2002-01-10 2003-07-18 Seiko Epson Corp 半導体装置の製造方法
JP2004186697A (ja) * 2002-12-05 2004-07-02 Texas Instruments Inc 単一波状形状バイアあるいは溝空洞の形成方法および二重波状形状バイア空洞の形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023123499A1 (zh) * 2021-12-31 2023-07-06 华为技术有限公司 芯片及其制备方法、电子设备

Also Published As

Publication number Publication date
JP2006156486A (ja) 2006-06-15
TW200633133A (en) 2006-09-16

Similar Documents

Publication Publication Date Title
WO2006057236A1 (ja) 基板処理方法および半導体装置の製造方法
TWI760555B (zh) 蝕刻方法
TWI458014B (zh) 用以控制多層遮罩之圖案臨界尺寸與完整性的蝕刻製程
US7344993B2 (en) Low-pressure removal of photoresist and etch residue
US8383519B2 (en) Etching method and recording medium
US6991739B2 (en) Method of photoresist removal in the presence of a dielectric layer having a low k-value
TW201826386A (zh) 用於高深寬比結構之移除方法
TWI363255B (en) Method for removing masking materials with reduced low-k dielectric material damage
US20060144817A1 (en) Low-pressure removal of photoresist and etch residue
KR20020070255A (ko) 플라즈마 에칭 챔버에 대한 다단계 세정
JPH06177091A (ja) 半導体装置の製造方法
KR101540816B1 (ko) 플라즈마 에칭 방법, 컴퓨터 기억 매체 및 플라즈마 에칭 장치
JP4451934B2 (ja) 導電層をエッチングする方法及び集積回路
TW202004902A (zh) 基板處理方法及基板處理裝置
US20120009786A1 (en) Plasma processing method and manufacturing method of semiconductor device
JP4849875B2 (ja) プラズマエッチング方法
US7569478B2 (en) Method and apparatus for manufacturing semiconductor device, control program and computer storage medium
KR100867174B1 (ko) 반도체 장치의 제조 방법, 반도체 장치의 제조 장치, 제어프로그램 및 컴퓨터 기억 매체
JP4216922B2 (ja) 酸化膜のエッチング方法
JP5089871B2 (ja) 半導体装置の製造方法
JP2005353698A (ja) エッチング方法
JP2004327507A (ja) 半導体装置の製造方法
JP7220603B2 (ja) 膜をエッチングする方法及びプラズマ処理装置
KR20220011582A (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
TW202249058A (zh) 選擇性阻障金屬蝕刻

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KM KN KP KR KZ LC LK LR LS LT LU LV LY MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
DPE1 Request for preliminary examination filed after expiration of 19th month from priority date (pct application filed from 20040101)
NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 05809685

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP