JP2715869B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、重ね合わせ誤差に対するマージンの大き
いコンタクトホールの形成方法に関する。
に関し、特に、重ね合わせ誤差に対するマージンの大き
いコンタクトホールの形成方法に関する。
【０００２】
【従来の技術】半導体装置を製造する際の重要な技術の
一つにコンタクトホールの形成技術がある。これは、下
層に形成された半導体領域や導電層を上層に取り出すた
めに、その上に形成された絶縁膜にバイアホールを設
け、半導体領域や導電層の表面を露出させる技術であ
る。その後に、バイアホール内は導電体により埋めら
れ、下層の半導体領域等にコンタクトがとられる。
一つにコンタクトホールの形成技術がある。これは、下
層に形成された半導体領域や導電層を上層に取り出すた
めに、その上に形成された絶縁膜にバイアホールを設
け、半導体領域や導電層の表面を露出させる技術であ
る。その後に、バイアホール内は導電体により埋めら
れ、下層の半導体領域等にコンタクトがとられる。
【０００３】この種従来のコンタクトホールの形成方法
を図５を参照して説明する。まず、図５（ａ）に示すよ
うに、シリコン基板５０１上に、熱酸化によりゲート酸
化膜５０２を形成し、ポリシリコン膜を成長させ、その
上にフォトレジストを塗布し露光・現像を行ってゲート
電極形成のためのパターニングを行う。続いて、ポリシ
リコン膜をＲＩＥ（Reactive Ion Etching）等の一般的
なドライエッチング技術によりパターニングしてゲート
電極５０３を形成した後、フォトレジストを除去する。
次いで、ゲート電極５０３をマスクとして半導体基板の
表面に不純物を導入して不純物拡散層５０４を形成す
る。
を図５を参照して説明する。まず、図５（ａ）に示すよ
うに、シリコン基板５０１上に、熱酸化によりゲート酸
化膜５０２を形成し、ポリシリコン膜を成長させ、その
上にフォトレジストを塗布し露光・現像を行ってゲート
電極形成のためのパターニングを行う。続いて、ポリシ
リコン膜をＲＩＥ（Reactive Ion Etching）等の一般的
なドライエッチング技術によりパターニングしてゲート
電極５０３を形成した後、フォトレジストを除去する。
次いで、ゲート電極５０３をマスクとして半導体基板の
表面に不純物を導入して不純物拡散層５０４を形成す
る。
【０００４】次に、図５（ｂ）に示すように、例えばＢ
ＰＳＧ膜等を成長させて層間絶縁膜５０５を形成し、フ
ォトレジスト５０６を塗布し露光・現像技術を用いてコ
ンタクトホール形成のためのパターニングを行う。続い
て、図５（ｃ）に示すように、例えばＲＩＥ等の一般的
なドライエッチング手段を用いてコンタクトホール５０
７を形成する。続いて、図５（ｄ）に示すように、フォ
トレジスト５０６を除去した後、タングステンシリサイ
ド膜等を被着しこれをパターニングして配線５０９を形
成する。
ＰＳＧ膜等を成長させて層間絶縁膜５０５を形成し、フ
ォトレジスト５０６を塗布し露光・現像技術を用いてコ
ンタクトホール形成のためのパターニングを行う。続い
て、図５（ｃ）に示すように、例えばＲＩＥ等の一般的
なドライエッチング手段を用いてコンタクトホール５０
７を形成する。続いて、図５（ｄ）に示すように、フォ
トレジスト５０６を除去した後、タングステンシリサイ
ド膜等を被着しこれをパターニングして配線５０９を形
成する。
【０００５】この従来技術のコンタクトホールの形成方
法では、デバイスの高密度化が進み設計寸法が微細化さ
れた場合、マスクの重ね合わせ誤差のマージンに余裕が
なくなり、図５（ｄ）に示すように、ゲート電極５０３
と配線５０９が接触してしまうという問題点があった。
法では、デバイスの高密度化が進み設計寸法が微細化さ
れた場合、マスクの重ね合わせ誤差のマージンに余裕が
なくなり、図５（ｄ）に示すように、ゲート電極５０３
と配線５０９が接触してしまうという問題点があった。
【０００６】この問題の解決方法としては、フォトレジ
ストによりパターニングを行うときに、シリコン基板の
任意の場所にノギスパターンを設け、それにより重ね合
わせ誤差が規格内であるかどうかを判断し、規格から外
れている場合はフォトレジストを除去し、再度パターニ
ングを行い、重ね合わせ誤差が規格内に納まるまでこの
作業を続けるという方法がある。しかしこの方法では、
重ね合わせ誤差のマージンが厳しくなるほど、規格に納
まったコンタクトホールを形成するには、多大な時間を
必要とするという問題が起こる。
ストによりパターニングを行うときに、シリコン基板の
任意の場所にノギスパターンを設け、それにより重ね合
わせ誤差が規格内であるかどうかを判断し、規格から外
れている場合はフォトレジストを除去し、再度パターニ
ングを行い、重ね合わせ誤差が規格内に納まるまでこの
作業を続けるという方法がある。しかしこの方法では、
重ね合わせ誤差のマージンが厳しくなるほど、規格に納
まったコンタクトホールを形成するには、多大な時間を
必要とするという問題が起こる。
【０００７】また、特開昭６４−７７１７０号公報に
は、パターニングの重ね合わせ誤差のマージンの問題を
解決したコンタクトホールの形成方法が示されている。
図６は、この製造方法を説明するための工程断面図であ
る。まず、図６（ａ）に示すように、シリコン基板６０
１の表面に素子分離領域となるフィールド酸化膜６１０
を選択的に形成する。続いて上記フィールド酸化膜６１
０で分離された素子領域表面上に熱酸化法等によって数
十〜数百Å程度の膜厚のゲート酸化膜６０２を形成す
る。次に、全面にＣＶＤ（化学的気相成長）法によりポ
リシリコン膜を所定の膜厚で堆積し、これをパターニン
グしてゲート電極６０３を形成する。次いで、ゲート電
極６０３をマスクとして半導体基板の表面に不純物を導
入して不純物拡散層６０４を形成する。
は、パターニングの重ね合わせ誤差のマージンの問題を
解決したコンタクトホールの形成方法が示されている。
図６は、この製造方法を説明するための工程断面図であ
る。まず、図６（ａ）に示すように、シリコン基板６０
１の表面に素子分離領域となるフィールド酸化膜６１０
を選択的に形成する。続いて上記フィールド酸化膜６１
０で分離された素子領域表面上に熱酸化法等によって数
十〜数百Å程度の膜厚のゲート酸化膜６０２を形成す
る。次に、全面にＣＶＤ（化学的気相成長）法によりポ
リシリコン膜を所定の膜厚で堆積し、これをパターニン
グしてゲート電極６０３を形成する。次いで、ゲート電
極６０３をマスクとして半導体基板の表面に不純物を導
入して不純物拡散層６０４を形成する。
【０００８】次に、図６（ｂ）に示すように、ＣＶＤ法
によりシリコン酸化膜等からなる層間絶縁膜６０５を形
成した後、スパッタリング法により高融点金属シリサイ
ド膜、例えばＭｏＳｉ膜６１１を膜厚０．２μｍに堆積
する。続いて所定のエッチング用マスクを用いた選択エ
ッチング技術により、上記ＭｏＳｉ膜６１１および層間
絶縁膜６０５からなる積層膜とその下部のゲート酸化膜
６０３を選択的に除去してコンタクトホールを形成する
ための開口６０７ａを開孔する。
によりシリコン酸化膜等からなる層間絶縁膜６０５を形
成した後、スパッタリング法により高融点金属シリサイ
ド膜、例えばＭｏＳｉ膜６１１を膜厚０．２μｍに堆積
する。続いて所定のエッチング用マスクを用いた選択エ
ッチング技術により、上記ＭｏＳｉ膜６１１および層間
絶縁膜６０５からなる積層膜とその下部のゲート酸化膜
６０３を選択的に除去してコンタクトホールを形成する
ための開口６０７ａを開孔する。
【０００９】次に、図６（ｃ）に示すように酸化を行
い、上記コンタクトホール６０７から露出しているゲー
ト電極の表面および露出している基板表面に熱酸化膜６
１２を形成する。続いて図６（ｄ）に示すように、全面
にＣＶＤ法により酸化シリコンを０．３μｍの膜厚に堆
積してＣＶＤ酸化膜６１３を形成する。次に、図６
（ｅ）に示すように、例えばＲＩＥ等の異方性エッチン
グ技術により上記ＣＶＤ酸化膜６１３を上記ＭｏＳｉ膜
６１１の表面が露出するまでエッチバックして上記ＣＶ
Ｄ酸化膜６１３を上記開口６０７ａの側壁上にのみ残し
てコンタクトホール６０７を形成する。
い、上記コンタクトホール６０７から露出しているゲー
ト電極の表面および露出している基板表面に熱酸化膜６
１２を形成する。続いて図６（ｄ）に示すように、全面
にＣＶＤ法により酸化シリコンを０．３μｍの膜厚に堆
積してＣＶＤ酸化膜６１３を形成する。次に、図６
（ｅ）に示すように、例えばＲＩＥ等の異方性エッチン
グ技術により上記ＣＶＤ酸化膜６１３を上記ＭｏＳｉ膜
６１１の表面が露出するまでエッチバックして上記ＣＶ
Ｄ酸化膜６１３を上記開口６０７ａの側壁上にのみ残し
てコンタクトホール６０７を形成する。
【００１０】最後に、図６（ｆ）に示すように、スパッ
タリング法により全面にＡｌ−Ｓｉ膜を例えば０．４μ
ｍの膜厚に堆積し、その上に図示しないエッチング用マ
スクをフォトリソグラフィ法により形成した後、ＲＩＥ
法によりＡｌ−Ｓｉ膜を選択エッチングして、コンタク
トホール６０７を介して上記不純物拡散層６０４と接続
する配線６０９を形成する。
タリング法により全面にＡｌ−Ｓｉ膜を例えば０．４μ
ｍの膜厚に堆積し、その上に図示しないエッチング用マ
スクをフォトリソグラフィ法により形成した後、ＲＩＥ
法によりＡｌ−Ｓｉ膜を選択エッチングして、コンタク
トホール６０７を介して上記不純物拡散層６０４と接続
する配線６０９を形成する。
【００１１】この製造方法によれば、ゲート電極６０３
とコンタクトホール６０７内の配線６０９との最短距離
は、図６（ｅ）の工程で開口６０７ａの側壁上に残され
るＣＶＤ酸化膜６１３の膜厚によって自己整合的に決定
されるので、コンタクトホール用の開口６０７ａを開孔
する際にこれがゲート電極側にずれて形成されたとして
もゲート電極６０３と配線６０９とが接触することはな
い。
とコンタクトホール６０７内の配線６０９との最短距離
は、図６（ｅ）の工程で開口６０７ａの側壁上に残され
るＣＶＤ酸化膜６１３の膜厚によって自己整合的に決定
されるので、コンタクトホール用の開口６０７ａを開孔
する際にこれがゲート電極側にずれて形成されたとして
もゲート電極６０３と配線６０９とが接触することはな
い。
【００１２】
【発明が解決しようとする課題】上述した特開昭６４−
７７１７０号公報にて提案されたコンタクトホール形成
方法では、ゲート電極６０３と配線６０９との接触が生
ずることのないコンタクトホールの形成は可能である
が、開口６０７ａの側壁にＣＶＤ酸化膜６１３を成長さ
せるためコンタクトホール６０７のアスペクト比が増加
し、かつコンタクトホール６０７のエッジ部に適切な角
度のテーパを形成することができないため、次工程の配
線形成において断線、段切れが生じやすく、信頼できる
配線形成が困難であった。また、上記方法では、図５に
示した従来例と比較して、ＭｏＳｉ膜６１１形成工
程、熱酸化膜６１２形成工程、ＣＶＤ酸化膜６１３
形成工程、エッチバック工程、等の工程が別に必要と
なるため、工程が複雑化し工数が長くなるという問題点
もあった。
７７１７０号公報にて提案されたコンタクトホール形成
方法では、ゲート電極６０３と配線６０９との接触が生
ずることのないコンタクトホールの形成は可能である
が、開口６０７ａの側壁にＣＶＤ酸化膜６１３を成長さ
せるためコンタクトホール６０７のアスペクト比が増加
し、かつコンタクトホール６０７のエッジ部に適切な角
度のテーパを形成することができないため、次工程の配
線形成において断線、段切れが生じやすく、信頼できる
配線形成が困難であった。また、上記方法では、図５に
示した従来例と比較して、ＭｏＳｉ膜６１１形成工
程、熱酸化膜６１２形成工程、ＣＶＤ酸化膜６１３
形成工程、エッチバック工程、等の工程が別に必要と
なるため、工程が複雑化し工数が長くなるという問題点
もあった。
【００１３】
【課題を解決するための手段】上記問題点を解決するた
め、本発明によれば、半導体基板上に層間絶縁膜（４０
５）を形成する第１の工程と、前記層間絶縁膜上にフォ
トレジスト膜（４０６）を形成し、これをパターニング
する第２の工程と、前記フォトレジスト膜をマスクとし
て前記層間絶縁膜をエッチングしてコンタクトホール
（４０７）を形成するための開口（４０７ａ）を、前記
層間絶縁膜を貫通させることなく開孔する第３の工程
と、前記フォトレジスト膜を除去する第４の工程と、不
活性ガスのプラズマ雰囲気中にて処理して前記開口の側
壁に層間絶縁膜形成材料による再付着層（４０８）を形
成する第５の工程と、前記再付着層を含めた層間絶縁膜
を全面エッチングして前記コンタクトホールを貫通させ
る第６の工程と、を含むことを特徴とする半導体装置の
製造方法が提供される。
め、本発明によれば、半導体基板上に層間絶縁膜（４０
５）を形成する第１の工程と、前記層間絶縁膜上にフォ
トレジスト膜（４０６）を形成し、これをパターニング
する第２の工程と、前記フォトレジスト膜をマスクとし
て前記層間絶縁膜をエッチングしてコンタクトホール
（４０７）を形成するための開口（４０７ａ）を、前記
層間絶縁膜を貫通させることなく開孔する第３の工程
と、前記フォトレジスト膜を除去する第４の工程と、不
活性ガスのプラズマ雰囲気中にて処理して前記開口の側
壁に層間絶縁膜形成材料による再付着層（４０８）を形
成する第５の工程と、前記再付着層を含めた層間絶縁膜
を全面エッチングして前記コンタクトホールを貫通させ
る第６の工程と、を含むことを特徴とする半導体装置の
製造方法が提供される。
【００１４】
【作用】本発明はコンタクトホール形成のための開口を
穿孔した後、不活性ガスを用いてプラズマ処理を行うた
め、そのスパッタリング効果によりコンタクトホール形
成用開口の側壁部に絶縁膜が形成される。その結果、マ
スクの重ね合わせ誤差が大きいために、例えばゲート電
極と配線が接触するような状態でコンタクトホール用開
口が形成されても、開口側壁部に絶縁膜が形成されるた
めにゲート電極と配線との接触する事故は確実に回避さ
れる。そのうえプラズマ処理によりコンタクトホールエ
ッジ部の断面はテーパ形状となるため、断線の無い配線
を形成することが可能となる。そして、このプラズマ処
理は、コンタクトホール用開口を形成するエッチング工
程、フォトレジストを除去するアッシング工程、に引き
続いてこれらの工程で用いられたエッチング装置をその
まま用いて行われるものであるため、工数をほとんど増
加させることなく本発明の方法を実施することができ
る。
穿孔した後、不活性ガスを用いてプラズマ処理を行うた
め、そのスパッタリング効果によりコンタクトホール形
成用開口の側壁部に絶縁膜が形成される。その結果、マ
スクの重ね合わせ誤差が大きいために、例えばゲート電
極と配線が接触するような状態でコンタクトホール用開
口が形成されても、開口側壁部に絶縁膜が形成されるた
めにゲート電極と配線との接触する事故は確実に回避さ
れる。そのうえプラズマ処理によりコンタクトホールエ
ッジ部の断面はテーパ形状となるため、断線の無い配線
を形成することが可能となる。そして、このプラズマ処
理は、コンタクトホール用開口を形成するエッチング工
程、フォトレジストを除去するアッシング工程、に引き
続いてこれらの工程で用いられたエッチング装置をその
まま用いて行われるものであるため、工数をほとんど増
加させることなく本発明の方法を実施することができ
る。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［参考例］ 図１は、本発明の参考例の半導体装置の製造方法を工程
順に示した工程断面図である。まず、図１（ａ）に示す
ように、シリコン基板１０１上に熱酸化法によりゲート
酸化膜１０２を形成し、次に、ポリシリコン膜を成膜
し、フォトレジストを塗布して、一般的に知られている
露光・現像技術、ドライエッチング技術によりゲート電
極１０３を形成する。フォトレジストを除去した後、ヒ
素（Ａｓ）等の不純物をイオン注入して不純物拡散層１
０４を形成し、その後、ＢＰＳＧ膜からなる層間絶縁膜
１０５を成膜し、フォトレジスト１０６を塗布し、露光
・現像技術によりフォトレジスト１０６をパターン化す
る。
て説明する。 ［参考例］ 図１は、本発明の参考例の半導体装置の製造方法を工程
順に示した工程断面図である。まず、図１（ａ）に示す
ように、シリコン基板１０１上に熱酸化法によりゲート
酸化膜１０２を形成し、次に、ポリシリコン膜を成膜
し、フォトレジストを塗布して、一般的に知られている
露光・現像技術、ドライエッチング技術によりゲート電
極１０３を形成する。フォトレジストを除去した後、ヒ
素（Ａｓ）等の不純物をイオン注入して不純物拡散層１
０４を形成し、その後、ＢＰＳＧ膜からなる層間絶縁膜
１０５を成膜し、フォトレジスト１０６を塗布し、露光
・現像技術によりフォトレジスト１０６をパターン化す
る。
【００１６】次に、この状態の半導体基板を図２に示す
平行平板型プラズマエッチング装置内に装着する。この
エッチング装置は、チャンバー２０１内に上部電極２０
２、下部電極２０３から成る平行平板電極を有し、上部
電極２０２および下部電極２０３の両方にマッチングボ
ックス２０４を介してＲＦ電源２０５（周波数４００ｋ
Ｈｚ）が接続され、チャンバー２０１の上部中央にガス
導入口２０６が、その下部に排気口２０７が設けられた
ものである。
平行平板型プラズマエッチング装置内に装着する。この
エッチング装置は、チャンバー２０１内に上部電極２０
２、下部電極２０３から成る平行平板電極を有し、上部
電極２０２および下部電極２０３の両方にマッチングボ
ックス２０４を介してＲＦ電源２０５（周波数４００ｋ
Ｈｚ）が接続され、チャンバー２０１の上部中央にガス
導入口２０６が、その下部に排気口２０７が設けられた
ものである。
【００１７】半導体基板をこのエッチング装置内の下部
電極２０３上に載置し、ＣＦ4 ：２０ｓｃｃｍ、ＣＨＦ
3 ：２０ｓｃｃｍ、Ａｒ：３００ｓｃｃｍ、圧力：４０
０ｍＴｏｒｒ、ＲＦパワー密度：５．５Ｗ／ｃｍ2 、電
極間隔：９．５ｍｍの条件で層間絶縁膜１０５およびゲ
ート酸化膜１０２のエッチングを行い、コンタクトホー
ルを形成するための開口１０７ａを形成する［図１
（ａ）］。
電極２０３上に載置し、ＣＦ4 ：２０ｓｃｃｍ、ＣＨＦ
3 ：２０ｓｃｃｍ、Ａｒ：３００ｓｃｃｍ、圧力：４０
０ｍＴｏｒｒ、ＲＦパワー密度：５．５Ｗ／ｃｍ2 、電
極間隔：９．５ｍｍの条件で層間絶縁膜１０５およびゲ
ート酸化膜１０２のエッチングを行い、コンタクトホー
ルを形成するための開口１０７ａを形成する［図１
（ａ）］。
【００１８】引き続き同一エッチングチャンバー内にお
いてＯ2 ガス等を用いてフォトレジスト１０６をアッシ
ング除去した後、Ａｒ：４００ｓｃｃｍ、圧力：４００
ｍＴｏｒｒ、ＲＦパワー密度：１．１Ｗ／ｃｍ2 、電極
間隔：９．５ｍｍの条件でエッチングを行う。Ａｒガス
のような不活性ガスを用いたエッチングでは、物理的な
エッチング（スパッタリング）が支配的となる。物理的
なエッチングでは、平坦部に比較して例えばコンタクト
ホールエッジ部のような角部でエッチングが進行しやす
い。また、エッチングされた物質は揮発せずに近傍に再
付着する性質を持っている。その結果、図１（ｂ）に示
すように、コンタクトホールエッジ部の層間絶縁膜（Ｂ
ＰＳＧ膜）１０５はエッチングされ、開口１０７ａ側壁
部に再付着酸化膜１０８が形成され、これにより側壁が
再付着酸化膜１０８により構成されエッジ部に適度なテ
ーパを有するコンタクトホール１０７が形成される。
いてＯ2 ガス等を用いてフォトレジスト１０６をアッシ
ング除去した後、Ａｒ：４００ｓｃｃｍ、圧力：４００
ｍＴｏｒｒ、ＲＦパワー密度：１．１Ｗ／ｃｍ2 、電極
間隔：９．５ｍｍの条件でエッチングを行う。Ａｒガス
のような不活性ガスを用いたエッチングでは、物理的な
エッチング（スパッタリング）が支配的となる。物理的
なエッチングでは、平坦部に比較して例えばコンタクト
ホールエッジ部のような角部でエッチングが進行しやす
い。また、エッチングされた物質は揮発せずに近傍に再
付着する性質を持っている。その結果、図１（ｂ）に示
すように、コンタクトホールエッジ部の層間絶縁膜（Ｂ
ＰＳＧ膜）１０５はエッチングされ、開口１０７ａ側壁
部に再付着酸化膜１０８が形成され、これにより側壁が
再付着酸化膜１０８により構成されエッジ部に適度なテ
ーパを有するコンタクトホール１０７が形成される。
【００１９】最後に、図１（ｃ）に示すように、スパッ
タリング法により全面にＡｌ−Ｓｉ膜を例えば０．４μ
ｍの膜厚に堆積し、その上に図示しないエッチング用マ
スクをフォトリソグラフィ法により形成した後、ＲＩＥ
法によりＡｌ−Ｓｉ膜を選択エッチングして、コンタク
トホール１０７を介して不純物拡散層１０４と接続する
配線１０９を形成する。
タリング法により全面にＡｌ−Ｓｉ膜を例えば０．４μ
ｍの膜厚に堆積し、その上に図示しないエッチング用マ
スクをフォトリソグラフィ法により形成した後、ＲＩＥ
法によりＡｌ−Ｓｉ膜を選択エッチングして、コンタク
トホール１０７を介して不純物拡散層１０４と接続する
配線１０９を形成する。
【００２０】上述したように、開口１０７ａの側壁には
再付着酸化膜１０８が形成されているため、コンタクト
ホール１０７内に形成された配線１０９がゲート電極１
０３と接触することはない。すなわち、コンタクトホー
ル形成工程において、工程を複雑化することなくフォト
レジストによるパターニングの重ね合わせ誤差のマージ
ンを拡大することができる。また、Ａｒガスによるエッ
チングによりコンタクトホールエッジ部の断面はテーパ
形状となるため、コンタクトホール形成後の配線形成工
程において、段切れのない良好な配線を形成することが
できる。
再付着酸化膜１０８が形成されているため、コンタクト
ホール１０７内に形成された配線１０９がゲート電極１
０３と接触することはない。すなわち、コンタクトホー
ル形成工程において、工程を複雑化することなくフォト
レジストによるパターニングの重ね合わせ誤差のマージ
ンを拡大することができる。また、Ａｒガスによるエッ
チングによりコンタクトホールエッジ部の断面はテーパ
形状となるため、コンタクトホール形成後の配線形成工
程において、段切れのない良好な配線を形成することが
できる。
【００２１】図３は、本参考例で行ったＡｒガスによる
スパッタエッチングにおいて、コンタクトホール用開口
の側壁に形成される再付着酸化膜の膜厚およびコンタク
トホールエッジ部のテーパ角のエッチング時間依存性を
示すグラフである。同図に示されるように、エッチング
時間を変化させることにより、側壁に形成される酸化膜
の膜厚およびコンタクトホールエッジ部のテーパ角のコ
ントロールが可能である。酸化膜膜厚およびテーパ角の
コントロールはエッチング時間に限らず、ＲＦパワー密
度を変化させることによっても可能である。
スパッタエッチングにおいて、コンタクトホール用開口
の側壁に形成される再付着酸化膜の膜厚およびコンタク
トホールエッジ部のテーパ角のエッチング時間依存性を
示すグラフである。同図に示されるように、エッチング
時間を変化させることにより、側壁に形成される酸化膜
の膜厚およびコンタクトホールエッジ部のテーパ角のコ
ントロールが可能である。酸化膜膜厚およびテーパ角の
コントロールはエッチング時間に限らず、ＲＦパワー密
度を変化させることによっても可能である。
【００２２】［実施例］ 図４は、本発明の一実施例の半導体装置の製造方法を工
程順に示した工程断面図である。まず、図４（ａ）に示
すように、前記の参考例の場合と同様にシリコン基板４
０１上にゲート酸化膜４０２、ゲート電極４０３を形成
し、半導体基板の表面領域内に不純物拡散層４０４を形
成する。次に、ＢＰＳＧ膜等からなる層間絶縁膜４０５
を成膜し、フォトレジスト４０６を塗布し、露光・現像
技術によりこれをパターニングする。この半導体基板を
先の参考例の場合と同様に、図２に示すドライエッチン
グ装置に装着し、エッチングを行ってゲート電極４０３
に接触しない深さの開口４０７ａを形成する。
程順に示した工程断面図である。まず、図４（ａ）に示
すように、前記の参考例の場合と同様にシリコン基板４
０１上にゲート酸化膜４０２、ゲート電極４０３を形成
し、半導体基板の表面領域内に不純物拡散層４０４を形
成する。次に、ＢＰＳＧ膜等からなる層間絶縁膜４０５
を成膜し、フォトレジスト４０６を塗布し、露光・現像
技術によりこれをパターニングする。この半導体基板を
先の参考例の場合と同様に、図２に示すドライエッチン
グ装置に装着し、エッチングを行ってゲート電極４０３
に接触しない深さの開口４０７ａを形成する。
【００２３】引き続き同一エッチングチャンバー内にお
いてＯ2 ガス等を用いてフォトレジスト４０６を除去し
た後、Ａｒ：４００ｓｃｃｍ、圧力：４００ｍＴｏｒ
ｒ、ＲＦパワー密度：１．１Ｗ／ｃｍ2 、電極間隔：
９．５ｍｍの条件でエッチングを行い、図４（ｂ）に示
すように、開口４０７ａの側壁部に再付着酸化膜４０８
を形成する。このとき形成する再付着酸化膜４０８の膜
厚は次工程で行うエッチングでコンタクトホールを形成
した際に、ゲート電極４０３と接触せず、かつ開口４０
７ａが再付着酸化膜４０８により埋まらない程度に行
う。なお、このときのエッチング時間と、再付着酸化膜
の膜厚およびそのエッジ部でのテーパ角との関係はほぼ
図３に示すとおりである。
いてＯ2 ガス等を用いてフォトレジスト４０６を除去し
た後、Ａｒ：４００ｓｃｃｍ、圧力：４００ｍＴｏｒ
ｒ、ＲＦパワー密度：１．１Ｗ／ｃｍ2 、電極間隔：
９．５ｍｍの条件でエッチングを行い、図４（ｂ）に示
すように、開口４０７ａの側壁部に再付着酸化膜４０８
を形成する。このとき形成する再付着酸化膜４０８の膜
厚は次工程で行うエッチングでコンタクトホールを形成
した際に、ゲート電極４０３と接触せず、かつ開口４０
７ａが再付着酸化膜４０８により埋まらない程度に行
う。なお、このときのエッチング時間と、再付着酸化膜
の膜厚およびそのエッジ部でのテーパ角との関係はほぼ
図３に示すとおりである。
【００２４】続いて、ＣＦ4 ：２０ｓｃｃｍ、ＣＨＦ
3 ：２０ｓｃｃｍ、Ａｒ：３００ｓｃｃｍ、圧力：４０
０ｍＴｏｒｒ、ＲＦパワー密度：５．５Ｗ／ｃｍ2 、電
極間隔：９．５ｍｍの条件でシリコン基板表面が露出す
るまでエッチングを行い、コンタクトホール４０７を形
成する。最後に、導電体膜の被着とそのパターニングに
より配線４０９を形成する。本実施例は、先の第１の実
施例と比較して、コンタクトホールを形成するための開
口４０７ａのエッチング中および再付着酸化膜４０８の
形成工程において、ゲート電極をプラズマ中に晒さずに
済むので、デバイスの信頼性を低下させないようにする
ことができるという効果を有する。
3 ：２０ｓｃｃｍ、Ａｒ：３００ｓｃｃｍ、圧力：４０
０ｍＴｏｒｒ、ＲＦパワー密度：５．５Ｗ／ｃｍ2 、電
極間隔：９．５ｍｍの条件でシリコン基板表面が露出す
るまでエッチングを行い、コンタクトホール４０７を形
成する。最後に、導電体膜の被着とそのパターニングに
より配線４０９を形成する。本実施例は、先の第１の実
施例と比較して、コンタクトホールを形成するための開
口４０７ａのエッチング中および再付着酸化膜４０８の
形成工程において、ゲート電極をプラズマ中に晒さずに
済むので、デバイスの信頼性を低下させないようにする
ことができるという効果を有する。
【００２５】以上好ましい実施例について説明したが、
本発明はこの実施例に限定されるされるものではなく、
特許請求の範囲に記載された本願発明の要旨内において
各種の変更が可能である。例えば、ゲート電極、層間絶
縁膜、配線の材料として、ポリサイド、ＰＳＧや酸化シ
リコン、シリサイド等を用いることができる。また、コ
ンタクトホール内をコンタクトプラグによって埋め込む
ことができる。また、本発明は、ＭＯＳ型半導体装置ば
かりでなくバイポーラ型やＢｉ−ＣＭＯＳ型等の半導体
装置にも適用が可能であり、また、半導体領域に対する
コンタクトホール対してばかりでなく導電体層に対する
コンタクトホールに対しても本発明を適用することがで
きる。
本発明はこの実施例に限定されるされるものではなく、
特許請求の範囲に記載された本願発明の要旨内において
各種の変更が可能である。例えば、ゲート電極、層間絶
縁膜、配線の材料として、ポリサイド、ＰＳＧや酸化シ
リコン、シリサイド等を用いることができる。また、コ
ンタクトホール内をコンタクトプラグによって埋め込む
ことができる。また、本発明は、ＭＯＳ型半導体装置ば
かりでなくバイポーラ型やＢｉ−ＣＭＯＳ型等の半導体
装置にも適用が可能であり、また、半導体領域に対する
コンタクトホール対してばかりでなく導電体層に対する
コンタクトホールに対しても本発明を適用することがで
きる。
【００２６】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法は、層間絶縁膜にコンタクトホールを形成
するための開口を開孔した後、引き続き不活性ガスによ
るプラズマ処理により開口部側壁に再付着酸化膜を形成
するものであるので、本発明によれば、工程を複雑化す
ることなく、コンタクトホールの重ね合わせ誤差に対す
るマージンを拡大することができる。また、本発明によ
れば、コンタクトホールエッジ部に適切な角度のテーパ
を形成することができるので、配線の段切れを防止して
信頼性の高い配線を形成することができる。さらに、本
発明によれば、ゲート電極などの層間絶縁膜中に形成さ
れた導電体層をプラズマ中に曝さずに済むので、デバイ
スの信頼性を低下させないようにすることができる。
置の製造方法は、層間絶縁膜にコンタクトホールを形成
するための開口を開孔した後、引き続き不活性ガスによ
るプラズマ処理により開口部側壁に再付着酸化膜を形成
するものであるので、本発明によれば、工程を複雑化す
ることなく、コンタクトホールの重ね合わせ誤差に対す
るマージンを拡大することができる。また、本発明によ
れば、コンタクトホールエッジ部に適切な角度のテーパ
を形成することができるので、配線の段切れを防止して
信頼性の高い配線を形成することができる。さらに、本
発明によれば、ゲート電極などの層間絶縁膜中に形成さ
れた導電体層をプラズマ中に曝さずに済むので、デバイ
スの信頼性を低下させないようにすることができる。
【図１】 本発明の参考例を示す工程断面図。
【図２】 本発明の実施例の製造方法において用いられ
るドライエッチング装置の概略断面図。
るドライエッチング装置の概略断面図。
【図３】 本発明の参考例および実施例の効果を説明す
るためのグラフ。
るためのグラフ。
【図４】 本発明の一実施例を示す工程断面図。
【図５】 第１の従来例を示す工程断面図。
【図６】 第２の従来例を示す工程断面図。
１０１、４０１、５０１、６０１ シリコン基板 １０２、４０２、５０２、６０２ ゲート酸化膜 １０３、４０３、５０３、６０３ ゲート電極 １０４、４０４、５０４、６０４ 不純物拡散層 １０５、４０５、５０５、６０５ 層間絶縁膜 １０６、４０６、５０６ フォトレジスト １０７、４０７、５０７、６０７ コンタクトホール １０７ａ、４０７ａ、６０７ａ コンタクトホールを形
成するための開口 １０８、４０８ 再付着酸化膜 １０９、４０９、５０９、６０９ 配線 ６１０ フィールド酸化膜 ６１１ ＭｏＳｉ膜 ６１２ 熱酸化膜 ６１３ ＣＶＤ酸化膜 ２０１ チャンバー ２０２ 上部電極 ２０３ 下部電極 ２０４ マッチングボックス ２０５ ＲＦ電源 ２０６ ガス導入口 ２０７ 排気口
成するための開口 １０８、４０８ 再付着酸化膜 １０９、４０９、５０９、６０９ 配線 ６１０ フィールド酸化膜 ６１１ ＭｏＳｉ膜 ６１２ 熱酸化膜 ６１３ ＣＶＤ酸化膜 ２０１ チャンバー ２０２ 上部電極 ２０３ 下部電極 ２０４ マッチングボックス ２０５ ＲＦ電源 ２０６ ガス導入口 ２０７ 排気口
Claims (2)
- 【請求項１】 半導体基板上に層間絶縁膜を形成する第
１の工程と、前記層間絶縁膜上にフォトレジスト膜を形
成し、これをパターニングする第２の工程と、前記フォ
トレジスト膜をマスクとして前記層間絶縁膜をエッチン
グしてコンタクトホールを形成するための開口を、前記
層間絶縁膜を貫通させることなく開孔する第３の工程
と、前記フォトレジスト膜を除去する第４の工程と、不
活性ガスのプラズマ雰囲気中にて処理して前記開口の側
壁に層間絶縁膜形成材料による再付着層を形成する第５
の工程と、前記再付着層を含めた層間絶縁膜を全面エッ
チングして前記コンタクトホールを貫通させる第６の工
程と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第３、第４、第５および第６の工程
が同一装置内において連続して行われることを特徴とす
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5319008A JP2715869B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5319008A JP2715869B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147322A JPH07147322A (ja) | 1995-06-06 |
| JP2715869B2 true JP2715869B2 (ja) | 1998-02-18 |
Family
ID=18105476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5319008A Expired - Lifetime JP2715869B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715869B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100362934B1 (ko) * | 1995-12-29 | 2003-03-03 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| KR100468697B1 (ko) * | 1997-12-08 | 2005-03-16 | 삼성전자주식회사 | 다마신비트라인을구비하는반도체장치및그제조방법 |
| KR100652361B1 (ko) * | 2000-09-08 | 2006-11-30 | 삼성전자주식회사 | 자기정렬 방식에 의한 반도체 소자의 제조방법 |
| KR100504551B1 (ko) * | 2000-12-19 | 2005-08-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2006156486A (ja) * | 2004-11-25 | 2006-06-15 | Tokyo Electron Ltd | 基板処理方法および半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04102331A (ja) * | 1990-08-22 | 1992-04-03 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1993
- 1993-11-25 JP JP5319008A patent/JP2715869B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07147322A (ja) | 1995-06-06 |
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