JP2011228424A

JP2011228424A - 半導体装置の製造方法

Info

Publication number: JP2011228424A
Application number: JP2010095901A
Authority: JP
Inventors: Satoshi Tanaka; 智田中
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2010-04-19
Filing date: 2010-04-19
Publication date: 2011-11-10
Anticipated expiration: 2030-04-19
Also published as: JP5596403B2

Abstract

【課題】製造工程数及び製造コストを削減しつつ、信頼性の高い半導体装置を製造することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、下地層１上にＴｉを主成分とする密着層２を形成する工程と、密着層２上にＷを主成分とする導電層３を形成する工程と、導電層３上にＳｉＯＮを主成分とするハードマスク層４を形成する工程と、ハードマスク層４上にレジストパターン５を形成する工程と、レジストパターン５を保護膜とするエッチング処理により導電層３の一部３ａを露出させる工程と、レジストパターン５及びハードマスク層４の残部４ａを保護膜とするエッチング処理により密着層２の一部２ａを露出させる工程と、その後、エッチング処理により下地層１の一部１ａを露出させると共に、導電層３の残部３ｂを露出させる工程とを有する。
【選択図】図４

Description

本発明は、タングステンを主成分とする導電層を備える半導体装置の製造方法に関するものである。

半導体装置におけるメタル配線の形成方法が、種々提案されている（例えば、特許文献１参照）。一般に、半導体装置におけるタングステン（Ｗ）配線の形成においては、図１（ａ）に示すように、ＳｉＯ_２等の下地層１１上に、ＴｉＮ密着層１２、Ｗ導電層１３、ＢＡＲＣ（有機系反射防止膜）１４を順に積層し、その上に、リソグラフィ技術によりレジストパターン１５（例えば、ピッチＰ１（＞０．４μｍ）、膜厚Ｂ１）を形成する。次に、図１（ａ）及び（ｂ）に示すように、レジストパターン１５を保護膜とするドライエッチング処理により、ＢＡＲＣ１４の一部、Ｗ導電層１３の一部、及びＴｉＮ密着層１２の一部を除去して、下地層１１の一部１１ａを露出させる。その後、図１（ｂ）及び（ｃ）に示すように、アッシング処理によってレジストパターン１５の残部１５ａ及びＢＡＲＣ１４の残部１４ａを除去して、Ｗ導電層１３の残部、すなわち、Ｗ配線１３ａを露出させる。

しかしながら、図２（ａ）に示すように、微細配線構造（例えば、ピッチＰ２（≦０．４μｍ）、膜厚Ｂ２（＜Ｂ１））の形成に際しては、リソグラフィの特性からレジストパターン２５の膜厚Ｂ２の薄膜化が必要になる。レジストパターン２５の膜厚Ｂ２が薄くなると、部分２６（ＢＡＲＣ２４の一部、Ｗ導電層２３の一部、及びＴｉＮ密着層２２の一部）を除去して、下地層２１の一部２１ａを露出させて、Ｗ配線２３ａを形成するドライエッチング処理（図２（ａ）及び（ｃ））の途中において、図２（ｂ）に示すように、ＴｉＮ密着層２２の一部２２ａが残っているにもかかわらず、レジストパターン２５及びＢＡＲＣ２４がすべて除去されてしまう。その結果、図２（ｂ）及び（ｃ）に示すように、ドライエッチング処理によってＴｉＮ密着層２２の一部２２ａを除去して下地層２１の一部２１ａを露出させる工程において、Ｗ導電層２３のＷ配線として残すべき部分２３ｂも部分的にエッチングされ、Ｗ導電層２３の残部、すなわち、Ｗ配線２３ａが薄くなってしまう。

このような問題を解消するために、図３（ａ）に示すように、Ｗ導電層２３とＢＡＲＣ２４の間にＴｉＮハードマスク層３１を設ける方法も考えられる。この方法では、図３（ａ）及び（ｂ）に示すように、レジストパターン２５を保護膜とするドライエッチング処理により、ＴｉＮハードマスク層３１の一部及びＷ導電層２３の一部を除去してＴｉＮ密着層２２の一部２２ａを露出させる。その後、図３（ｂ）及び（ｃ）に示すように、ＴｉＮハードマスク層３１の残部３１ａを保護膜とするドライエッチング処理により、ＴｉＮ密着層２２の一部２２ａを除去すると共に、ＴｉＮハードマスク層３１の残部３１ａ自身も除去して、Ｗ導電層２３の膜厚にほぼ等しい厚さのＷ配線２３ｃを形成する。

特開２００１−２１０６４８号公報

しかしながら、上記従来の方法で用いるＴｉＮハードマスク層の反射防止効果は、微細配線の形成に要求される反射防止膜としては不十分であるため、ＴｉＮハードマスク層上にＢＡＲＣを設けることが必要であった。ＢＡＲＣのエッチング処理にはフッ素系ガスを用いるので、これがＴｉＮハードマスク層と反応して、Ｔｉのフッ化物等からなるＴｉ系異物が生成されやすい。このＴｉ系異物は、蒸気圧が低いため、低温プロセス処理（例えば、電極温度：−３０℃〜−１０℃程度）を伴うＷ材料のドライエッチング処理においてはチャンバー外に排気されず、ウェハ表面又はチャンバー内壁等に付着しやすい。このため、Ｗ導電層及びＴｉＮ密着層のエッチング工程において、Ｔｉ系異物によるＷ導電層又はＴｉＮ密着層のエッチング不足が発生し、下地層上にＴｉ、Ｗ等の残渣が残り、配線間ショート等の不具合が発生しやすくなるという問題がある。

また、上記従来の方法のように、ＴｉＮハードマスク層とＢＡＲＣとを別々に設けた場合には、製造工程数及び製造コストの増大を招くという問題もある。

そこで、本発明は、上記課題を解決するためになされたものであり、製造工程数及び製造コストを削減しつつ、不具合の発生率の低い半導体装置の製造方法を提供することを目的とする。

本発明に係る半導体装置の製造方法は、下地層上にチタンを主成分とする密着層を形成する工程と、前記密着層上にタングステンを主成分とする導電層を形成する工程と、前記導電層上にＳｉＯＮを主成分とするハードマスク層を形成する工程と、前記ハードマスク層上にレジストパターンを形成する工程と、前記レジストパターンを保護膜とする第１のエッチング処理により、前記ハードマスク層の一部を除去して前記導電層の一部を露出させる工程と、前記レジストパターン及び前記ハードマスク層の残部を保護膜とする第２のエッチング処理により、前記導電層の一部を除去して前記密着層の一部を露出させる工程と、前記第２のエッチング処理の後の第３のエッチング処理により、前記密着層の一部を除去して前記下地層の一部を露出させると共に、前記導電層の残部を露出させる工程とを有することを特徴としている。

本発明の半導体装置の製造方法によれば、製造工程数及び製造コストを削減しつつ、配線間ショート等の不具合の発生率を低くすることができるという効果がある。

（ａ）乃至（ｃ）は、従来の半導体装置の製造工程を概略的に示す断面図である。（ａ）乃至（ｃ）は、微細配線構造を有する従来の半導体装置の製造工程を概略的に示す断面図である。（ａ）乃至（ｃ）は、微細配線構造を有する従来の他の半導体装置の製造工程を概略的に示す断面図である。（ａ）乃至（ｄ）に、実施の形態の半導体装置の製造方法における各工程を概略的に示す断面図である。実施の形態の半導体装置の製造方法における効果を説明するための図である。

以下に、本発明に係る実施の形態の半導体装置の製造方法を、図４（ａ）乃至（ｄ）を参照して説明する。本実施の形態の半導体装置の製造方法は、タングステン（Ｗ）を主成分とするＷ配線の形成プロセスに特徴がある。したがって、以下の説明では、半導体集積回路等が既に形成された半導体ウェハ上の絶縁層、例えば、シリコン酸化膜（ＳｉＯ_２膜）を下地層１とし、その上に密着層２を介してＷ配線３ａを形成する場合を説明する。

本実施の形態の半導体装置の製造方法においては、先ず、図４（ａ）に示すように、下地層１上に、密着層２と、導電層３と、ハードマスク層４とを、この順に積層する。密着層２、導電層３、及びハードマスク層４の形成には、スパッタリング法又はＣＶＤ法等の公知の成膜法を用いることができる。

密着層２は、チタン（Ｔｉ）を主成分とする材料で構成される。密着層２は、例えば、窒化チタン（ＴｉＮ）層又はチタン（Ｔｉ）層であることが好適である。本実施の形態では、密着層２が、ＴｉＮ密着層である場合を説明するが、密着層２は、下地層１と導通層３との密着を確保できる層であれば他の材料であってもよい。なお、密着層２の膜厚は、例えば、１０ｎｍから５０ｎｍまでの範囲内に設定されるが、この範囲に限定されない。なお、以下の説明では、密着層２を、ＴｉＮ密着層として説明するが、Ｔｉ密着層についても同様である。

導電層３は、Ｗを主成分とする材料で構成される。導電層３は、例えば、Ｗ層又はＷ合金層である。導電層３の厚さは、例えば、２００ｎｍから３５０ｎｍまでの範囲内に設定されるが、この範囲に限定されない。なお、以下の説明では、導電層３を、Ｗ導電層とも記す。

ハードマスク層４は、ＳｉＯＮを主成分とする材料で構成される。このため、本実施の形態のハードマスク層をＳｉＯＮハードマスク層とも記す。ＳｉＯＮハードマスク層４の膜厚は、例えば、数十ｎｍであるが、この値に限定されない。

次に、図４（ａ）に示すように、ＳｉＯＮハードマスク層４上に、レジストパターン５を形成する。レジストパターン５は、レジストが存在するレジスト部分とレジストが存在しない部分とからなる。レジストパターン５の形成には、公知のリソグラフィ技術を用いることができる。また、図４（ａ）において、Ａ３、Ｂ３、及びＰ３は、レジストパターン５（レジスト部分）の幅、膜厚、及びピッチをそれぞれ示している。レジストパターン５の幅Ａ３及びピッチＰ３の値は、Ｗ配線（図４（ｄ）の符号３ｂ）の構造に応じて決定すればよい。ピッチＰ３は、例えば、０．２０μｍから０．４０μｍまでの範囲内の値で設定され、通常は、０．３μｍ以下に設定される。膜厚Ｂ３は、例えば、２００ｎｍから３５０ｎｍまでの範囲内の値に設定される。通常、幅Ａ３は、ピッチＰ３の１／２である。なお、レジストパターン５は、後述の第２のエッチング処理後（図４（ｂ）の処理の後）に、ＳｉＯＮハードマスク層４の残部４ａ上のレジストパターン５（図４（ｃ）の符号５ｂ）が残留するような厚さに設定することが望ましい。その理由は、Ｗ導電層５のエッチングでは、フッ素系ガスが用いられるが、ＳｉＯＮはフッ素系ガスによって容易にエッチングされてしまうからである。なお、残留させるレジストの膜厚は、エッチング条件によって異なるが、例えば、３０ｎｍ以上である。

次に、図４（ａ）及び（ｂ）に示すように、レジストパターン５を保護膜とするドライエッチング処理（第１のエッチング処理）により、ＳｉＯＮハードマスク層４の一部を除去して導電層３の一部３ａを露出させる。このとき、ドライエッチング装置のチャンバー内に導入されるエッチングガスとしては、Ａｒを希釈ガスとして用いたフッ素系ガス（例えば、ＳＦ_６、ＣＦ_４、ＣＨＦ_３等）を使用することができる。また、エッチングガスの圧力は、０．５Ｐａ〜１．５Ｐａ程度である。

次に、図４（ｂ）及び（ｃ）に示すように、レジストパターン５の残部５ａ及びＳｉＯＮハードマスク層４の残部４ａを保護膜とするドライエッチング処理（第２のエッチング処理）により、導電層３の一部３ａを除去して密着層２の一部２ａを露出させる。このとき、ドライエッチング装置のチャンバー内に導入されるエッチングガスとしては、Ａｒを希釈ガスとして用いたフッ素系ガス（例えば、ＳＦ_６）又は塩素系ガス（例えば、Ｃｌ_２）を使用することができる。なお、一般に、Ｗ材料のドライエッチング処理では、等方性エッチング形状となりやすいため、低温プロセス処理（材料が載置された電極の温度を、−３０℃〜−１０℃程度の低温にする装置を用いる。）を行い、Ｗ材料のエッチング箇所の側壁に反応生成物を付着させ、異方性エッチング形状を維持させている。また、エッチングガスの圧力は、０．５Ｐａ〜１．５Ｐａ程度である。

次に、図４（ｃ）及び（ｄ）に示すように、レジストパターン５の残部５ｂ及びＳｉＯＮハードマスク層４の残部４ａを保護膜とするドライエッチング処理（第３のエッチング処理）により、密着層２の一部２ａを除去して下地層１の一部１ａを露出させると共に、導電層３の残部、すなわち、Ｗ配線３ｂを露出させる。このとき、ドライエッチング装置のチャンバー内に導入されるエッチングガスとしては、Ａｒを希釈ガスとして用いた塩素系ガス（例えば、Ｃｌ_２）を使用することができる。また、エッチングガスの圧力は、０．５Ｐａ〜１．５Ｐａ程度である。

以上に説明したように、本実施の形態の製造方法によれば、反射防止効果に優れたＳｉＯＮを主成分とするＳｉＯＮハードマスク層４を用いているので、ＳｉＯＮハードマスク層４の他にＢＡＲＣを設ける必要がなく、製造工程数及び製造コストの削減を実現できる。

また、本実施の形態の製造方法においては、Ｗを主成分とする導電層３上に、従来技術のようにＴｉを含有する層（例えば、図３のＴｉＮハードマスク層３１）を形成する必要がないので、エッチング処理時にＷ導電層３の間（配線間）にＴｉのフッ化物等から成る残渣が発生することはない。このため、下地層１上に残渣が残ることによって生じる配線間ショートなどの不具合の発生率を低下させることができ、信頼性の高い半導体装置を製造することができる。

さらに、ＳｉＯＮハードマスク層４を構成するＳｉＯＮは、Ｗ導電層３のエッチング時に使用するエッチングガス、例えば、ＳＦ_６、ＣＦ_４、ＣＨＦ_３等のフッ素系ガス、により容易にエッチングされるので、仮に下地層１上にＳｉＯＮ残り（図５の符号６）が発生しても、ＳｉＯＮ残り６はＷ導電層３のエッチング工程において除去される。このため、下地層１上に残渣が残ることによって生じる配線間ショートなどの不具合の発生率を低下させることができ、信頼性の高い半導体装置を製造することができる。

さらにまた、ＴｉＮ密着層２のエッチングには、塩素系ガス（例えば、Ｃｌ_２ガス）を用いるが、塩素系ガスによるＳｉＯＮのエッチングレートは、塩素系ガスによるＴｉＮのエッチングレートの１／３程度であるので、従来のＴｉＮハードマスク層（図３（ａ）の符号３１）よりも、約３倍のマスク効果が得られる。したがって、Ｗ導電層２のエッチング工程完了後（図４（ｃ）の処理の後）にレジストパターン５の一部５ｂを消失させないようにプロセス設定すれば、密着層２をエッチングする工程において、従来のＴｉＮハードマスク層よりも約３倍のマスク効果が高いＳｉＯＮハードマスク層４の残部４ａを保護膜として用いることができる。

また、ＴｉＮ密着層２のエッチング量の設定は、電気的ショートが発生しないように、オーバーエッチング（例えば、下地層１の上面を２０ｎｍ〜３０ｎｍ程度オーバーエッチング）となる設定とすることが望ましい。また、このオーバーエッチングの過程で、Ｗ配線上のＳｉＯＮハードマスク層３が除去されて無くなるように、オーバーエッチング量を設定することが望ましい。この理由は、Ｗ配線３ｂ上にＳｉＯＮ材料層を残したまま、後工程で、これらを覆うＮＳＧ層間膜を形成し、このＮＳＧ層間膜にビアホールを形成する場合には、ＮＳＧ層間膜に開口を形成するためのエッチング工程に加えて、エッチングＳｉＯＮ材料層に開口を形成するためのエッチング工程が必要（エッチング工程においてエッチング条件の変更も必要）になるからである。言い換えれば、Ｗ配線３ｂ上のＳｉＯＮ材料を完全に除去した後に、後工程でＮＳＧ層間膜を形成し、このＮＳＧ層間膜にビアホールを形成する場合には、ＮＳＧ層間膜に開口を形成するためのエッチング工程だけでビアホールを形成できるからである。

また、ＳｉＯＮハードマスク層４のエッチングレートは、従来のＴｉＮハードマスク層（図３（ａ）の符号３１）のエッチングレートよりも低いので、ＴｉＮ密着層２のエッチングステップにおいて、ＳｉＯＮハードマスク層４が除去される時点を遅くすることができる。このため、密着層２のエッチング工程において、ＳｉＯＮハードマスク層４の下のＷ配線３ｂの露出時間を短縮でき、その結果、Ｗ配線３ｂの膜減り量を抑制できる。

また、仮にハードマスク層としてＳｉＮ単層を用いた場合には、十分な反射防止特性が得られない。また、ＳｉＮ材料のエッチングレートはＳｉＯＮ材料のエッチングレートよりも低いので、ＴｉＮ密着層２のエッチング工程においてＳｉＮ材料を同時に除去することは難しい。これに対し、ＳｉＯＮハードマスク層４の場合には、下地層１の表面のオーバーエッチングの過程で、Ｗ配線上のＳｉＯＮハードマスク層３が除去されて無くなるように、オーバーエッチング量を設定することができる。

１下地層、１ａ下地層の一部、２密着層（ＴｉＮ密着層）、２ａ密着層の一部、２ｂ密着層の残部、３導電層（Ｗ導電層）、３ａ導電層の一部、３ｂ導電層の残部、４ハードマスク層（ＳｉＯＮハードマスク層）、４ａＮハードマスク層の残部、５レジストパターン、５ａレジストパターンの残部、５ｂレジストパターンの残部。

Claims

下地層上にチタンを主成分とする密着層を形成する工程と、
前記密着層上にタングステンを主成分とする導電層を形成する工程と、
前記導電層上にＳｉＯＮを主成分とするハードマスク層を形成する工程と、
前記ハードマスク層上にレジストパターンを形成する工程と、
前記レジストパターンを保護膜とする第１のエッチング処理により、前記ハードマスク層の一部を除去して前記導電層の一部を露出させる工程と、
前記レジストパターン及び前記ハードマスク層の残部を保護膜とする第２のエッチング処理により、前記導電層の一部を除去して前記密着層の一部を露出させる工程と、
前記第２のエッチング処理の後の第３のエッチング処理により、前記密着層の一部を除去して前記下地層の一部を露出させると共に、前記導電層の残部を露出させる工程と
を有することを特徴とする半導体装置の製造方法。
前記ハードマスク層上に形成される前記レジストパターンは、前記第２のエッチング処理後に前記ハードマスク層の残部上に残留する厚さに設定され、
前記第３のエッチング処理は、前記レジストパターンと前記ハードマスク層の残部とを保護膜として実行される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
前記密着層は、ＴｉＮ層又はＴｉ層であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記第１のエッチング処理は、フッ素系ガスをエッチングガスとして用いたドライエッチング処理であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
前記第２のエッチング処理は、フッ素系ガス又は塩素系ガスをエッチングガスとして用いたドライエッチング処理であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
前記第２のエッチング処理は、−３０℃から−１０℃まで範囲内で設定された温度環境で、０．５Ｐａから１．５Ｐａまでの範囲内で設定された圧力で実行されることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
前記第３のエッチング処理は、塩素系ガスをエッチングガスとして用いたドライエッチング処理であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
前記密着層の膜厚は、１０ｎｍから５０ｎｍまでの範囲内の値に設定されることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
前記ハードマスク層の膜厚は、２００ｎｍから３５０ｎｍまでの範囲内の値に設定されることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
前記レジストパターンのピッチは、０．２μｍから０．４μｍまでの範囲内の値に設定されることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。