CN1722411A - 半导体存储器件及其制造方法 - Google Patents
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- CN1722411A CN1722411A CNA2005100547387A CN200510054738A CN1722411A CN 1722411 A CN1722411 A CN 1722411A CN A2005100547387 A CNA2005100547387 A CN A2005100547387A CN 200510054738 A CN200510054738 A CN 200510054738A CN 1722411 A CN1722411 A CN 1722411A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 239000010410 layer Substances 0.000 claims abstract description 41
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 33
- 238000009792 diffusion process Methods 0.000 claims abstract description 32
- 239000011229 interlayer Substances 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 15
- 238000002955 isolation Methods 0.000 claims abstract description 11
- 150000002500 ions Chemical class 0.000 claims description 65
- 238000000034 method Methods 0.000 claims description 48
- 238000003860 storage Methods 0.000 claims description 45
- 238000002347 injection Methods 0.000 claims description 44
- 239000007924 injection Substances 0.000 claims description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 229910052785 arsenic Inorganic materials 0.000 claims description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 7
- 238000005253 cladding Methods 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 229910052787 antimony Inorganic materials 0.000 claims description 4
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 abstract 1
- 229940090044 injection Drugs 0.000 description 42
- 229920002120 photoresistant polymer Polymers 0.000 description 41
- 230000015654 memory Effects 0.000 description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 37
- 229910052710 silicon Inorganic materials 0.000 description 37
- 239000010703 silicon Substances 0.000 description 37
- 238000001312 dry etching Methods 0.000 description 17
- 239000000203 mixture Substances 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010884 ion-beam technique Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- -1 phosphonium ion Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Abstract
一种半导体存储器件的制造方法，包括以下步骤：在半导体衬底中形成条形的多个沟槽，并且用元件隔离绝缘膜填充每个沟槽，从而形成元件隔离区；依次形成沟道绝缘膜和电荷储存膜，以便覆盖元件隔离区之间的有源区；在电荷储存膜上形成层间绝缘膜；在垂直于沟槽纵向的方向上在层间绝缘膜上形成多个控制栅；在多个控制栅之间交替提供的源极形成区和漏极形成区当中，使用在源极形成区中具有开口的抗蚀剂膜作掩模，刻蚀源极形成区中的元件隔离绝缘膜，以便露出沟槽的表面；和在源极形成区上进行各向同性等离子体离子注入，从而在沟槽的表面中和在有源区中形成源极扩散层。
Description
技术领域
本发明涉及一种半导体存储器件及其制造方法。特别是，本发明涉及一种其中源区具有低电阻的具有浮栅(电荷储存层)和控制栅的半导体非易失存储器件或者具有其中Si3N4层或Al2O3层用于储存电荷代替浮栅的结构(沟道绝缘膜/Si3N4膜或Al2O3膜/氧化物膜/控制栅膜)的结构的半导体非易失存储器件、及其制造方法。
背景技术
例如，JP-A 2000-216270公开了一种常规半导体非易失存储器件(闪存存储器)的结构和制造方法。下面将参照图24-29介绍这种半导体非易失存储器件。首先，参照图24(a)-24(d)，借助活性刻蚀在硅衬底100的表面中形成条形的沟槽。用有SiO2构成的元件隔离绝缘膜101填充每个沟槽，从而在各个元件隔离绝缘膜101之间提供有源区(扩散层区)102。这里，图24(a)-24(d)表示常规半导体非易失存储器件的制造方法的第一步骤。图24(a)是部分平面图，图24(b)是沿着图24(a)的线I-I截取的剖面图，图24(c)是沿着图24(a)的线II-II截取的剖面图，图24(d)是沿着图24(a)的线III-III截取的剖面图。
接着，参照图25(a)-25(d)，在硅衬底100的整个表面上依次层叠由SiO2构成的栅极氧化物膜103和由多晶硅构成的浮栅膜(以下将其称为“FG电极”)104。使用光刻法在其上形成抗蚀剂膜(未示出)，以便覆盖有源区102。使用抗蚀剂膜作掩模，通过刻蚀条状构图栅极氧化物膜103和FG电极104。这里，图25(a)-25(d)表示常规半导体非易失存储器件的制造方法的第二步骤。图25(a)是部分平面图，图25(b)是沿着图25(a)的线I-I截取的剖面图，图25(c)是沿着图25(a)的线II-II截取的剖面图，图25(d)是沿着图25(a)的线III-III截取的剖面图。
接着，参照图26(a)-26(d)，形成包括氧化硅膜、氮化硅膜和氧化硅膜的层间绝缘膜(所谓的ONO膜)，以便覆盖FG电极104。接着，在垂直于元件隔离绝缘膜101的纵向的方向上在硅衬底100的上表面上形成多个控制栅(下面将其称为“CG布线”)106。每个CG布线106是层状膜形式的，它包括下层多晶硅膜106a和上层WSi膜106b。这里，图26(a)-26(d)表示常规半导体非易失存储器件的制造方法的第三步骤。图26(a)是部分平面图，图26(b)是沿着图26(a)的线I-I截取的剖面图，图26(c)是沿着图26(a)的线II-II截取的剖面图，图26(d)是沿着图26(a)的线III-III截取的剖面图。
接下来，参照图27(a)-27(d)，在CG布线106之间的源极形成区中形成具有开口的抗蚀剂图形107。之后，用这个抗蚀剂图形107(图27(a)中的阴影部分)和CG布线106作掩模，刻蚀元件隔离绝缘膜101，由此露出沟槽100a的表面(底面100b和两个侧面100c，100c)，即硅衬底100的表面。这里，图27(a)-27(d)表示常规半导体非易失存储器件的制造方法的第四步骤。图27(a)是部分平面图，图27(b)是沿着图27(a)的线I-I截取的剖面图，图27(c)是沿着图27(a)的线II-II截取的剖面图，图27(d)是沿着图27(a)的线III-III截取的剖面图。
接下来，参照图28(a)-28(d)，在垂直于硅衬底100的平面的方向上注入作为杂质的砷离子，并且在各个沟槽100a之间的区域(有源区102)中和在露出的源极形成区中的各个沟槽100a的底面100b上形成源极扩散层108。接着，除去抗蚀剂图形107之后，利用CG布线106作掩模，将砷离子注入到硅衬底100的整个表面中，从而形成源极扩散层108和漏极扩散层109。这里，图28(a)-28(d)表示常规半导体非易失存储器件的制造方法的第五步骤。图28(a)是部分平面图，图28(b)是沿着图28(a)的线I-I截取的剖面图，图28(c)是沿着图28(a)的线II-II截取的剖面图，图28(d)是沿着图28(a)的线III-III截取的剖面图。此外，多个箭头标记表示图28(c)和28(d)中的离子注入。
接着，参照图29(a)-29(d)，在硅衬底100的整个表面上生长如氧化硅膜等的绝缘膜，并进行回刻蚀，从而在包括CG布线106、层间绝缘膜105、FG电极104和栅极氧化物膜103的各个层状体的两个侧面上形成侧壁绝缘膜110。接着，使旋转台上的硅衬底100旋转，并在硅衬底100的整个表面上进行砷离子的旋转倾斜离子注入。砷离子注入到沟槽100a的两个侧面100c、100c中，以便形成源极扩散层108。结果是，完成了用于有源区102的表面、沟槽100a的底面100和两个侧面100c、100c的离子注入，由此实现了源区的电阻的减小。之后，根据已知技术在硅衬底100的整个表面上形成布线隔离膜(未示出)，并且对这个布线隔离膜进行构图，以便按照如下方式在源极扩散层108和漏极扩散层109中形成接触部分(未示出)，即：每个源极扩散层108两侧的成对的两个FG电极104彼此分开。接着，根据溅射法淀积金属布线膜(未示出)，并且在光刻步骤中和刻蚀步骤中对这个金属布线膜进行构图，由此获得闪存存储器。这里，图29(a)-29(d)表示常规半导体非易失存储器件的制造方法的第六步骤。图29(a)是部分平面图，图29(b)是沿着图29(a)的线I-I截取的剖面图，图29(c)是沿着图29(a)的线II-II截取的剖面图，图29(d)是沿着图29(a)的线III-III截取的剖面图。此外，多个箭头标记表示在图29(c)和图29(d)中通过旋转进行的对角线离子注入。
然而，在参照图27所述的步骤(见图27(c))中，从硅衬底100除去了源极形成区中的元件隔离绝缘膜，从而露出了沟槽100a的表面。因而，在硅衬底100的表面上形成了阶梯。因此，如图29所示，在使用旋转倾斜离子注入方法来形成扩散层的常规方法中，当使存储单元小型化时，由于如图30所示的屏蔽效应而限制了向沟槽B的侧面注入离子的注入角θ，并且甚至在侧面B上进行旋转倾斜离子注入的情况下，也不能保证等效于有源区表面A的电阻的扩散层中的电阻。结果是，难以将源区的电阻降低到5000Ω或更小(不产生工作速度问题的源极电阻值的标准)。
因而，出现了使作为器件的闪存存储器中的单元的操作、具体地说使写速度和读取速度降低的问题。
如图31所示，由于沟槽结构产生的屏蔽效应，不能使向沟槽的侧面的下部注入离子所需的注入角θ为大约39度或更大，其中，例如，存储单元之间的元件隔离的宽度L为0.25μm，沟槽的深度h为0.25μm，锥角θ1为80度。在以39度的注入角θ注入离子的情况下，扩散层中的电阻变为大约10000Ω，这是一个高扩散电阻。为了减小扩散电阻，必须在沟槽B的侧面中注入与源区表面A和沟槽C(见图30)的底面中相同量的离子。因此必须大致垂直于沟槽B侧面注入离子。在图31中，注入离子物质的轨道(以39度的注入角)用实线箭头标记表示，用于注入离子物质的理想轨道(以80度的注入角)用虚线箭头标记表示。
而且，在图31中，“a”表示具有锥角θ1的沟槽的侧面中的梯度长度，“b”表示沟槽底面的宽度，“θ2”表示离子物质的注入轨道和沟槽底面之间形成的角度。
通过下列等式可以得出上述“a”、“b”和“θ2”：
a-h/tanθ1，
a+b＝h/tanθ2，和
θ2＝tan-1(h/(L-(a+b)))或90°-θ。
在具有图31所示结构的半导体衬底的情况下，根据上述等式，“a”＝0.046μm，“θ2”＝51度，“b”＝0.206μm。
然而，如图32所示，为了按照注入离子的理想轨道(注入角为80度)注入离子，在沟槽的深度h为0.26μm和锥角θ1为80度的沟槽中，沟槽底面的宽度b必须为1.43μm或以上，这对于存储单元小型化是不希望的。因此，考虑到另一种技术，其中减小沟槽的深度使其为0.2μm或更小，并且为了降低扩散层中的电阻和使存储单元小型化，降低作为源区的沟槽B的侧面中扩散层中的电阻。然而，在减小沟槽深度使其为0.2μm或更小的情况下，周边晶体管部分中的元件隔离的承受电压不够(必须为0.2μm或更大)。因此，必须制备在存储单元内和在周边晶体管部分中具有不同深度的沟槽，这增加了工艺的步骤数量，例如增加了形成掩模的光刻步骤，并出现了工艺成本增加的新问题。
发明内容
为了解决常规技术的上述问题，本发明的目的是提供一种半导体存储器件及其制造方法，即使在存储单元小型化时，该半导体存储器件也能够形成在LSI的操作中没有问题的源极电阻。
根据本发明的一个方面，提供一种半导体存储器件的制造方法，包括如下步骤：在半导体衬底中形成条形的多个沟槽，并且用元件隔离绝缘膜填充每个沟槽，从而形成元件隔离区；依次形成沟道绝缘膜和电荷储存膜，以便覆盖元件隔离区之间的有源区；在电荷储存膜上形成层间绝缘膜；在垂直于沟槽纵向的方向上在层间绝缘膜上形成多个控制栅；在多个控制栅之间交替提供的源极形成区和漏极形成区当中，使用在源极形成区中具有开口的抗蚀剂膜作掩模，刻蚀源极形成区中的元件隔离绝缘膜，以便露出沟槽的表面；和在源极形成区上进行各向同性离子注入，从而在沟槽的表面中和在有源区中形成源极扩散层。
根据本发明的另一方面，提供一种半导体存储器件，包括：元件隔离区，其中在半导体衬底中以条形形成的多个沟槽部分地用元件隔离绝缘膜填充；依次形成沟道绝缘膜、电荷储存膜和层间绝缘膜，以便部分覆盖元件隔离区之间的有源区；和在垂直于沟槽纵向的方向上在层间绝缘膜上形成的多个控制栅，其中在多个控制栅之间交替提供的源极形成区和漏极形成区当中，包括沟槽的侧面和底面以及有源区的源极形成区用做具有均匀杂质浓度的源极扩散层。
通过下面给出的详细说明使本发明的这些和其它目的更容易被理解。然而，应该理解的是，在表示本发明的优选实施例，只是示意性地给出了详细说明和具体例子，不过对于本领域技术人员来说在阅读了这些详细说明之后，在本发明的精神和范围内的各种变化和修改都是显而易见的。
附图说明
图1是表示根据本发明第一实施例的半导体存储器件的存储单元部分的平面图。
图2-16是依次表示根据本发明第一实施例的半导体存储器件的存储单元部分的制造方法的第一到第十五步骤的剖面图。
图17-23是依次表示根据本发明第二实施例的半导体存储器件的存储单元部分的制造方法的第九到第十五步骤的剖面图。
图24-29是依次表示现有技术的半导体存储器件的存储单元部分的制造方法的第一到第六步骤的平面图和剖面图。
图30是表示用于制造常规半导体器件的源极形成区的常规方法的剖面图。
图31是表示常规离子注入技术的注入角度的第一模式图。
图32是表示常规离子注入技术的注入角度的第二模式图。
具体实施方式
根据本发明的半导体存储器件的制造方法，通过各向同性等离子体离子注入可以形成在源极形成区的有源区和沟槽的侧面和底面中具有均匀杂质浓度的源极扩散层。因此，可以很容易地实现源区的电阻减小同时没有故障，并且可以实现不会在LSI操作中导致问题的存储单元的小型化。
根据常规离子注入技术(rotation oblique ion implantationtechnique，旋转倾斜离子注入技术)，只在一个方向上以预定角进行注入是可行的；因此，限制了存储单元的沟槽的深度、沟槽的侧面的角度、元件隔离的宽度等。具体地说，如参照图30-32所述的，扩散层中的电阻不能降低到5000Ω，除非沟槽深度为0.2μm或更小，角度(θ1)为80度或更小，以及元件隔离的宽度为0.25μm或更大。根据本发明，注入的离子物质可以均匀地扩散到注入区中，并且可以在很多方向各向同性地注入离子物质。相应地，可以在有源区和沟槽的侧面和底面上均匀地进行离子注入。如上所述，即使在存储单元尺寸减小的情况下，也可以在沟槽的侧面中保证扩散层中的电阻值与有源区中相同，使源区中的电阻为5000Ω或更小。此外，不必使沟槽浅到使它们的深度为0.2μm或更小；因此，不必提供在存储单元中和在周边晶体管部分中具有不同深度的沟槽。这样，可以防止工艺步骤的数量增加，如增加用于形成掩模的光刻步骤。
此外，在根据本发明的半导体存储器件中，源极扩散层在有源区中和在源极形成区中的沟槽的侧面和底面中包括均匀杂质浓度；因此，可以实现源区的电阻的减小，并且可以获得在LSI操作时不产生问题的小型化存储单元。
根据本发明半导体存储器件的制造方法的特征在于：在具有阶梯部分的半导体衬底的表面中的至少源区上进行各向同性等离子体离子注入，从而在衬底的平坦表面和阶梯部分中形成具有均匀杂质浓度的杂质扩散层。在本发明的半导体存储器件中，除了常用于例如闪存存储器的多晶硅层之外，Si3N4层或Al2O3层也可以用做存储单元中的浮栅(电荷储存层)。
根据本发明的半导体存储器件的制造方法包括以下步骤：
(1)在半导体衬底中形成条形的多个沟槽，并用元件隔离绝缘膜填充每个沟槽，以便形成元件隔离区；
(2)依次形成沟道绝缘膜和电荷储存膜，以便覆盖元件隔离区之间的有源区；
(3)在电荷储存膜上形成层间绝缘膜；
(4)在垂直于沟槽纵向的方向上在层间绝缘膜上形成多个控制栅；
(5)在交替设置在多个控制栅之间的源极形成区和漏极形成区之间，使用在源极形成区中具有开口的抗蚀剂膜作掩模，刻蚀源极形成区中的元件隔离绝缘膜，由此露出沟槽的表面；和
(6)在源极形成区上进行各向同性等离子体离子注入，从而在沟槽的表面中和有源区中形成源极扩散层。
在步骤(1)中，不特别限制半导体衬底，除了在本领域中常规公知的半导体衬底之外，如单晶、多晶和非晶硅衬底以及锗衬底，还可以使用硅膜作为上层的SOI衬底。
关于在半导体衬底中形成沟槽的方法，可以使用常规公知的方法如干刻蚀和湿刻蚀，优选使用干刻蚀。此时，沟槽的形式和尺寸不特别限制，例如，可以形成如下结构的沟槽：其横截面是梯形，其中沟槽顶部的宽度大于底面的宽度，沟槽的深度与沟槽顶部的宽度的比为0.3-2，并且侧面相对于底面成角度为70-90度的锥形。
关于用元件隔离绝缘膜填充沟槽的方法，可以根据常规公知的方法如溅射法或CVD法淀积绝缘膜材料，以便具有完全填充沟槽的膜厚，并且可以根据公知技术如CMP法除去沟槽中以外的绝缘膜部分。这种绝缘膜材料不特别限制，而是可以使用氧化硅膜、氮化硅膜、氮氧化硅膜等。
这里，根据本发明，可以在步骤(1)之后和步骤(2)之前包括形成阱的步骤。
在步骤(2)中，在闪存存储器中常规使用的氧化硅膜可以用做沟道绝缘膜。
电荷储存膜可以是包括多晶硅膜、氮化硅膜(Si3N4膜)和氧化铝膜(Al2O3膜)中至少一个的膜，并且可以是单层膜或具有两层或更多层的多层膜。
在步骤(3)中，层间绝缘膜可以是包括氧化硅膜和氮化硅膜中至少一个的膜，并且可以是单层膜或具有两层或更多层的多层膜。其中，氧化硅膜是优选的。
在步骤(4)中，控制栅可以使用在闪存存储器中通常使用的多晶硅。
在步骤(1)-(4)中制造的闪存存储器具有沟道绝缘膜/多晶硅膜(浮栅)/层间绝缘膜/多晶硅(控制栅)的层状结构，或者沟道绝缘膜/Si3N4膜或Al2O3膜(浮栅)/层间绝缘膜/多晶硅(控制栅)的层状结构。
在步骤(5)中，在刻蚀元件隔离绝缘膜时，可以通过使用能刻蚀元件隔离绝缘膜的刻蚀剂来进行干刻蚀或湿刻蚀，但是干刻蚀是优选的。
这里，在步骤(1)-(5)中，一般使用常规公知的方法，并且其细节将在下面第一和第二实施例中进行说明。
在步骤(6)中，用于各向同性等离子体离子注入的离子物质可以包括磷、砷和锑中的至少一种，并且其中砷是优选的。这种各向同性等离子体离子注入的条件取决于制造的存储单元的类型，并且例如可以采用1KeV到50KeV的注入能量，优选1KeV到20KeV，更优选为10KeV，并可以采用1.0E14到1.0E16剂量/cm2，优选5.0E14到5.0E15剂量/cm2，更优选2.0E15剂量/cm2的剂量。在这种情况下，通过用高浓度杂质向衬底的浅深度进行离子注入，可以降低源极形成区中的电阻。
通过给放在真空容器内的等离子体气氛中的物体(在这种情况下为半导体衬底)施加脉冲电压作为偏置，根据向物体中各向同性地注入离子的方法来进行各向同性等离子体离子注入。这种各向同性等离子体离子注入由于电压的作用而允许在物体周围形成离子套(ion sheath)，因而从物体周围均匀地注入离子。因此，在各自大致垂直的方向上、在半导体衬底的源极形成区中的有源区和沟槽的侧面与底面中注入离子，由此在有源区和沟槽的侧面与底面中形成具有均匀杂质浓度的扩散层。结果是，均匀地减小了源极形成区中的电阻(例如，5000Ω或更小)。这里，术语“杂质浓度均匀”指的是在沟槽的底面或有源区与沟槽侧面之间的杂质浓度的差异为30％或更小，优选为0，其中上述沟槽的底面或有源区在源极形成区中具有平坦表面。
根据该制造方法，制造了根据本发明的半导体存储器件，以便包括：元件隔离区，其中在半导体衬底中以条形形成的多个沟槽部分地用元件隔离绝缘膜填充；依次形成的沟道绝缘膜、电荷储存膜和层间绝缘膜，以便部分覆盖元件隔离区之间的有源区；和在垂直于沟槽纵向的方向上在层间绝缘膜上形成的多个控制栅，其中在交替设置在多个控制栅之间的源极形成区和漏极形成区当中，由沟槽的侧面和底面与有源区构成的各源极形成区用做具有均匀杂质浓度的源极扩散层。
利用上述方式可以形成这种半导体存储器件，其中在沟槽底面或有源区与沟槽侧面之间的杂质浓度的差异为30％或更小，沟槽深度与沟槽顶部的宽度之比为0.3到2，并且侧面相对于底面形成的锥角为70-90度。
下面将参照附图详细地介绍本发明的实施例。这里，本发明不限于这些实施例。
第一实施例
图1是根据本发明第一实施例的半导体存储器件的存储单元部分的平面图。图2-16是依次表示根据本发明第一实施例的半导体存储器件的存储单元部分的制造方法的第一到第十五步骤的剖面图，其中每个图的(a)和(b)分别表示沿着图1的线I-I和II-II截取的剖面图。
下面介绍第一实施例的半导体存储器件的制造步骤。首先，如图2所示，在P型硅衬底1上形成热氧化膜2，以便具有140埃的厚度，并根据公知技术如溅射法或CVD法，在其上淀积厚度为1600埃的氮化硅膜3。接着，如图3所示，利用公知方式在氮化硅膜3上形成光刻胶膜4，并根据光刻法将其构图成条形形状，使用光刻胶膜4作掩模，通过干刻蚀除去氮化硅膜3和热氧化膜2。
接着，如图4所示，在除去光刻胶膜4之后，使用氮化硅膜3作掩模，通过干刻蚀在硅衬底1中形成条形的多个沟槽7。然后，如图5所示，根据溅射法、CVD法等在硅衬底1的整个表面上淀积元件隔离绝缘膜8，其膜厚至少应当完全填充沟槽7。接下来，如图6所示，用氮化硅膜3做停止膜，根据CMP(化学机械抛光)法，整平元件隔离绝缘膜8，而且除去氮化硅膜3。结果是，交替地形成了元件隔离区6和有源区5(见图1)。
接下来，如图7所示，为了形成用于存储单元部分的阱，在热氧化膜2上形成光刻胶膜(未示出)，以便将其构图成预定形状。之后，利用3MeV的注入能量和5.0E12剂量/cm2的剂量，注入磷离子(31P+)，从而在P型硅衬底1内形成深度为大约0.8μm到1.5μm的N阱区(未示出)。在这种情况下离子注入是借助离子束进行的各向异性离子注入，并且图7中的多个箭头标记表示在垂直于衬底面的方向进行的离子注入。
接着，在除去光刻胶膜和热氧化膜2之后，如图8所示，在P型硅衬底1的表面上形成新的热氧化膜9，以使其厚度为270埃，并且在其上形成光刻胶膜10，并将其构图成预定形状。之后，利用300MeV的注入能量和2.0E12剂量/cm2的剂量进行磷(31P+)离子注入，然后利用800KeV的注入能量和5.0E12剂量/cm2的剂量进行连续的第二次离子注入，由此在P型硅衬底1内的外围电路部分中形成N阱区。这种情况下的离子注入也是借助离子束进行的各向异性离子注入，并且图8中的多个箭头标记表示在垂直于衬底面的方向进行的离子注入。
接着，如图9所示，在除去光刻胶膜10之后，形成新的光刻胶膜(未示出)并将其构图成预定形状。然后，利用300KeV和4.0E12剂量/cm2进行硼(11B+)离子注入，然后利用100KeV和5.0E12剂量/cm2进行连续的第二次离子注入。接下来，在除去光刻胶膜之后，形成新光刻胶膜，以便将其构图成预定形状(未示出)，并且利用50KeV的注入能量和2.0E13剂量/cm2的剂量注入硼(11B+)，以便形成沟道区。这种情况下的离子注入也是借助离子束进行的各向异性离子注入，并且图9中的多个箭头标记表示在垂直于衬底面的方向上进行的离子注入。
接着，除去光刻胶之后，如图10所示，除去热氧化膜9。随后，在P型硅衬底1的整个表面上形成沟道绝缘膜11，以使其具有70埃的厚度，并且在其上形成将成为浮栅的第一多晶硅膜12(以下，在有些情况下将其称为FG电极)，以使其具有1500埃的厚度，并在第一多晶硅膜12的整个表面上利用30KeV的注入能量和6.0E14剂量/cm2的剂量进行磷(31P+)离子注入。这种情况下的离子注入也是借助离子束进行的各向异性离子注入，并且图10中的多个箭头标记表示在垂直于衬底面的方向上进行的离子注入。
接着，如图11所示，在第一多晶硅膜12上形成光刻胶膜13，以便将其构图成预定形状。之后，用光刻胶膜13作掩模，进行干刻蚀，并将FG电极12构图成预定形状。接着，如图12所示，除去光刻胶膜13之后，形成具有ONO结构的层状绝缘膜(层间绝缘膜)14，其中淀积膜厚为40埃的热氧化膜(SiO2)，淀积膜厚为60埃的氮化硅膜，和淀积膜厚为70埃的绝缘氧化物膜(SiO2)，以便覆盖FG电极12，并在其上形成将成为控制栅的第二多晶硅膜15(下面，有些情况下将其称为CG电极)，以使其具有3000埃的厚度。接着，在第二多晶硅膜15上形成光刻胶膜(未示出)，以便将其构图成预定形状。之后，如图13所示，通过于刻蚀对第二多晶硅膜15、层状绝缘膜14和FG电极12进行构图，并除去光刻胶膜。
接下来，如图14所示，在硅衬底1上形成光刻胶膜16，并将其构图成在CG电极15之间的源极形成区17中具有开口，然后，通过干刻蚀除去源极形成区17中的元件隔离绝缘膜8，从而露出有源区5和沟槽7的侧面7a和底面7b，这些都是源极形成区17中的硅衬底1的表面。此后，通过干刻蚀除去源极形成区17中的硅衬底1上的沟道绝缘膜11，并除去光刻胶膜16。
接着，如图15所示，形成光刻胶膜20并再次构图成在源极形成区17中具有开口，然后，进行各向同性等离子体离子注入，即，通过各向同性等离子体离子注入在多个方向上注入离子。此时，砷(75As+)、磷(31P+)或锑(121Sb+)用做注入的离子物质，其中这些离子物质是利用1KeV或更高的注入能量和1.0E15剂量/cm2或更高的剂量各向同性地注入的，从而在各自大致垂直的方向上在源极形成区17的有源区和沟槽的侧面与底面中注入离子，由此在有源区和沟槽的侧面和底面中形成具有均匀杂质浓度的源极扩散层21。这里，在图15中，辐射形式的多个箭头P表示各向同性等离子体离子注入。
接着，参见图16，对光刻胶膜20进行构图，使其在CG电极15之间的漏极形成区中具有开口，并且通过干刻蚀除去漏极形成区中的硅衬底上的沟道绝缘膜11。之后，利用15KeV的注入能量和2.0E15剂量/cm2的剂量进行砷(75As+)离子注入，以便形成漏极扩散层22。在这种情况下，作为离子注入，在垂直于硅衬底1的平面的方向上进行各向异性离子注入，并且也在源极形成区17中注入离子。
随后，除去光刻胶膜20，在硅衬底1的整个表面上形成热氧化膜23，淀积厚度为1300埃的HTO膜，通过干刻蚀在整个表面上进行回刻蚀，并且由CG电极侧壁上的HTO膜形成侧壁间隔器24。接着，在源区和漏区上进行退火处理，并根据CVD法在硅衬底1的整个表面上淀积层间绝缘膜25(BPSG膜)。接下来，在层间绝缘膜25上形成光刻胶膜(未示出)，并将其构图成预定形状，然后刻蚀对应漏区的部分中的层间绝缘膜25，从而形成接触孔26。随后，除去光刻胶膜，并形成新的光刻胶膜，以便构图成预定形状，并根据溅射法向层间绝缘膜25上淀积布线材料，如Al或Ti，使其膜厚大于接触孔26的深度。根据CMP法将布线材料的厚度减小到大约1.0μm的膜厚，从而在层间绝缘膜25上形成MR布线27，并且形成接触线，以便填充接触孔26；由此，制造了非易失半导体存储器件。
第二实施例
接下来将参照图17-23介绍本发明的第二实施例。在第二实施例中，在第一实施例中所述的图1-9中的步骤(直到形成P阱区的第八步骤)是相同的；因此，省略其说明。图17-23依次表示根据本发明第二实施例的半导体存储器件的存储单元部分的制造方法的第九到第十五步骤的剖面图，并且每个图的(a)和(b)分别是沿着图1的线I-I和II-II截取的剖面图。在第二实施例中，与第一实施例中相同的部件被赋予相同的标记。
根据第二实施例，形成P阱区之后，将光刻胶膜构图成预定形状，之后，利用50KeV的注入能量和2.0E13剂量/cm2的剂量进行硼(11B+)的各向异性离子注入，从而形成沟道区。接下来，除去光刻胶膜和除去热氧化膜。随后，如图17所示，在P型硅衬底1的整个表面上形成沟道绝缘膜11，使其具有70埃的厚度，并在其上由Si3N4膜形成电荷储存层42，使其厚度为60埃。这里，可使用Al2O3膜来代替Si3N4膜作为电荷储存层。接着，在电荷储存层42上形成厚度为90埃的氧化硅膜(层间绝缘膜)43。
接着，如图18所示，在氧化物膜43上形成光刻胶膜44，并对其进行构图使其在元件隔离膜8上具有开口。然后，通过干刻蚀对氧化硅膜43和电荷储存层(Si3N4膜)42进行构图。接着，如图19所示，除去光刻胶膜44之后，在硅衬底1的整个表面上形成将成为控制栅的第二多晶硅膜15(下面有些情况下将其称为CG电极15)，以便覆盖电荷储存层42且具有3000埃的厚度。接着，在第二多晶硅膜15上形成光刻胶膜(未示出)，以便将其构图成预定形状。之后，如图20所示，通过干刻蚀对CG电极15、氧化硅膜43和电荷储存层42进行构图，之后除去光刻胶膜。
接下来，如图21所示，在硅衬底1的整个表面上形成光刻胶膜46并将对其进行构图，使其在CG电极15之间的源极形成区17中具有开口。然后，通过干刻蚀除去源极形成区17中的元件隔离绝缘膜8，从而露出有源区15和沟槽的侧面18与底面19，这些都是源极形成区17中的硅衬底1的表面。之后，通过干刻蚀除去源极形成区17中的硅衬底1上的沟道绝缘膜11，并除去光刻胶膜46。
接着，如图22所示，再次形成光刻胶膜47并在源极形成区17中形成开口，通过该光刻胶膜借助各向同性等离子体离子注入在多个方向上进行离子注入。此时，砷(75As+)、磷(31P+)或锑(121Sb+)用做注入物质，并且利用1KeV或更高的注入能量和1.0E15剂量/cm2或更高的剂量进行各向同性离子注入。结果是，在各自大致垂直的方向上将离子注入到源极形成区17中的有源区和沟槽的侧面与底面中，从而在有源区和沟槽的侧面与底面中形成具有均匀杂质浓度的源极扩散层21。在图22中，辐射形式的多个箭头标记P表示各向同性等离子体离子注入。
接着，参见图23，除去光刻胶膜47之后，形成新的光刻胶(未示出)。对光刻胶膜进行构图使其在CG电极15之间的漏极形成区中具有开口，并且通过干刻蚀除去漏极形成区中的硅衬底上的沟道绝缘膜11，利用15KeV的注入能量和2.0E15剂量/cm2的剂量进行砷(75As+)离子注入，从而形成漏极扩散层22。这种情况下的离子注入是在垂直于硅衬底1的平面的方向上进行的各向异性离子注入，并且在源极形成区17中注入离子。
然后，除去光刻胶膜47，在硅衬底1的整个表面上形成热氧化膜23，淀积厚度为1300埃的HTO膜，通过干刻蚀在整个表面上进行回刻蚀；这样，由CG电极侧壁上的HTO膜形成侧壁间隔器24。接着，在源区和漏区上进行退火处理，并根据CVD法在硅衬底1的整个表面上淀积层间绝缘膜25(BPSG膜)。接着，在层间绝缘膜25上形成光刻胶膜(未示出)，以便将其构成图成预定形状，并且通过刻蚀对应漏区的部分申的层间绝缘膜25，形成接触孔26。之后，除去光刻胶膜，形成新的光刻胶膜，以便构图成预定形状，并根据溅射法在层间绝缘膜25上淀积布线材料，如Al或Ti，以使其膜厚大于接触孔26的深度。根据CMP法将布线材料的厚度减小到具有大约0.6μm的膜厚，并且在层间绝缘膜25上形成MR布线27，并形成接触线以便填充接触孔26；这样，就制造了非易失半导体存储器件。
Claims (11)
1.一种半导体存储器件的制造方法，包括以下步骤：
在半导体衬底中形成条形的多个沟槽，并且用元件隔离绝缘膜填充每个沟槽，从而形成元件隔离区；
依次形成沟道绝缘膜和电荷储存膜，以便覆盖元件隔离区之间的有源区；
在电荷储存膜上形成层间绝缘膜；
在垂直于沟槽纵向的方向上在层间绝缘膜上形成多个控制栅；
在多个控制栅之间交替提供的源极形成区和漏极形成区当中，使用在源极形成区中具有开口的抗蚀剂膜作掩模，刻蚀源极形成区中的元件隔离绝缘膜，以便露出沟槽的表面；和
在源极形成区上进行各向同性等离子体离子注入，从而在沟槽的表面中和在有源区中形成源极扩散层。
2.根据权利要求1所述的制造方法，其中电荷储存膜包括多晶硅膜、氮化硅膜和氧化铝膜中的至少一种。
3.根据权利要求1所述的制造方法，其中层间绝缘膜包括氧化硅膜和氮化硅膜中的至少一种。
4.根据权利要求1所述的制造方法，其中用于各向同性离子注入的离子物质种类包括磷、砷和锑中的至少一种。
5.根据权利要求1所述的制造方法，其中各向同性等离子体离子注入是在1KeV到50KeV的注入能量和1.0E14到1.0E16剂量/cm2的剂量下进行的。
6.根据权利要求1所述的制造方法，其中每个沟槽形成得使沟槽深度与沟槽顶部的宽度之比为0.3-2。
7.根据权利要求1所述的制造方法，其中每个沟槽形成得具有相对于底面以70-90度角成锥形的侧面。
8.一种半导体存储器件，包括：
元件隔离区，其中用元件隔离绝缘膜部分地填充在半导体衬底中形成的多个条形沟槽；
依次形成以便部分地覆盖元件隔离区之间的有源区的沟道绝缘膜、电荷储存膜和层间绝缘膜；和
在垂直于沟槽纵向的方向上在层间绝缘膜上形成的多个控制栅，
其中在多个控制栅之间交替提供的源极形成区和漏极形成区当中，包括沟槽的侧面和底面及有源区的源极形成区用做具有均匀杂质浓度的源极扩散层。
9.根据权利要求8所述的半导体存储器件，其中沟槽的底部或有源区与沟槽的侧面之间的杂质浓度的差异为30％或以下。
10.根据权利要求8所述的半导体存储器件，其中每个沟槽的沟槽深度与沟槽顶部宽度之比为0.3-2。
11.根据权利要求8所述的半导体存储器件，其中每个沟槽形成得具有相对于底面以70-90度角成锥形的侧面。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004071081A JP2005260071A (ja) | 2004-03-12 | 2004-03-12 | 半導体記憶装置の製造方法 |
| JP71081/04 | 2004-03-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1722411A true CN1722411A (zh) | 2006-01-18 |
Family
ID=34918562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2005100547387A Pending CN1722411A (zh) | 2004-03-12 | 2005-03-11 | 半导体存储器件及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7256085B2 (zh) |
| JP (1) | JP2005260071A (zh) |
| KR (1) | KR100647058B1 (zh) |
| CN (1) | CN1722411A (zh) |
| TW (1) | TW200601462A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103456611A (zh) * | 2013-03-06 | 2013-12-18 | 深圳信息职业技术学院 | 提高锗材料n型掺杂载流子浓度的方法与应用 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752203B1 (ko) * | 2005-07-11 | 2007-08-24 | 동부일렉트로닉스 주식회사 | 엔오알형 플래시 메모리 소자 및 그의 제조 방법 |
| US20070181916A1 (en) * | 2006-02-07 | 2007-08-09 | Hynix Semiconductor Inc. | Method of manufacturing flash memory device |
| KR100833250B1 (ko) * | 2006-12-08 | 2008-05-28 | (주)실리콘화일 | 적층구조를 갖는 집적회로의 제조방법 및 그 집적회로 |
| JP5558480B2 (ja) * | 2008-10-31 | 2014-07-23 | アプライド マテリアルズ インコーポレイテッド | Ｐ３ｉチャンバにおける共形ドープの改善 |
| CN114784009B (zh) * | 2022-06-20 | 2022-09-09 | 广州粤芯半导体技术有限公司 | 嵌入式闪存的制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3147108B2 (ja) | 1999-01-20 | 2001-03-19 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US6868015B2 (en) * | 2000-09-20 | 2005-03-15 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with control gate spacer portions |
| US6563167B2 (en) * | 2001-01-05 | 2003-05-13 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with floating gates having multiple sharp edges |
| US6917069B2 (en) * | 2001-10-17 | 2005-07-12 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor |
-
2004
- 2004-03-12 JP JP2004071081A patent/JP2005260071A/ja active Pending
-
2005
- 2005-03-04 KR KR1020050018328A patent/KR100647058B1/ko not_active IP Right Cessation
- 2005-03-04 TW TW094106696A patent/TW200601462A/zh unknown
- 2005-03-11 US US11/077,233 patent/US7256085B2/en not_active Expired - Fee Related
- 2005-03-11 CN CNA2005100547387A patent/CN1722411A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103456611A (zh) * | 2013-03-06 | 2013-12-18 | 深圳信息职业技术学院 | 提高锗材料n型掺杂载流子浓度的方法与应用 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100647058B1 (ko) | 2006-11-23 |
| US7256085B2 (en) | 2007-08-14 |
| US20050199946A1 (en) | 2005-09-15 |
| KR20060043429A (ko) | 2006-05-15 |
| TW200601462A (en) | 2006-01-01 |
| JP2005260071A (ja) | 2005-09-22 |
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| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |