CN1324711C - 具纳米晶体或纳米点的存储单元及其制造方法 - Google Patents
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Abstract
储存层(6)是存在于沟道区域于其中相邻一源极/漏极区域(2)的一区域之上，以及被插入于该沟道区域(3)的一介于中间的、中心的部分。再者，该储存层(6)是由栅极介电质(4)的一材质而形成，并且，系包含通过离子注入所导入的硅、或锗纳米结晶体或纳米点。该栅极电极(5)是由导电间隙壁(7)而在侧翼处加宽。
Description
技术领域
本发明涉及具有纳米晶体或纳米点的存储单元及其制造方法。
背景技术
US 5,877,523叙述一半导体存储单元，其适合于储存多个位，而在此单元之中，两个分开的浮动栅极电极是位于在两个邻接的源极以及漏极的LDD区域之上的一沟道区域的两端，一控制栅极电极则是为了驱动的目的而存在，电荷可以分开地被储存在两个浮动栅极电极之中，以在此方法中改变该单元的相关程序化状态，在该沟道区域的一中间部分，仅有该控制栅极电极位于该半导体材质上的一介电层上。
DE 100 36 911 C2揭示了一种制造具有一储存层的分开部分的一多位存储单元的方法，而该分开部分是预期用于电荷捕捉，以及存在于源极或漏极以及该沟道区域之间的边界，在此方法中，一源极区域以及一漏极区域是由在一半导体本体中的杂质导入而加以形成，并且，预期于储存电荷载体的一储存层被配置于这些区域上的边界层之间，该储存层特别可以为一氮化物，以及该边界层可以为一氧化物，再者，该储存层除了位于该沟道区域以及该源极区域之间的边界区域、与位于该沟道区域以及该漏极区域之间的该边界的区域之外，皆被移除，因此，该储存层被插入于该沟道区域的一中间部分之上，此结构是由一辅助层的产生而加以制造，而该辅助层在该储存层的该区域中具有一截切(cut-out)，并具有于该辅助层的侧翼(flanks)产生的间隙壁，接着，将该储存层中间部分在这些间隙壁之间的部分移除，而该栅极电极仅于之后才被制造以及进行图案化。
US 5,714,766叙述一种具有包括源极/漏极区域的一晶体管结构的存储构件，并且，一沟道是配置于该源极/漏极区域之间，以及一储存层结构则配置于该沟道以及一栅极电极之间，其中，该储存层结构包括上部以及下部阻障层以及配置于其间的纳米结晶体。该文件提到，硅、锗、硅锗、碳化硅、砷化锗、砷化铟、以及其它IV、III-V、以及II-VI族的半导体材质，与自其所形成的化合物半导体，是作为该纳米结晶体的材质。
在由J.von Borany et al.所出版的作品“Memory proprtiesof Si*implanted gate oxides：from MOS capacitors to nvSRMA”in Solid-State electronics
46，1729-1737(2002)中，其叙述存储构件的特质，而在该内存之中，如纳米结晶体之前述硅区域已通过将注入Si+注入栅极氧化层中而产生，该栅极电极则是直接施加至此型态的一层。
US 6,335,554 B1则是叙述一存储单元，其具有电荷捕捉层，所述电荷捕捉层位于LDD区域以及该沟道区域之间的接面上、以及位于该栅极电极的侧翼。在每一个例子中被设计为间隙壁形式的两栅极电极，则是存在于该电荷捕捉层之上，并且，是经由一顶侧导电层而被连接至第一栅极电极。
发明内容
本发明的目的系在于提供一多位存储单元，其每位仅需要3F2的表面积以及90nm的接地规则(ground rule)，并且，系可以在一虚拟接地阵列中，藉由亚光刻(sublithographic)而与STI绝缘一起制造，以局部地限定有关于该栅极电极而自对准的储存区域。
该目的是利用根据本发明的内存单元以及其制造方法而实现。
在该存储单元中，包含纳米结晶体或纳米点的储存层是配置于所述源极/漏极以及所述沟道区域之间的边界上方，并且，被插入于该沟道区域的中心区域上方，而该储存层为平面的，以及是由栅极介电质的一材质而所形成，此较佳地为二氧化硅层，而在此二氧化硅层中，硅或锗纳米结晶体或纳米点是由离子注入而加以产生。再者，该储存层较佳地于该栅极电极的下方延伸一小段距离，而此可通过将电连接至该栅极电极的导电间隙壁进行配置，以延长真实栅极电极在源极侧以及漏极侧侧翼的栅极电极而达成，该间隙壁被预期在为了形成该源极/漏极区域的目的所执行的杂质注入期间，有关于该栅极电极而同时产生这些源极/漏极区域的沟道侧边界的一自对准配置，因此，这些接面会位于该储存层下方以及位于该导电间隙壁下方，而非与该真实栅极电极相邻。
该真实栅极电极可由一字符线网络的一层而形成，并且，特别地，可以是形成自一或多个导电层以及用于图案化该字符线网络的硬掩模的堆栈。形成该栅极电极的底层举例而言可以是多晶硅，而一另一层硅化钨(举例而言)，亦可以存在于底层之上，以降低该字符线的积体电阻。该栅极电极的该源极侧以及漏极侧侧翼可以被提供以一突出，而在该突出下方导电间隙壁，因此，该栅极电极或该字符线网络整体会具有垂直或至少平面的侧翼。该突出可由该底层逐渐朝向该半导体本体而变细而加以形成、或是由该底层较存在于其上且形成该突出的一另一层为窄而加以形成。
在该制造此型态的一存储单元的方法中，预期作为该栅极介电质的一层系被施加至半导体材质，接着，栅极电极是施加于此，并加以图案化，其中，一存储单元的该栅极电极较佳地进行图案化，以形成字符线网络，然后，纳米结晶体或纳米点是由离子注入并侧向地有关于该栅极电极而产生，适合于这些纳米结晶体或纳米点的材料系包括硅以及锗与特殊的氧氮化物(silicon oxynitride)(可由氮的注入而产生)、铟、镓、锡、砷以及钨。
附图说明
现在，将紧接着以第1图至第12图做为参考而对该内存单元以及该方法的实施例有更详尽的叙述。
第1图：其显示有源区域配置的平面图；
第2图：其显示与第1图相同的图式，只是另外增加了字符线的配置；
第3图：其显示与第1图相同的图式，只是另外增加了晶体管结构以及位线连接的配置；
第4图：其显示在导电间隙壁产生之后，一存储单元配置的一中间产物的剖面图；
第5图：其显示在源极/漏极区域产生之后，一存储单元配置的一中间产物的剖面图；
第6图：其显示第5图所示的配置在产生介电绝缘间隙壁之后的情形；
第7图：其显示在源极/漏极区域产生之后，一更进一步的中间产物的剖面图；
第8图：其显示第7图中所示的该中间产物的一另一可选择的构型；
第9图：其显示在图案化该导电间隙壁之前，一另一的示范性实施例的一中间产物的剖面图；
第10图：其显示第9图所示的该示范性实施例在图案化该导电间隙壁之后的情形；
第11图：其显示与第9图的中间产物对应的另一示范性实施例；以及
第12图：其显示第11图所示的该示范性实施例对应于第10图的中间产物。
具体实施方式
第1图显示一半导体本体的平面图，其中，有源区域AA是为条带形式且彼此相距一距离而平行的绝缘区域STI(shallow trenchisolations，浅沟槽隔离)而彼此隔离，存储单元的晶体管结构即被形成于该有源区域AA之中，而像条带的字符线WL系有关于该有源区域AA的条带而横向地穿过，而且，该字符线WL亦同样地彼此相距一距离而平行。
第2图则是显示该字符线WL相关于在该半导体本体的顶侧上的该有源区域AA的配置，而该字符线WL压过该有源区域AA的部分同时会形成该存储单元晶体管的栅极电极。
第3图系显示与第2图相同的图式，只是又包括了沿着该字符线WL的侧翼的边缘侧间隙壁。而在该间隙壁间的空间中，导电局部互连LI被配置于该字符线WL之间，至于在该绝缘区域STI之上、与该有源区域AA并排穿过的位线BL，则是接触连接在这些局部互连。该存储单元位于一个有源区域AA之中，其中，该沟道区域系配置于一分别字符线的下方，以及该源极/漏极区域是通过配置于此字符线WL两侧上的局部互连LI而连接至该顶侧，因此，一个存储单元是由一字符线以及两个相邻的位而加以驱动，且该存储单元系特别适合于具有如第3图所示的结构的内存阵列。
紧接着要叙述的是，以较佳制造方法的实施例作为基础的存储单元的较佳示范性实施例。半导体本体或基板被提供以预期用于该晶体管的掺杂井，而在第1图中所图例说明的该绝缘区域STI如习惯上一样，是由蚀刻出彼此平行配置并且接着被介电材质所填满的沟槽而加以制造，至于形成自半导体材质的有源区域AA，则是余留在这些沟槽间的适当位置，接着，产生该预期用于栅极介电质的材质而覆盖整个表面，而此较佳地可以由产生具有厚度，举例而言，大约6nm至30nm的热栅极氧化物而实现，用于驱动周边装置(例如，CMOS)的晶体管的栅极氧化物亦可以在此方法步骤中产生，至于该栅极电极则是被制造于此层之上，较佳地是成为个别字符线网络的一部分该字符线网络较佳地被形成为包括至少一个第一字符线层以及一第二字符线层的一堆栈，而该字符线层则是以一硬掩模层而加以覆盖。
第4图显示包括该半导体本体、该栅极介电质4、以及配置于其上的该已图案化栅极电极5的配置的剖面图。该栅极电极5系较佳地被形成为该第一字符线层9的部分，而该第一字符线层9则是以条带的形式进行图案化，并且系可以形成自，举例而言，多晶硅，为了降低电积体电阻(electrical bulk resistance)，其可以提供第二字符线层10，而其举例而言可为硅化钨，而在所显示的例子中，该硬掩模层11则是位于其上，并且举例而言为氮化物。首先，该硬掩模是由一光学抗蚀剂掩模以及适当的光刻技术而被以条带状的形式图案化，接着，该已图案化的硬掩模层11系被用于图案化向下到达该栅极介电质4中层的整个字符线网络。
另外，第4图亦图例说明一两层的衬层12，举例而言，其包括一氮化物薄层以及于其上的氧化物薄层。此衬层12是有利于同时制造在存储单元阵列的周边装置中的驱动电路的晶体管，在该周边装置的晶体管处，该衬层12会将该栅极电极5与接续施加的导电间隙壁7进行隔离，由于这些导电间隙壁7被施加于该存储单元阵列的范围内，并与该栅极电极5的每一个特别存储单元进行导电接触，因此，在该存储单元阵列范围内的该衬层12会被移除，而此移除较佳地可由湿化学方法而实现，一开始部分地使用HF以移除该氧化物，接着使用热磷酸以完全移除该衬层12的该氮化物。然而，在该周边装置的区域中，该衬层12会在该栅极电极以及该导电间隙壁之间形成一分隔，因此，举例而言该导电间隙壁可以在一干蚀刻程序中通过SF6，并相关于该衬层12的材质而被选择性地加以移除。在此例子中，该存储单元阵列举例而言可通过采用一光学抗蚀剂而受到保护。
在移除该存储单元阵列的区域中的可选择的衬层之后，用于在该栅极介电质4的该层中形成纳米结晶体或纳米点的材质可由离子注入而被导入，而此材质系较佳地为硅或锗原子。纳米点亦可以通过将氮原子导入二氧化硅层中以形成SiON区域而加以产生，而由于在此例子中，该栅极电极5或该字符线网络系作为掩模，因此，在该栅极电极5的下方的区域，可能除了外面的边缘区域之外，是维持为没有纳米结晶体或纳米点。至于在硅原子的例子中，注入能量系举例而言可为6keV，并且，剂量举例而言可为5×1015cm-2，而典型地介于1keV至20keV的注入能量适合地适应于先前所产生的该栅极氧化物的厚度，在该栅极介电质4的该层中纳米结晶体的位置大约与该注入最大量位置重迭，根据所选择的注入参数，在该层中的该纳米结晶体可以显著地集中于该层的中间部分，因此，大约会形成三层的结构，而在此三层的结构中，中间层部分包含纳米结晶体，并且，受到在顶部以及底部的层部分的限制，因此，在此之中几乎没有任何纳米结晶体会被察觉。或者，其亦可以通过该整体已注入层而产生该纳米结晶体的约略同质分布，并且，做为前面所提及的两种极端状况的中间阶段。
在表面已经清理干净之后，预期用于间隙壁的层，较佳地是多晶硅，被均匀地沉积典型地大约30nm的厚度，而由于此层是接着进行非等向性地回蚀，因此，仍然维持在剖面图式中所举例说明的该间隙壁7。
第5图显示在存储单元阵列中，彼此相邻配置的两个存储单元，并且，亦揭示储存层6的可能范围。该储存层6是由预期用于栅极介电质的该层4的该已注入区域而加以形成，而该纳米结晶体或纳米点则是通过在第5图至第12图中的点表示。现在，该导电间隙壁7在该字符线网络8的该侧翼与该栅极电极5进行电性接触，其中，该源极/漏极区域2是由注入杂质而加以产生，在一掺杂井的例子中，为一n+注入，再者，该注入是以一标准的方法进行回火，以活化该杂质。正如可由第5图所见，由于该源极/漏极区域2系于该导电间隙壁7的下方延伸一特定的距离，因此，自该源极/漏极区域2至该沟道区域3的过渡是被该储存层6的该纳米结晶体或纳米点以及个别导电的间隙壁7所覆盖。
第7图显示第6图所示的剖面图在更进一步的程序步骤之后的情形，其中，为了形成一氧化物薄层13，可施行侧壁氧化，并且，施加介电层，例如，施加一氮化物，以产生介电间隙壁14。而为了该驱动周边装置的该晶体管，该源极/漏极区域的该自对准注入需要较宽的间隙壁，因为该较宽的间隙壁在该存储单元阵列中的区域可以利用先前施加的另一衬层15而轻易地移除，再者，因为在该介电间隙壁14之间的该储存层6被移除，因此，会形成接触区域16，并且，在该接触区域16中，该源极/漏极区域的顶侧未被覆盖，其中，该接触区域16可以通过接触孔充填17而于顶部导电接触连接，所以，为了这个目的，可导入导电材质，例如，多晶硅，而该接触孔充填17亦作为与第3图中所呈现的图例说明一致的局部互连LI，而此图案化可由该接触孔充填17被回蚀至该局部互连LI的区域之上，然后，接着导入以及平面化该接触孔充填17的该导电材质而加以完成。或者，其亦可以是，在该介电间隙壁14之间的区域被介电材质填满，，以在其中产生接触孔，并且，以该接触孔充填17的该导电材质填满这些接触孔，而公知的掩模技术是用于此目的，其中所述的介电材料例如可以是硼磷硅酸玻璃(borophosphosilicate glass，BPSG)。而紧接着的，是接着用于与该接触孔充填17的接触一起产生金属间介电质以及位线接线平面的更进一步步骤，而接续在这之后的则是用于完成制造存储单元阵列的方法步骤。
第8图显示第7图所示的剖面图的一另一示范性实施例，其中，该储存层6系于产生该导电间隙壁7之后被移除某些范围。在此方法中，该纳米结晶体或纳米点的区域皆受限于在该源极/漏极区域以及该沟道区域间该边界之上的一较窄的区域。
第9图至第12图则是图例说明该导电间隙壁7并非产生于该栅极电极的垂直侧翼边缘的外部，而是被配置于该第一字符线层或该接续层的突出物下方的示范性实施例，因此，会形成包括该导电间隙壁的该字符线网络8的垂直或至少实质上平面的侧翼。第9图显示在施加一导电材质层，较佳地是一多晶硅层19，之后的配置剖面图，其中该导电材质层是预期用于该导电间隙壁，并且，以一边缘保角(edge-conformal)的方法而等向性地进行沉积。在此示范性实施例中，该字符线网络8的该堆栈已于先前进行修饰，而该修饰是通过该第一字符线层9会以此层朝向该半导体本体1而变窄并且因此显露出一突出梯形的形式的方法进行侧向回蚀而达成，因此，在等该字符线网络8的该侧翼处皆具有突出18，而在该突出18下方，则配置有该导电间隙壁。由于在下部区域的该第一字符线层9系比剩余的该字符线网络8更窄，因此，该储存层6系由于该离子注入而亦相对应地部分形成于该字符线网络的边缘下方，所以，在此示范性实施例中也一样，该导电间隙壁系会部分地重迭该储存层。
第10图显示第9图所示的配置在该多晶硅层19被非等向性蚀刻之后的情形。该多晶硅层19剩下的所有部分即为存在于该分别突出18下方的导电间隙壁7，而该导电间隙壁系会覆盖面对该分别栅极电极的该储存层6的边缘侧部分，接着，导入用于该源极/漏极区域的杂质，在此示范性实施例中也是一样，因为在该导电间隙壁7的下方穿透一特定距离，因此，在该源极/漏极区域以及该沟道区域3之间的边界皆被配置于该导电间隙壁7下方。
第11图显示一另一示范性实施例的剖面图，其中，由于该第一字符线层9已经历均匀地侧向回蚀，因此，由该第二字符线层10所形成的一突出18是位于两侧之上。在此示范性实施例中也是一样，如第12图中所示，于该突出18下方亦产生该导电间隙壁7，而该间隙壁则是可由首先沉积一导电材质层，较佳地是多晶硅层19，使其均匀地覆盖整个表面，如第11图所示，然后，接着回蚀此层以形成该间隙壁7而加以产生。多晶硅层19则是可由对该储存层6的材质有高度选择性的干蚀刻而加以移除，其中，该储存层6的基底材质较佳地为氧化物。或者，位于该第一字符线层该侧翼的该间隙壁7可由选择性孪晶而产生，而在这个例子中，较佳的材质则为多晶硅。至于接续进行注入的该源极/漏极区域2的配置则是对应于显示于第10图中的示范性实施例。
典型用于程序化、读取、以及抹除该存储单元的电压为：
源极3V、栅极6V、漏极0V以用于程序化；
源极0V、栅极4V、漏极1.5V以用于读取；以及
源极4V、栅极-5V、漏极0V以用于抹除。
可被储存的第二个位是由反转源极以及漏极的极性而相对应地进行程序化、读取、以及抹除。
该存储单元以及该制造方法具有下列的优点：其可以提供一虚拟接地阵列的由STI沟槽所限制的存储单元，而由于此，有源区域系可以简单地通过光刻而进行图案化，所产生结果是在字符线间极为窄小的空间，并且，仅需要一标准的热栅极氧化物，以在没有任何施加一复杂的储存层图案的需要下进行制造。公知横跨该STI沟槽的层结构可以用于该字符线，再者，该储存区域可以亚光刻地(sublithographically)且局部地加以限制，并且可以有关于该栅极电极而自对准，为了这个目的，仅在该栅极电极或字符线已经被图案化之后，该储存层才会有关于该栅极电极而自对准地加以产生。该纳米结晶体或纳米点的注入使得产生多位存储单元的局部固定的、分开的储存区域变得简单，因此，每个位3F2的表面积对一接地规格90nm而言系已足够。在该储存层已经被产生之后，该栅极电极由导电间隙壁的施加而以自对准的方式进行加宽，然后，该储存层是有关于该栅极边缘、以及有关于在该源极/漏极区域以及该沟道区域之间的接面而终止自对准，其中，该栅极电极的加宽系仅对该存储单元阵列的存储单实行，而非对该驱动装置的该晶体管，而这则使得最佳化该存储晶体管及该驱动晶体管变得简单。
符号列表
1 semiconductor body 半导体本体
2 source/drain region 源极/漏极区域
3 channel region 沟道区域
4 gate dielectric 栅极介电质
5 gate electrode 栅极电极
6 storage layer 储存层
7 electrically conductive spacer 导电间隙壁
8 word line web 字符线网络
9 first word line layer 第一字符线层
10 second word line layer 第二字符线层
11 hard-mask layer 硬掩模层
12 liner 衬层
13 oxide layer 氧化层
14 dielectric spacer 介电间隙壁
15 further liner 另一衬层
16 contact region 接触区域
17 contact hole filling 接触孔充填
18 overhang 突出
19 polysilicon layer 多晶硅层
AA active area 有源区域
BL bit line 位线
LI local interconnect 局部互连
STI insulation region 绝缘区域
WL word line 字符线
Claims (11)
1.一种存储单元，包括：
源极/漏极区域(2)，其通过杂质的导入而形成于一半导体本体(1)或基板的一顶侧；
一沟道区域(3)，被设置于该源极/漏极区域(2)之间，并且，一栅极介电质(4)以及一栅极电极(5)被配置于该沟道区域(3)上；以及
一储存层(6)，其被配置于所述源极/漏极区域(2)以及所述沟道区域(3)之间的边界上方，且被插入于该沟道区域(3)的中心区域上方，
其中，该储存层(6)由该栅极介电质(4)的一材质而形成为一平面层，并且，包含纳米结晶体或纳米点。
2.根据权利要求第1项所述的存储单元，其中该储存层(6)是形成为一单一层，以及，该纳米结晶体或纳米点的材质通过离子注入而导入。
3.根据权利要求第1或第2项所述的存储单元，其中该选择纳米结晶体或纳米点的材质以适合用于电荷捕捉。
4.根据权利要求第1或者第2项所述的存储单元，其中该纳米结晶体或纳米点的该材质选自包含氧氮化硅(silicon oxynitride)、铟、镓、锡、砷、以及钨组成的一组材质之一。
5.根据权利要求第1或者第2项所述的存储单元，其中该栅极电极(5)具有源极侧以及漏极侧侧翼，而在该侧翼处则是配置有电连接至该栅极电极(5)的导电间隙壁(7)；以及
至少部分该储存层(6)存在于该导电间隙壁(7)的下方。
6.根据权利要求第5项所述的存储单元，其中在该导电间隙壁(7)以及该栅极电极之间的电连接由该栅极电极(5)的至少部分该源极侧及/或漏极侧侧翼而加以形成。
7.根据权利要求第5项所述的存储单元，其中所述源极/漏极区域(2)以及所述沟道区域(3)之间的边界是配置于导电间隙壁(7)的下方。
8.根据权利要求第5项所述的存储单元，其中该导电间隙壁(7)为多晶硅。
9.根据权利要求第5项所述的存储单元，其中该栅极电极(5)被配置于包括至少二字符线层(9、10)的一字符线网络(8)中，以及
该导电间隙壁(7)被配置于位于该字符线网络(8)底部的一第一字符线层(9)的该侧翼处，并且，具有该字符线网络(8)的配置于该第一字符线层(9)之上的至少一第二字符线层(10)突出覆盖于其上。
10.一种用于制造一存储单元的方法，其中，一储存层(6)与一栅极介电质(4)，以及一栅极电极(5)，被配置于一半导体本体(1)或基板之上，以及源极/漏极区域(2)有关于该栅极电极(5)而以一自对准的方式加以形成，其特征在于：
第一步骤中，预期用于该栅极介电质(4)的材质层是产生于该半导体本体(1)或基板上；
第二步骤中，至少一预期用于一栅极电极(5)的层以及一硬掩模层(11)加以施加，并且加以图案化，以成为预期的该栅极电极(5)或一字符线网络(8)；
在第三步骤中，实施一注入操作，而通过该注入步骤，于该第一步骤中所产生的该层中形成纳米结晶体或纳米点；
第四步骤中，导电间隙壁(7)形成于该栅极电极(5)的侧翼处，其中，该间隙壁导电连接至该栅极电极(5)，并覆盖该纳米结晶体或纳米点的一部分；
第五步骤中，杂质是有关于该导电间隙壁(7)而以一自对准的方式进行注入，以形成源极/漏极区域(2)；以及
第六步骤中，该包含该纳米结晶体或纳米点的层，其在该源极漏极区域(2)上方的部分，至少在一预期的接触区域(16)的部分，被移除一足够的范围，以可用于施加该源极/漏极(2)的一顶侧电连接。
11.根据权利要求第10项所述的方法，其中，
在该第二步骤中，该预期用于该栅极电极(5)的层、或预期用于该栅极电极(5)的层序列、或一字符线网络(8)的以会形成一突出(18)的方式而进行图案化；以及
在该第四步骤中，该导电间隙壁(7)配置于此突出(18)的下方。
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Legal Events
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|---|---|---|---|
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| PB01 | Publication | ||
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| CP01 | Change in the name or title of a patent holder |
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Effective date of registration: 20120918 Address after: Munich, Germany Patentee after: QIMONDA AG Address before: Munich, Germany Patentee before: Infineon Technologies AG |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20151231 Address after: German Berg, Laura Ibiza Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: QIMONDA AG |
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Granted publication date: 20070704 Termination date: 20160811 |
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| CF01 | Termination of patent right due to non-payment of annual fee |