CN1855513A - 半导体存储装置及其制造方法 - Google Patents

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CN1855513A CNA2006100751538A CN200610075153A CN1855513A CN 1855513 A CN1855513 A CN 1855513A CN A2006100751538 A CNA2006100751538 A CN A2006100751538A CN 200610075153 A CN200610075153 A CN 200610075153A CN 1855513 A CN1855513 A CN 1855513A
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久保山贤一
金森宏治
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Abstract

提供一种半导体存储装置，由具有沟槽部(1a)的基板(1)、隔着绝缘膜(2)而被配设在与沟槽部(1a)邻接的基板(1)上的选择栅极(3)、被设置在选择栅极(3)下的基板(1)表面上的第一阱(1b)、隔着绝缘膜(8)而被配设在沟槽部(1a)的底部至侧壁部表面上的浮置栅极(6)、被设置在浮置栅极(6)下的沟槽部(1a)底部表面上的第二阱(1c)、被设置在沟槽部(1a)底部表面上的第一扩散区域(7a)、隔着绝缘膜(8)而被配设在浮置栅极(6)之上的控制栅极(11)构成一个单位单元，相对于选择栅极(3)，将沟槽部(1a)的侧壁面至底面附近作为沟道，第一阱(1b)的杂质浓度在第二阱(1c)的杂质浓度以下。

Description

半导体存储装置及其制造方法
技术领域
本发明涉及具有单元晶体管的半导体存储装置及其制造方法，尤其涉及每个单元存储多位信息的半导体存储装置及其制造方法。
背景技术
在现有的半导体存储装置中，作为每个单元存储多位信息的非易失性半导体存储装置，公知图14所示的具有单元晶体管的非易失性半导体存储装置(现有例1)。在现有例1涉及的非易失性半导体存储装置中，具有：夹持一导电型的带状半导体层124a并形成于半导体基板121表层上的2个带状的相反导电型区域123a、123b；从一方的相反导电型区域123a上到半导体层124a的一方侧面为止，隔着绝缘膜122a而形成的第一浮置栅极127a；从另一方的相反导电型区域123b上到半导体层124a的另一侧面为止，隔着绝缘膜122b而形成的第二浮置栅极127b；在半导体层124a的上部表面隔着绝缘膜128而形成的控制栅极130a(参照专利文献1)。根据现有例1涉及的非易失性半导体存储装置，结构本身的可靠性高，且即使进行过大的写入也可以维持俘获电荷的定域化，而且可以抑制阈值电压的偏差，仅有浮置栅极127a、127b与相反导电型区域123a、123b重合的部分能够进行微细化。
另外，在现有的半导体存储装置中，公知图15及图16所示的非易失性半导体存储装置(现有例2)。在现有例2涉及的非易失性半导体存储装置中，存储器单元中具备：在基板201表面上互相间隔并设的第一扩散区域207a及第二扩散区域207b；在第一扩散区域207a及第二扩散区域207b之间区域的基板201上隔着绝缘膜202配设的选择栅极203；在单元区域外的选择栅极203下的基板201表面上，沿与选择栅极203交叉的方向延伸配设的第三扩散区域(图15的221)；还具有：在第一扩散区域207a与选择栅极203之间的第一区域、及第二扩散区域207b与选择栅极203之间的第二区域上，隔着绝缘膜202配设的浮置栅极206；和在浮置栅极206与选择栅极203之上，隔着绝缘膜208配设的控制栅极211；其中，由第一扩散区域207a、浮置栅极206、控制栅极211与选择栅极203构成第一单位单元，由第二扩散区域207b、浮置栅极206、控制栅极211与选择栅极203构成第二单位单元。在现有例2涉及的非易失性半导体存储装置中，通过在选择栅极203上施加正电压，从而在单元区域内的选择栅极203下的基板201表面上形成反型层220。现有例2涉及的非易失性半导体存储装置，在以下方面与现有例1涉及的非易失性半导体存储装置不同：(1)选择栅极203存在的方面；(2)在选择栅极203上施加了正电压时单元区域内的选择栅极203下形成反型层220的方面；(3)将浮置栅极206下作为沟道使用的方面。
利用附图，对现有例2涉及的非易失性半导体存储装置的动作进行说明。图17是用于说明现有例2涉及的半导体存储装置的读出动作(浮置栅极中未积蓄电子的状态时的读出动作)的示意图。图18是用于说明现有例2涉及的半导体存储装置的写入动作的示意图。图19是用于说明现有例2涉及的半导体存储装置的删除动作的示意图。
参照图17，在读出动作中，在浮置栅极206中未积蓄电子的状态(删除状态；阈值电压低)下，通过在控制栅极211、选择栅极203、第三扩散区域(图15的221)上施加正电压，从而电子e从第二扩散区域207b开始，掠过浮置栅极206正下方的沟道，且掠过形成于选择栅极203下的反型层220，向第三扩散区域(图15的221)移动。另一方面，在浮置栅极206中积蓄了电子的状态(写入状态；阈值电压高)下，即使在控制栅极211、选择栅极203、第三扩散区域(图15的221)上施加正电压，由于浮置栅极206下没有沟道，故电子e不会流动(图中未示出)。通过根据电子有无流动来判断数据(0/1)，从而进行读出。
参照图18，在写入动作中，通过向控制栅极211、第二扩散区域207b施加正的高电压，施加在选择栅极203的存储器单元中流动1μA电流的程度的正的低电压，从而电子e从第三扩散区域(图15的221)开始，掠过形成于选择栅极203下的反型层220，流向第二扩散区域207b。此时，一部分电子e由于选择栅极203与浮置栅极206的边界的电场而具有高能量，因此通过浮置栅极206下的绝缘膜205(隧道(tunnel)氧化膜)而被注入浮置栅极206中。
参照图19，在删除动作中，通过向控制栅极211施加负的高电压，在基板201上施加正的高电压，从而电子e从浮置栅极206，通过浮置栅极206下的绝缘膜205(隧道氧化膜)，而被吸引到基板201。
根据现有例2涉及的非易失性半导体存储装置，与现有例1涉及的非易失性半导体存储装置相比，采用的结构是，通过将选择栅极203的沟道作为漏极进行读出，从而不需经由一方单位单元的非对象存储节点，而进行夹持选择栅极203并与非对象存储节点对向独立的另一方单位单元的对象存储节点的读出，由于实际上作为1位单元发挥作用，故在得到稳定的电路动作方面是有利的。
【专利文献1】特许第3249811号公报
然而，在现有例2涉及的非易失性半导体存储装置中，存在以下问题。
第一，伴随单元的缩小，在向选择栅极203施加正电压时，存储器单元的截止漏电增大。其理由是与单元尺寸的缩小成比例，形成于选择栅极203下的反型层220与第二扩散区域207b之间的沟道长变短，截止漏电的控制变得困难。
第二，若要抑制写入动作中的反型层220与第二扩散区域207b之间的穿通(punch through)，则导通电流Ion不工作。其理由为，由于在基板201的同一平面上配设反型层220与第二扩散区域207b，故在进行单元的微细化的情况，分开形成选择栅极203下(形成反型层220的区域)的基板201的阱(well)201b的杂质浓度、与浮置栅极206下(反型层220与第二扩散区域207b之间的区域)的基板201的阱201b的杂质浓度是困难的，存在采取穿通抑制与导通电流Ion提高这两方面中的某一方面的折衷选择(trade-off)的关系。即，为了抑制穿通而需要提高浮置栅极206下(反型层220与第二扩散区域207b之间的区域)的基板201的阱201b的杂质浓度，但此情况下，产生选择栅极晶体管的阈值电压升高、读出时的电流下降的折衷选择。
发明内容
本发明的主要课题是使伴随存储器单元的微细化的介质漏泄降低。
本发明的第一观点中的半导体存储装置，由基板、选择栅极、第一阱、浮置栅极、第二阱、第一扩散区域以及控制栅极构成一个单位单元，其中，所述基板具有规定深度的沟槽部，所述选择栅极隔着第一绝缘膜而被配设在与所述沟槽部邻接的所述基板上的第一区域中，所述第一阱被设置在所述选择栅极下的所述基板表面上，所述浮置栅极隔着第二绝缘膜而被配设在与所述第一区域邻接的所述沟槽部的底部乃至侧壁部表面的第二区域中，所述第二阱被设置在所述浮置栅极下的所述沟槽部底部表面上，所述第一扩散区域与所述第二区域邻接并且被设置在所述沟槽部底部表面的第三区域中，所述控制栅极隔着第三绝缘膜而被配设在所述浮置栅极之上；所述控制栅极与所述选择栅极立体交叉，在位于所述控制栅极延伸部位的所述基板表面的第四区域中设置第二扩散区域，相对于所述选择栅极，将所述沟槽部的侧壁面乃至底面附近作为沟道，所述第一阱的杂质浓度在所述第二阱的杂质浓度以下。
本发明的第二观点中的半导体存储装置，其中包括：互相隔开地并设了规定深度的第一沟槽部及第二沟槽部的基板；选择栅极，其隔着第一绝缘膜，而被配设在与所述第一沟槽部及所述第二沟槽部邻接的所述基板上的第一区域中；第一阱，其被设置在所述选择栅极下的所述基板表面上；第一浮置栅极，其隔着第二绝缘膜，而被配设在与所述第一区域邻接的所述第一沟槽部的底部乃至侧壁部表面的第二区域中；第二浮置栅极，其隔着第三绝缘膜，而被配设在与所述第一区域邻接的所述第二沟槽部的底部乃至侧壁部表面的第三区域中；第二阱，其被设置在所述第一浮置栅极下的所述第一沟槽部底部表面上，并且被设置在所述第二浮置栅极下的所述第二沟槽部底部表面上；第一扩散区域，其与所述第一阱邻接，并且被设置在所述第一沟槽部的底部表面上；第二扩散区域，其与所述第一阱邻接，并且被设置在所述第二沟槽部的底部表面上；第四绝缘膜，其被配设在所述选择栅极之上；控制栅极，其隔着第五绝缘膜，而被配设在所述第一浮置栅极、所述第二浮置栅极及所述第四绝缘膜之上；和第三扩散区域，其在位于所述选择栅极延伸部的所述基板表面的第四区域中，沿与所述选择电极交叉的方向延伸而被配设；由所述第一扩散区域、所述第一浮置栅极、所述控制栅极及所述选择栅极构成第一单位单元，由所述第二扩散区域、所述第二浮置栅极、所述控制栅极及所述选择栅极构成第二单位单元，相对于所述选择栅极，将所述第一沟槽部及所述第二沟槽部的侧壁面乃至底面附近作为沟道，所述第一阱的杂质浓度在所述第二阱的杂质浓度以下。
本发明的第三观点中的半导体存储装置，具有：规定深度的沟槽；自所述沟槽的底部，被嵌入得更深的扩散区域；在所述沟槽之间，被埋设得比所述规定深度浅的选择栅极；被配设在所述选择栅极正下方的第一阱；自沿着所述选择栅极延伸方向的侧面开始，经由所述沟槽的侧面而延伸至所述沟槽底面的存储节点；在所述存储节点正下方，并被配设在与所述扩散区域邻接的区域中的第二阱；和控制所述选择栅极与所述存储节点的控制栅极；所述第二阱的杂质浓度在所述第一阱的杂质浓度以上。
在本发明的第四观点中，是一种半导体存储装置的制造方法中，包括：
在基板表面上形成第一阱的步骤；在所述基板上，从下按顺序形成第一绝缘膜、第一半导体膜、第二绝缘膜的步骤；通过有选择地蚀刻规定区域的所述第二绝缘膜及所述第一半导体膜，从而形成选择栅极的步骤；将所述第二绝缘膜作为掩模，以自调整的方式蚀刻所述第一绝缘膜，将所述基板蚀刻到规定深度为止，而形成沟槽部的步骤；在所述沟槽部底部表面上形成杂质浓度在所述第一阱的杂质浓度以上的第二阱的步骤；在形成了所述沟槽部的基板整个面上形成第三绝缘膜的步骤；将形成了所述第三绝缘膜的第二半导体膜堆积在基板整个面上，通过深腐蚀，在被所述第三绝缘膜覆盖的所述沟槽部、所述第一绝缘膜、所述选择栅极及所述第二绝缘膜的侧壁上形成侧壁状的浮置栅极的步骤；和将所述第三绝缘膜与所述浮置栅极作为掩模，通过离子注入，以自调整的方式在所述沟槽部底部表面上形成扩散区域的步骤。
根据本发明(技术方案1～14)，即使在选择栅极203上施加正电压时，也可以降低存储器单元的截止漏电。其理由为，即使缩小单元尺寸，高度方向的沟道(浮置栅极侧壁附近的沟道)也存在。由此，由于可以获得有效的沟道长度，故可以降低存储器单元的截止漏电。
根据本发明(技术方案1～14)，可以抑制写入时的漏极-源极间(反型层与扩散区域之间)的穿通。其理由为，由于在物理上低于源极侧的反型层的位置上配置漏极侧的第一扩散区域、第二扩散区域，故不会对选择栅极下(形成反型层的区域)的基板的杂质浓度造成影响，可以设定浮置栅极下(反型层与扩散区域之间的区域)的基板的杂质浓度。而且，若将浮置栅极下(反型层与扩散区域之间的区域)的基板的杂质浓度设定得比选择栅极下(形成反型层的区域)的基板的杂质浓度还高，则在抑制穿通方面是有利的。另外，存储器单元的导通电流Ion提高。其理由为，由于可以使选择栅极下(形成反型层的区域)的基板的杂质浓度比浮置栅极下(反型层与扩散区域之间的区域)的基板的杂质浓度低，故可以降低选择栅极下的沟道电阻。即，通过提高浮置栅极下(反型层与扩散区域之间的区域)的基板的杂质浓度，从而可以防止穿通，并且通过降低选择栅极下(形成反型层的区域)的基板的杂质浓度，从而可以降低选择栅极的阈值，且可以降低选择栅极的沟道电阻。由此，可以使存储器单元的读出时的电流提高。
附图说明
图1是示意性表示本发明的实施方式1涉及的半导体存储装置的构成的部分俯视图；
图2是示意性表示本发明的实施方式1涉及的半导体存储装置的构成的(图1的)X-X’间的部分剖面图；
图3是示意性表示本发明的实施方式1涉及的半导体存储装置的制造方法的第一工序剖面图；
图4是示意性表示本发明的实施方式1涉及的半导体存储装置的制造方法的第二工序剖面图；
图5是示意性表示本发明的实施方式1涉及的半导体存储装置的制造方法的第三工序剖面图；
图6是示意性表示本发明的实施方式1涉及的半导体存储装置的制造方法的第四工序剖面图；
图7是示意性表示本发明的实施方式1涉及的半导体存储装置的制造方法的第五工序剖面图；
图8是示意性表示本发明的实施方式1涉及的半导体存储装置的存储器单元阵列的构成的俯视图；
图9是用于说明本发明的实施方式1涉及的半导体存储装置的读出动作(浮置栅极中没有积蓄电子的状态时的读出动作)的示意图；
图10是用于说明本发明的实施方式1涉及的半导体存储装置的写入动作的示意图；
图11是用于说明本发明的实施方式1涉及的半导体存储装置的删除动作的示意图；
图12是用于说明本发明的实施方式1涉及的半导体存储装置的第二写入动作的示意图；
图13是用于说明本发明的实施方式1涉及的半导体存储装置的第二删除动作的示意图；
图14是示意性表示现有例1涉及的半导体存储装置的构成的部分剖面图；
图15是示意性表示现有例2涉及的半导体存储装置的构成的部分俯视图；
图16是示意性表示现有例2涉及的半导体存储装置的构成的(图15的)Y-Y’间的部分剖面图；
图17是用于说明现有例2涉及的半导体存储装置的读出动作(浮置栅极中没有积蓄电子的状态时的读出动作)的示意图；
图18是用于说明现有例2涉及的半导体存储装置的写入动作的示意图；
图19是用于说明现有例2涉及的半导体存储装置的删除动作的示意图。
图中：1、201-基板(p型硅基板)，1a-沟槽部(trench)，1b、201b-第一阱(p-型扩散区域)，1c-第二阱(p-型扩散区域)，2、202-绝缘膜(硅氧化膜、选择栅极绝缘膜)，3、203-选择栅极(多晶硅膜、半导体膜)，4、204-绝缘膜(硅氮化膜)，5、205-绝缘膜(硅氧化膜、隧道氧化膜)，6、206-浮置栅极(多晶硅膜、半导体膜)，7-扩散区域(局部位线)，7a、207a-第一扩散区域(局部位线)，7b、207b-第二扩散区域(局部位线)，8、208-绝缘膜(ONO膜)，8a-硅氧化膜(ONO底部氧化膜)，8b-硅氮化膜，8c-硅氧化膜(ONO顶部氧化膜)，9、209-绝缘膜(硅氧化膜、热氧化膜)，11、211-控制栅极(字线、多晶硅)，12-低电阻材料(字线)，13-侧壁(硅氧化膜)，14-层间绝缘膜(硅氧化膜)，16-Al布线，20、220-反型层，21、221-第三扩散区域(埋入扩散区域、共用源极扩散区域)，23-位线，24-选择栅极端子，30-存储器单元区域，40a、40b-Y开关，121-半导体基体，122a、122b-绝缘膜，123a、123b-相反导电型区域，124a-半导体层，127a-第一浮置栅极，127b-第二浮置栅极，128-绝缘膜，130a-控制栅极。
具体实施方式
(实施方式1)
利用附图说明本发明的实施方式1的半导体存储装置。图1是示意性表示本发明的实施方式1涉及的半导体存储装置的构成的部分俯视图。图2是示意性表示本发明的实施方式1涉及的半导体存储装置的构成的(图1的)X-X’间的部分剖面图。而且，在图1中，虽然记载着具有多个存储器单元的半导体存储装置，但以下只对其中一个存储器单元进行说明。
半导体存储装置是每个单元存储2位信息的非易失性半导体存储装置。半导体存储装置具有：基板1、绝缘膜2、选择栅极3、绝缘膜4、绝缘膜5、浮置栅极6、第一扩散区域7a、第二扩散区域7b、绝缘膜8、绝缘膜9、控制栅极11与第三扩散区域(图1的21)。半导体存储装置中的一个单位单元，如在图2中以单点划线所表示的那样，由1个第二扩散区域7b、1个浮置栅极6、控制栅极11与选择栅极3构成。半导体存储装置中的2位单元，通过共用一个选择栅极3，并将2个单位单元配置为线对称而构成。即，在图2中，2位单元的另一个单位单元由1个第一扩散区域7a、1个浮置栅极6、控制栅极11与选择栅极3构成。
基板1是P型硅基板，在相邻的选择栅极3之间的区域上具有规定深度的沟槽部1a(参照图2)。沟槽部1a的深度优选距基板1表面50nm以上100nm以下。基板1在选择栅极3下具有第一阱1b。基板1在浮置栅极6下具有第二阱1c。在此，第一阱1b为p-型扩散区域，第二阱1c为具有第一阱1b的杂质浓度以上的杂质浓度的p-型扩散区域。在此，第一阱1b的杂质浓度，为了降低选择栅极3正下方的沟道电阻(反转电阻)并使导通电流工作，优选为第二阱1c的杂质浓度以下。第一阱1b也称为共用源极扩散区域。
参照图1，在基板1上，关于成为连接第二扩散区域7b与第三扩散区域21的通路的沟道，作为在从上面观察基板1时的形状，具有沿与选择栅极3的平面形状关联规定的1个方向而从1个第三扩散区域21侧延伸的第一路径L，还具有第二路径S，该第二路径S是通过将从1个第三扩散区域21侧延伸的第一路径L的端部弯曲而成，并沿与第一方向成规定角度(例如直角)的第二方向延伸到其他第二扩散区域7b侧。第一路径L中、单元区域内的选择栅极3下的沟道，当向选择栅极3施加了正电压时成为反型层20。在第二路径S中，不只基板1的沟槽部1a的底部，侧壁部的区域也作为沟道区域使用(参照图1、2)。同样，关于成为连接第一扩散区域7a与第三扩散区域21的通路的沟道区域，作为从上面观察基板1时的形状，具有沿选择栅极3的长度方向而从1个第三扩散区域21侧延伸的第一路径，第一路径L的端部被弯曲，具有沿与第一方向成规定角度(直角)的第二方向延伸并到达第一扩散区域7a侧的第二路径。
绝缘膜2设置在相邻的沟槽部1a之间的基板1上。绝缘膜2上例如可以采用硅氧化膜(参照图2)。绝缘膜2也称为选择栅极绝缘膜。
选择栅极3为设置在绝缘膜2之上的导电膜(参照图2)。选择栅极3例如可以采用多晶硅。
绝缘膜4设置在选择栅极3上(参照图2)。
绝缘膜5设置在绝缘膜4的侧壁、选择栅极3的侧壁、绝缘膜2的侧壁、基板1的沟槽部1a的侧壁乃至底部、和浮置栅极6之间。绝缘膜5例如可以采用硅氧化膜(参照图2)。绝缘膜5也称为隧道氧化膜。
浮置栅极6隔着绝缘膜5而被设置在相邻的沟槽部1a之间的基板1、绝缘膜2、选择栅极3及绝缘膜4的层叠体构成的选择栅极结构的两侧(参照图2)。浮置栅极6例如可以采用多晶硅。浮置栅极6若从剖面看，则形成为侧壁状，若从平面方向看，则配设为岛状(参照图1)。
第一扩散区域7a及第二扩散区域7b，是设于基板1的沟槽部1a底面的规定区域(相邻浮置栅极6之间)的n+型扩散区域，沿选择栅极3延伸的方向配设(参照图1、2)。第一扩散区域7a及第二扩散区域7b，因与选择栅极3的关系，在写入时成为单元晶体管的漏极区域，在读出时成为源极区域。第一扩散区域7a及第二扩散区域7b也称为局部位线。第一扩散区域7a及第二扩散区域7b的浓度相同。
绝缘膜8是配设在浮置栅极6与控制栅极11之间的绝缘膜(参照图2)。绝缘膜8例如可以采用具有高绝缘性且介电常数高且适于薄膜化的硅氧化膜8a、硅氮化膜8b、硅氧化膜8c构成的ONO膜。
绝缘膜9是配设在硅氧化膜8a与基板1(的第二扩散区域7b)之间的绝缘膜(参照图2)。绝缘膜9例如可以采用热氧化产生的硅氧化膜(热氧化膜)或以CVD法成膜的硅氧化膜。
控制栅极11沿与选择栅极3的长度方向正交的方向延伸，并与选择栅极3立体交叉(参照图1)。控制栅极11在与选择栅极3的交叉部，与设置在选择栅极3的上层的硅氧化膜8c的上面对接(参照图2)。控制栅极11隔着绝缘膜5、浮置栅极6及绝缘膜，而被设置在相邻的沟槽部1a之间的基板1、绝缘膜2、选择栅极3、及绝缘膜4的层叠体构成的选择栅极结构的两侧(参照图2)。控制栅极11由导电膜构成，例如可以采用多晶硅。在控制栅极11的表面上设置高熔点金属硅化物(silicide)(图中未示出)，也可以采用低电阻化的结构。控制栅极11成为字线。
第三扩散区域21是n+型扩散区域，成为单元晶体管的源极/漏极区域(参照图1)。第三扩散区域21在单元区域外沿与选择栅极3的长度方向正交的方向延伸，并与选择栅极3立体交叉。第三扩散区域21在与选择栅极3的交叉部，形成于在选择栅极3的下层设置的绝缘膜2正下方的基板1表层(图中未示出)。
接着，利用附图，对实施方式1涉及的半导体存储装置的制造方法的一例进行说明。图3～7是示意性表示本发明的实施方式1涉及的半导体存储装置的制造方法的工序剖面图。而且，图6、7是按顺序表示分别沿图5(c)的A、B、C线观察基板剖面时的制造工序的图，A、B、C线分别对应于选择栅极、浮置栅极、扩散区域。
首先，在基板1上做成元件分离区域(图中未示出)，在基板1的单元区域上形成用于形成第一阱1b(p-型扩散区域)的光致抗蚀剂(图中未示出)，将该光致抗蚀剂作为掩模，在基板1表面上形成第一阱1b，然后除去该光致抗蚀剂(参照图3(a))。在此，在形成第一阱1b时，注入硼离子等，使之成为必要的表面浓度。
接着，在基板1上形成用于形成第三扩散区域(图1的21)的光致抗蚀剂(图中未示出)，将该光致抗蚀剂作为掩模，在基板1表面上形成第三扩散区域(图1的21)，然后除去该光致抗蚀剂(图中未示出)。在此，第三扩散区域(图1的21)的形成例如可以通过以规定的剂量(dose)注入砷(As)离子来达成。离子注入后，也可以根据需要来实施氮气气氛中热处理。
接下来，在基板1上形成硅氧化膜2，在硅氧化膜2之上形成多晶硅膜3，在多晶硅膜3上形成硅氮化膜4(参照图3(b))。在此，在硅氧化膜2的形成中，通过热氧化，例如成膜为膜厚10～15nm左右。另外，多晶硅膜3的膜厚例如为60～80nm左右。希望多晶硅膜3通过掺磷多晶硅或砷杂质的离子注入等方法，形成为n型。另外，硅氮化膜4的形成可以通过CVD(化学气相生长)法等来达成。
接着，在硅氮化膜4上形成用于形成选择栅极的光致抗蚀剂(图中未示出)，将该光致抗蚀剂作为掩模，通过选择性地蚀刻硅氮化膜4及多晶硅膜3来形成选择栅极3，然后除去该光致抗蚀剂(参照图3(c))。而且，在这里形成选择栅极3之后，除去光致抗蚀剂，但也可以根据加工性的优良度，在下一工序的形成沟槽部1a之后除去光致抗蚀剂。
接下来，将剩下的硅氮化膜4作为掩模，以自调整(self align)来蚀刻硅氧化膜2，通过将基板1蚀刻到规定的深度，从而形成沟槽部1a，然后在基板1的沟槽部1a表面上形成第二阱1c(参照图4(a))。在此，在第二阱1c的形成中，为了抑制选择栅极3正下方的反型层与第一扩散区域7a(局部位)或者第二扩散区域7b(局部位)之间的穿通，优选通过硼离子等的注入而成为第一阱1b的杂质浓度以上的杂质浓度。
然后，在基板整个面上形成硅氧化膜5(参照图4(b))。在此，硅氧化膜5的形成通过CVD(化学气相生长)法、热氧化法、CVD与热氧化的组合、基(radical)氧化法等来进行。
接着，在基板整个面上堆积多晶硅膜6，通过深腐蚀(etch back)而在由硅氧化膜5覆盖的沟槽部1a、硅氧化膜2、选择栅极3及硅氮化膜4的侧壁上，形成侧壁状且带状的浮置栅极6(参照图4(c))。在此，多晶硅膜6的堆积通过CVD法来进行。另外，多晶硅膜6优选为含有磷或砷杂质的n型。而且，该阶段的浮置栅极6相对于图4(c)的图面，在深度方向上形成为带状。
接下来，将所形成的硅氧化膜5与浮置栅极6作为掩模，进行离子注入，以自调整的方式，在基板1的沟槽部1a底部表面上形成第一扩散区域7a、第二扩散区域7b(参照图5(a))。在此，第一扩散区域7a、第二扩散区域7b中例如以1015cm-2的剂量注入砷离子。离子注入后，根据需要也可以实施氮气气氛内的热处理。
其后，形成硅氧化膜9。在此，成为沟槽部1a的底部氧化膜的硅氧化膜9形成得非常厚。即，通过热氧化，由于基板1(硅)中的高浓度杂质(例如砷等)，氧化速度增加(氧化增速扩散)，如图5(b)所示，注入了砷离子的第一扩散区域7a、第二扩散区域7b上的硅氧化膜9的膜厚增大。或者，也可以通过利用CVD法成膜硅氧化膜9，从而在浮置栅极之间埋入硅氧化膜9，然后使硅氧化膜9的表面平坦化，将所埋入的硅氧化膜9蚀刻到所希望的高度为止来形成。之后，在基板整个面上例如通过CVD法形成硅氧化膜8a，以覆盖硅氧化膜8a的方式形成硅氮化膜8b，在其上形成硅氧化膜8c(参照图5(b))。
接着，在硅氧化膜8c之上形成多晶硅膜11，在多晶硅膜11的上面被覆低电阻材料12(WSi等)(参照图5(c))。或者，也可以采用高熔点金属硅化物工艺。
接下来，在低电阻材料12上形成用于形成字线的光致抗蚀剂(图中未示出)，将该光致抗蚀剂作为掩模，例如通过干蚀刻法，有选择地除去低电阻材料12、多晶硅膜11、硅氧化膜8c、硅氮化膜8b、硅氧化膜8a、浮置栅极6，从而形成带状的控制栅极11及岛状的浮置栅极6，然后除去该光致抗蚀剂(参照图6(a))。即，以硅氮化膜4、硅氧化膜2作为抑制机构(stopper)，通过蚀刻来形成图案。
接着，为了存储器单元阵列区域的外围栅极(图中未示出)的制作(例如LDD(Lightly Doped Drain)区域制作)，用掩模(图中未示出)覆盖存储器单元阵列区域，做成外围栅极后，除去掩模，在控制栅极11的长度方向两侧形成硅氧化膜的侧壁13(参照图6(b))。
接下来，制作外围栅极的源极、漏极扩散区域(图中未示出)，然后形成层间绝缘膜14(图7(a))。
接着，在层间绝缘膜14形成达到低电阻材料12的接触孔，然后在该接触孔形成Al布线16(参照图7(b))。
接着，利用附图，本发明的实施方式1涉及的半导体存储装置的存储器单元阵列的构成进行说明。图8是示意性表示本发明的实施方式1涉及的半导体存储装置的存储器单元阵列的构成的俯视图。
参照图8，实施方式1涉及的半导体存储装置的存储器单元阵列，设有沿基板表面(表层)的一个方向延伸并相互分开配设、并通过触点而连接到位线上的多列扩散区域7(也称为“局部位线”)。另外，在基板表面上，在自多列扩散区域7的长度方向两端离开的位置上，设有沿与一个方向正交的方向延伸的嵌入扩散区域21(与图1的21对应)。此外，设有隔着绝缘膜(图中未示出)而被设置在基板上、并沿与扩散区域7的长度方向正交的方向延伸的多根字线12。并且，在基板上设有隔着绝缘膜(图中未示出)设置并在扩散区域7的列之间沿一个方向延伸的选择栅极3，选择栅极3经由图中未示出的绝缘膜而与嵌入扩散区域21立体交叉。
在图8所示的例子中，在存储器单元扩散区域(也称为“存储器单元区域”)30两侧，设置有Y开关(也称为“选择晶体管”或“存储单元(bank)选择晶体管”)40a、40b。
Y开关40a备有第一、第二选择晶体管(也称为“存储单元选择晶体管”)Tr1、Tr2，其经由触点/通孔而将成为源极或漏极的一方扩散区域与配设于第二铝布线层的整体(global)位线GBL1连接，栅电极分别作为选择线SL1、SL2，经由触点而将成为漏极或源极的另一方扩散区域与在第一铝布线层的对应的位线23连接。
Y开关40b备有第三、第四选择晶体管(也称为“存储单元选择晶体管”)Tr3、Tr4，其经由触点/通孔而将成为源极或漏极的一方扩散区域连接在配设于第二铝布线层中的整体位线GBL2上，栅电极分别作为选择线SL3、SL4，经由触点而将成为漏极或源极的另一方扩散区域连接在第一铝布线层的对应的位线23上。基板表面的扩散区域7与对应的第一铝布线层的位线23，经由触点相连。
在与第一、第二选择晶体管Tr1、Tr2连接的第二、第四位线上，使存储器单元区域30从Y开关40a侧向Y开关40b侧延伸，在与第三、第四选择晶体管Tr3、Tr4连接的第一、第三位线上，使存储器单元区域30从Y开关40b侧向Y开关40a侧延伸。
在图8所示的例子中，存储器单元阵列，将字线12以5段为单位而构成一组，设置有两组。而且，在本发明中，存储器单元阵列的构成当然不会限定为以5段字线为单位的2组的构成。
在字线12群的两侧设有嵌入扩散区域21。对于字线12群的2组，设有3个嵌入扩散区域21。通过在存储器单元阵列的各组(子阵列)两侧设置嵌入扩散区域21，从而如后所述，可以增加读出电流。
在存储器单元区域30的基板上，沿扩散区域7之间配置的选择栅极3，与配设在存储器单元区域30两侧的两个选择栅极端子24(SG1、SG2)交替地连接。配设在存储器单元区域30两侧的第一、第二选择栅极端子SG1、SG2和存储器单元区域30的选择栅极3由同一导电材料构成，在图3(c)的制造工序中，被同时图案形成。在图8所示的布局中，第一、第二选择栅极端子SG1、SG2，分别在存储器单元区域30的一侧的嵌入扩散区域21与Y开关40a之间、以及存储器单元区域30的另一侧的嵌入扩散区域21与Y开关40b之间，与字线12的长度方向并列配设。从第一选择栅极端子SG1开始，选择栅极3在扩散区域7之间的区域中，在第二选择栅极端子SG2侧超过存储器单元区域30的端部及嵌入扩散区域21而延伸存在；从第二选择栅极端子SG2开始，选择栅极3在扩散区域7之间的区域中，在第一选择栅极端子SG1侧超过存储器单元区域30的端部及嵌入扩散区域21而延伸存在。而且，在图8中，嵌入扩散区域21当然并未限定于嵌入型的扩散区域。
接下来，利用附图，对本发明的实施方式1涉及的半导体存储装置的动作进行说明。图9是用于说明本发明的实施方式1涉及的半导体存储装置的第一读出动作(浮置栅极中未积蓄有电子的状态时的读出动作)的示意图。图10是用于说明本发明的实施方式1涉及的半导体存储装置的第一写入动作的示意图。图11是用于说明本发明的实施方式1涉及的半导体存储装置的第一删除动作的示意图。
参照图9，在第一读出动作中，在成为读出对象的单元的控制栅极11、选择栅极3、第三扩散区域21上施加正电压。例如，在控制栅极11上施加电压VCG＝6V，在选择栅极3上施加电压VSG＝5V，在成为漏极的第三扩散区域21(嵌入扩散层)上施加电压VCS＝1.4V，在成为源极侧的第二扩散区域7b(局部位线)及基板1上施加接地电位(GND＝0V)。由此，在浮置栅极6中没有积蓄电子的状态(删除状态；阈值电压低)下，电子e从第二扩散区域7b开始，掠过浮置栅极6正下方乃至侧壁附近的沟道区域，而且掠过形成于选择栅极3之下的反型层20，并向第三扩散区域(图1的21)移动(参照图8的“读出电流方向”)。另一方面，在浮置栅极6中积蓄了电子的状态(写入状态；阈值电压高)下，由于浮置栅极6下没有沟道，故电子e不流动(图中未示出)。通过根据电子e是否流动来判断数据(0/1)，从而进行读出。
参照图10，在第一写入动作中，在成为写入对象的单元的控制栅极11、第二扩散区域7b上施加正的高电压，在选择栅极3上施加存储器单元中流动1μA的电流程度的正的低电压。例如，在控制栅极11上施加电压VCG＝9V，在选择栅极3上施加电压VSG＝阈值电压(或比阈值电压还高规定电压的电压；例如2V)，在成为漏极侧的第二扩散区域7b(局部位线)施加电压VLB＝5V，在成为源极侧的第三扩散区域21(嵌入扩散层)及基板上施加接地电位(GND＝0V)。由此，电子e从第三扩散区域(图1的21)开始，掠过形成于选择栅极3下的反型层20，掠过浮置栅极6侧壁乃至正下方的沟道区域，流向第二扩散区域7b。此时，一部分电子e由于选择栅极3与浮置栅极6的边界的电场而具有高能量，因此通过浮置栅极6侧壁乃至正下方(主要是侧壁)的隧道氧化膜5而被注入到浮置栅极6中(参照图8的“写入电流方向”)。在此，通过在选择栅极3下的沟道电阻与浮置栅极6的侧壁乃至正下方的沟道电阻上产生大的差，从而在这些边界上产生电场集中。通过利用该电场集中来加速电子，并向浮置栅极6注入电子，从而进行写入。
参照图11，在删除动作中，在控制栅极11上施加负的高电压，在基板1上施加正的高电压。例如，在控制栅极11上施加电压VCG＝-9V，在基板1上施加电压Vsub＝9V，使第二扩散区域7b(局部位线)、选择栅极3及第三扩散区域21(嵌入扩散层)为开路(open)。由此，电子e从浮置栅极6，通过浮置栅极6正下方乃至侧壁的隧道氧化膜5而被吸引到基板1。
接着，利用附图，对本发明的实施方式1涉及的半导体存储装置的其他写入动作及删除动作进行说明。图12是用于说明本发明的实施方式1涉及的半导体存储装置的第二写入动作的示意图。图13是用于说明本发明的实施方式1涉及的半导体存储装置的第二删除动作的示意图。
参照图12，在第二写入动作中，在成为写入对象的单元的控制栅极11、第二扩散区域7b上施加正的高电压，在选择栅极3上施加存储器单元中流动1μA的电流程度的正的低电压。例如，在控制栅极11上施加电压VCG＝9V，在成为漏极侧的第二扩散区域7b(局部位线)施加电压VLB2＝5V，在选择栅极3上施加阈值电压(或比阈值电压还高规定电压的电压)，在成为源极侧的第一扩散区域7a(局部位线)及基板上施加接地电位(GND＝0V)。由此，电子e从第一扩散区域7a开始，不管第一扩散区域7a侧的浮置栅极6下的沟道的数据状态如何，都掠过形成于选择栅极3下的反型层20，掠过浮置栅极6侧壁乃至正下方的沟道区域，流向第二扩散区域7b。此时，一部分电子e由于选择栅极3与浮置栅极6的边界的电场而具有高能量，因此通过第一扩散区域7a侧的浮置栅极6侧壁乃至正下方(主要是侧壁)的隧道氧化膜5而被注入到浮置栅极6中。此时，由于选择栅极3的电压VSG，在选择栅极3的沟道中，电流被集中在一起。而且，由于选择栅极3的沟道电阻比其他区域高，故在选择栅极3的沟道与浮置栅极6的沟道的边界上电场集中。在电场集中的选择栅极3的沟道与浮置栅极6的沟道的边界上电子被加速，通过从浮置栅极6的源极侧的第一扩散区域7a注入电子，从而进行写入。由此，用于源极、漏极的扩散区域7a、7b的电阻比利用了选择栅极3的反型层的源极线还低，因此可以降低因位位置导致的施加在单元的源极-漏极间的电压偏差。这表示可以抑制存储器单元阵列内的由于位位置所导致的写入特性的偏差，其结果是，可以减少写入延迟位，可以使存储器块的写入时间高速化。
参照图13，在删除动作中，在控制栅极11上施加负的高电压，在选择栅极3上施加正的电压。例如，在控制栅极11上施加电压VCG＝-9V，在选择栅极3上施加电压VSG＝3V，使第一扩散区域7a、第二扩散区域7b(局部位线)、基板1及第三扩散区域(图1的21)为开路(open)。由此，电子e从浮置栅极6，通过浮置栅极6侧壁的隧道氧化膜5而被吸引到选择栅极3。
根据实施方式1，可以达到以下的效果。
第一效果是可以降低存储器单元的截止漏电。其理由为，即使缩小单元尺寸，高度方向的沟道(浮置栅极6侧壁附近的沟道)也存在。由此，由于可以获得有效的沟道长度，故可以降低存储器单元的截止漏电。
第二效果是可以抑制写入时(第一写入动作)的漏极-源极间的穿通。其理由为，由于在物理上低于源极侧的反型层20的位置上配置有漏极侧的第一扩散区域7a、第二扩散区域7b，故不会对选择栅极3下(形成反型层20的区域)的第一阱1b造成影响，可以设定浮置栅极6下(反型层20与第二扩散区域7b之间的区域)的第二阱1c的杂质浓度。由于可以将第二阱1c的杂质浓度设定得比第一阱1b的杂质浓度还高，故在抑制穿通方面是有利的。另外，也有存储器单元的导通电流Ion提高的效果。其理由为，由于可以使选择栅极3下(形成反型层20的区域)的第一阱1b的杂质浓度比浮置栅极6下(反型层20与第二扩散区域7b之间的区域)的第二阱1c的杂质浓度还低，故可以降低选择栅极3下的沟道电阻。即，通过提高浮置栅极6下(反型层20与第二扩散区域7b之间的区域)的第二阱1c的杂质浓度，从而可以防止穿通，并且通过降低选择栅极3下(形成反型层20的区域)的第一阱1b的杂质浓度，从而可以降低选择栅极3的阈值，且可以降低选择栅极3的沟道电阻。由此，可以使存储器单元的读出时的电流提高。
第三效果是：在共有选择栅极3的2个单位单元中，在写入一方的单位单元的存储节点时，不会写入另一方的单位单元的存储节点。其理由为，沟道电流不流经两个单位单元各自的第一扩散区域7a、7b间。

Claims (14)

1.一种半导体存储装置，由基板、选择栅极、第一阱、浮置栅极、第二阱、第一扩散区域以及控制栅极构成一个单位单元，其中
所述基板具有规定深度的沟槽部，
所述选择栅极隔着第一绝缘膜而被配设在与所述沟槽部邻接的所述基板上的第一区域中，
所述第一阱被设置在所述选择栅极下的所述基板表面上，
所述浮置栅极隔着第二绝缘膜而被配设在与所述第一区域邻接的所述沟槽部的底部乃至侧壁部表面的第二区域中，
所述第二阱被设置在所述浮置栅极下的所述沟槽部底部表面上，
所述第一扩散区域与所述第二区域邻接并且被设置在所述沟槽部底部表面的第三区域中，
所述控制栅极隔着第三绝缘膜而被配设在所述浮置栅极之上；
所述控制栅极与所述选择栅极立体交叉，
在位于所述控制栅极延伸部位的所述基板表面的第四区域中设置第二扩散区域，
相对于所述选择栅极，将所述沟槽部的侧壁面乃至底面附近作为沟道，
所述第一阱的杂质浓度在所述第二阱的杂质浓度以下。
2.根据权利要求1所述的半导体存储装置，其特征在于，还包括被配设在所述选择栅极之上的第四绝缘膜，所述沟槽部是将所述第四绝缘膜作为掩模而以自调整的方式制作出来的。
3.根据权利要求1或2所述的半导体存储装置，其特征在于，所述沟槽部的深度为距所述基板表面50nm以上100nm以下。
4.根据权利要求1～3中任一项所述的半导体存储装置，其特征在于，所述第一扩散区域是将所述选择栅极及所述浮置栅极作为掩模，以自调整的方式制造出来的。
5.根据权利要求1～4中任一项所述的半导体存储装置，其特征在于，所述第三绝缘膜由依次层叠硅氧化膜、硅氮化膜及硅氧化膜而成的层叠电介质膜构成。
6.根据权利要求1～5中任一项所述的半导体存储装置，其特征在于，通过在所述控制栅极上施加规定的正电压，在所述选择栅极上施加规定的正电压，在成为漏极侧的所述第二扩散区域上施加规定的正电压，在成为源极的所述第一扩散区域及所述基板上施加接地电位，从而进行单元的读出。
7.根据权利要求1～5中任一项所述的半导体存储装置，其特征在于，通过在所述控制栅极上施加规定的正电压，在所述选择栅极上施加阈值电压、或比阈值电压还高规定电压的电压，在成为漏极侧的所述第一扩散区域上施加规定的正电压，在成为源极的所述第二扩散区域及所述基板上施加接地电位，从而进行单元的写入。
8.根据权利要求1～5中任一项所述的半导体存储装置，其特征在于，通过在所述控制栅极上施加规定的负电压，在所述基板上施加规定的正电压，从而进行单元的删除。
9.根据权利要求1～5中任一项所述的半导体存储装置，其特征在于，通过在所述控制栅极上施加规定的负电压，在所述选择栅极上施加规定的正电压，从而进行单元的删除。
10.一种半导体存储装置，其中包括：
互相隔开地并设了规定深度的第一沟槽部及第二沟槽部的基板；
选择栅极，其隔着第一绝缘膜，而被配设在与所述第一沟槽部及所述第二沟槽部邻接的所述基板上的第一区域中；
第一阱，其被设置在所述选择栅极下的所述基板表面上；
第一浮置栅极，其隔着第二绝缘膜，而被配设在与所述第一区域邻接的所述第一沟槽部的底部乃至侧壁部表面的第二区域中；
第二浮置栅极，其隔着第三绝缘膜，而被配设在与所述第一区域邻接的所述第二沟槽部的底部乃至侧壁部表面的第三区域中；
第二阱，其被设置在所述第一浮置栅极下的所述第一沟槽部底部表面上，并且被设置在所述第二浮置栅极下的所述第二沟槽部底部表面上；
第一扩散区域，其与所述第一阱邻接，并且被设置在所述第一沟槽部的底部表面上；
第二扩散区域，其与所述第一阱邻接，并且被设置在所述第二沟槽部的底部表面上；
第四绝缘膜，其被配设在所述选择栅极之上；
控制栅极，其隔着第五绝缘膜，而被配设在所述第一浮置栅极、所述第二浮置栅极及所述第四绝缘膜之上；和
第三扩散区域，其在位于所述选择栅极延伸部的所述基板表面的第四区域中，沿与所述选择电极交叉的方向延伸而被配设；
由所述第一扩散区域、所述第一浮置栅极、所述控制栅极及所述选择栅极构成第一单位单元，
由所述第二扩散区域、所述第二浮置栅极、所述控制栅极及所述选择栅极构成第二单位单元，
相对于所述选择栅极，将所述第一沟槽部及所述第二沟槽部的侧壁面乃至底面附近作为沟道，
所述第一阱的杂质浓度在所述第二阱的杂质浓度以下。
11.根据权利要求10所述的半导体存储装置，其特征在于，
形成于所述选择栅极正下方的所述基板表层上，并成为连接所述第三扩散区域、与所述第一扩散区域及所述第二扩散区域中的一方扩散区域的通路的沟道，作为从上面观察所述基板时的形状，
具有从所述第三扩散区域侧开始沿所述选择栅极的长度方向延伸的第一路径，
还具有第二路径，其通过将沿所述选择栅极的长度方向延伸的所述第一路径，在所选择的所述控制栅极正下方弯曲而成，并沿与所述第一路径正交的方向延伸，且到达所述第一扩散区域及所述第二扩散区域中的所述一方扩散区域。
12.根据权利要求10或11所述的半导体存储装置，其特征在于，通过在所述控制栅极上施加规定的正电压，在所述选择栅极上施加阈值电压、或比阈值电压还高规定电压的电压，在成为漏极侧的所述第二扩散区域上施加规定的正电压，在成为源极的所述第一扩散区域及所述基板上施加接地电位，从而进行单元的写入。
13.一种半导体存储装置，具有：
规定深度的沟槽；
自所述沟槽的底部，被嵌入得更深的扩散区域；
在所述沟槽之间，被埋设得比所述规定深度浅的选择栅极；
被配设在所述选择栅极正下方的第一阱；
自沿着所述选择栅极延伸方向的侧面开始，经由所述沟槽的侧面而延伸至所述沟槽底面的存储节点；
在所述存储节点正下方，并被配设在与所述扩散区域邻接的区域中的第二阱；和
控制所述选择栅极与所述存储节点的控制栅极；
所述第二阱的杂质浓度在所述第一阱的杂质浓度以上。
14.一种半导体存储装置的制造方法，包括：
在基板表面上形成第一阱的步骤；
在所述基板上，从下按顺序形成第一绝缘膜、第一半导体膜、第二绝缘膜的步骤；
通过有选择地蚀刻规定区域的所述第二绝缘膜及所述第一半导体膜，从而形成选择栅极的步骤；
将所述第二绝缘膜作为掩模，以自调整的方式蚀刻所述第一绝缘膜，将所述基板蚀刻到规定深度为止，而形成沟槽部的步骤；
在所述沟槽部底部表面上形成杂质浓度在所述第一阱的杂质浓度以上的第二阱的步骤；
在形成了所述沟槽部的基板整个面上形成第三绝缘膜的步骤；
将形成了所述第三绝缘膜的第二半导体膜堆积在基板整个面上，通过深腐蚀，在被所述第三绝缘膜覆盖的所述沟槽部、所述第一绝缘膜、所述选择栅极及所述第二绝缘膜的侧壁上形成侧壁状的浮置栅极的步骤；和
将所述第三绝缘膜与所述浮置栅极作为掩模，通过离子注入，以自调整的方式在所述沟槽部底部表面上形成扩散区域的步骤。
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