CN101667581A - 一种分栅型埋层浮栅式的非易失性存储单元及其制造方法 - Google Patents
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Abstract
本发明提供一种分栅型埋层浮栅式的非易失性存储单元及其制造方法。包括半导体衬底、源区、漏区、沟道区、浮栅、源极和控制栅，浮栅在第一绝缘介质层之下，完全掩埋在半导体衬底中，浮栅与半导体衬底之间的第二绝缘介质层与第一绝缘介质层相连并将浮栅完全包围，浮栅和第二绝缘介质层位于源区和漏区之间，第二绝缘介质层远离漏区的一侧与源区接触，沟道区包括漏区到第二绝缘介质层之间沿半导体衬底表面的第一沟道区和沿第二绝缘介质层表面至源区的第二沟道区，浮栅与控制栅之间、浮栅与源极之间均有第一绝缘介质层，源极底部有水平突出的部分位于第一绝缘介质层的上方，与浮栅在垂直于半导体衬底表面的方向上有覆盖部分。
Description
技术领域
本发明涉及半导体存储单元和制造半导体存储单元的方法，具体涉及一种分栅型埋层浮栅式的非易失性存储单元及其制造方法。
背景技术
非易失性存储器(Non-volatile Memory，NVM)指的是一种具有MOS晶体管结构的存储单元，这种单元结构一般包括源区、漏区、沟道区、控制栅和浮栅。浮栅结构是非易失性存储单元的MOS晶体管与普通MOS晶体管最主要的区别，其在这种存储单元结构中起到存储电荷的作用，使得存储单元在断电的情况下依然能够保持所存储的信息，从而使得这种存储器有非易失性的特点。目前，浮栅结构一般采用叠栅或分栅结构，并且位于半导体衬底表面之上，且在沟道区栅氧化层的上方。图1为对比文献美国专利“Selfaligned method of forming a semiconductor array of non-volatilememory”(美国专利号6706592)所提出的分栅结构的非易失性存储单元剖面图。如图1所示，在半导体衬底100上，形成源区110、漏区115、沟道区116、浮栅105、源极111、控制栅114、介质氧化层104、隧道氧化层105、绝缘间隔层107、间隔氧化层109、介质氧化层106和氧化层112，其中沟道区116位于源区110和漏区115之间，并且沿半导体衬底的表面，源极111位于源区上方，与源区相连接，浮栅105为分栅结构，对称分布于源极111的两侧。
上述对比文献中分栅型的非易失性存储单元存在以下问题：
首先，由于该存储单元结构中分栅结构位于半导体衬底之上，随着存储单元特征尺寸的不断缩小，MOS管的有效沟道长度也相应的减少，容易引起单元中MOS晶体管的短沟道效应，使得单元中MOS晶体管的正常存储功能受到破坏，甚至导致存储单元的失效。
其次，由于浮栅结构位于半导体衬底之上，占用了存储单元纵向的体积，虽然随着半导体制造工艺特征尺寸的不断缩小，器件的横向结构不断缩小，但是纵向结构却很难缩小，不利于存储单元的集成化和小型化。
再次，该存储结构为提高该存储单元的擦写效率，需要制作具有尖端结构的浮栅，由于该尖端结构制作的步骤较多、工艺较复杂，从而增加了器件制造难度。
最后，随着浮栅尺寸的缩小，在其它条件不变的情况下，源极对浮栅的电荷的耦合率会降低，从而影响非易失性存储单元编程能力，导致非易失性存储单元性能下降。
发明内容
因此，针对以上问题做出了本发明，本发明要解决的技术问题在于，提供一种分栅型埋层浮栅式的非易失性存储单元，其不仅制造工艺较简单，并且可以有效缩小存储单元的结构尺寸，避免短沟道效应以及拥有更高的编程效率。
本发明提供了一种分栅型埋层浮栅式的非易失性存储单元结构。该非易失性存储单元其包括：半导体衬底；沟道区，位于互相分隔的源区和漏区之间；浮栅，为分栅结构，对称分布于所述源区的两侧，并且由第一传导层形成；源极，由第二传导层和第三传导层形成，位于所述源区的上方，并且与所述源区连接；控制栅，由第四传导层形成，位于所述半导体衬底的上方；所述浮栅在第一绝缘介质层之下，并完全掩埋在所述半导体衬底中；所述浮栅与所述半导体衬底之间有第二绝缘介质层，所述第二绝缘介质层与所述第一绝缘介质层相连，并且将所述浮栅完全包围，使得所述浮栅与所述半导体衬底完全隔离；所述浮栅和所述第二绝缘介质层位于所述源区和所述漏区之间，并且所述第二绝缘介质层远离所述漏区的一侧与所述源区接触；所述沟道区包括所述漏区到所述第二绝缘介质层之间沿所述半导体衬底表面的第一沟道区和沿所述第二绝缘介质层表面至所述源区的第二沟道区，所述第二沟道区位于在所述半导体衬底内部；所述浮栅与所述控制栅之间有所述第一绝缘介质层；所述浮栅与所述源极之间有所述第一绝缘介质层；所述源极底部有沿所述半导体衬底表面水平突出的部分，并且所述突出部分位于所述浮栅和所述第一绝缘介质层的上方；所述源极底部的水平突出部分与所述浮栅在垂直于所述半导体衬底表面的方向上有覆盖部分。
本发明中，所述非易失性存储单元为分栅型的非易失性存储单元。所述浮栅与所述控制栅之间有覆盖部分，所述覆盖部分所对应的所述第一绝缘介质层为隧道氧化层。所述源极与所述浮栅之间有覆盖部分，所述覆盖部分所对应的所述第一绝缘介质层为编程耦合氧化层。所述源极与所述控制栅之间依次包含有间隔氧化层、偏移氧化层和所述隧道氧化层，并且所述间隔氧化层、所述偏移氧化层和所述隧道氧化层依次排列。所述的第一传导层、第二层传导层、第三层传导层和第四传导层均为多晶硅或掺杂多晶硅层。所述的第一绝缘介质层和所述第二绝缘介质层均为氧化硅层。
本发明的另外一个目的是提供一种上述分栅型埋层浮栅式的非易失性存储单元的制造方法。该制造方法，包括以下步骤：
1)首先在半导体衬底上依次淀积一层垫氧化硅层和一层垫氮化硅层；
2)在氮化硅层上光刻图形化出沟槽图案，根据沟槽图案，同时定义出有源区；
3)在沟槽中填充介质氧化物，用化学机械抛光的方法对衬底进行表面平坦化；
4)去除氮化硅层，在半导体衬底的有源区上光刻出浮栅图案窗口，刻蚀形成浮栅的浅槽结构；
5)在半导体衬底表面与浅槽内生长内衬氧化层，接着对浅槽填充多晶硅层，并用化学机械抛光的方法进行表面平坦化，形成浮栅结构；
6)对半导体衬底以及浮栅表面形成氧化层；
7)在所生长的氧化层上依次淀积多晶硅薄层和氮化硅层；
8)在氮化硅层上形成源区光刻窗口，去除氮化硅层并保留多晶硅薄层；
9)淀积氧化层，刻蚀所淀积氧化层至氮化硅层停止，形成侧墙间隔氧化层；
10)继续刻蚀暴露出来的多晶硅薄层及其以下的氧化层，直至衬底表面，并进行源区自对准注入，形成源区；
11)淀积多晶硅，接着以氮化硅为阻挡层，用化学机械抛光的方法进行平坦化，形成源极；
12)去除暴露出来的氮化硅层及其底下的多晶硅薄层，并在间隔氧化层的侧墙结构形成偏移氧化层；
13)淀积氧化层并淀积多晶硅层，刻蚀后形成控制栅结构；
14)利用常规工艺对器件进行布线和平坦化，形成最后的器件结构。
所述两个分立的浮栅沟槽在一步光刻工艺中同时形成。所述有源区氧化层与所述浮栅沟槽的内衬氧化层同时形成。所形成的所述间隔氧化层、偏移氧化层和隧道氧化层均在自对准工艺中形成。所述多晶硅薄层可以作为所述步骤9)中氮化硅层刻蚀时编程耦合氧化层的刻蚀掩膜。所述步骤10)中，所保留的多晶硅薄层在自对准工艺中形成。
其中，本发明的分栅型埋层浮栅式的非易失性存储单元的一些关键结构参数，如浮栅结构的沟槽宽度和深度、栅长、有效沟道长度、沟道掺杂浓度和分布、源漏区的结深、间隔氧化层厚度、偏移氧化层厚度及隧道氧化层厚度均可根据实际制作的要求对工艺参数进行调整，使得本发明更容易实现。另外，该存储单元的制造过程中，充分考虑了自对准工艺方法的实现，并且该存储单元的制造工艺与常规的半导体存储单元制造工艺完全兼容。
本发明所提到的分栅型埋层浮栅结构，这种技术替代现有技术的浮栅结构，有以下优点：第一，由于掩埋浮栅结构在半导体衬底里面的“凹进”作用，加大了载流子在源区与漏区之间的运动距离，从而有利于增加沟道的有效距离，避免了小尺寸下的MOS管的短沟道效应；第二，在一定的沟道长度的设计条件下，这种结构有利于缩小存储器单元结构的尺寸；第三，浮栅结构掩埋到衬底中有利于减少该存储器结构纵向结构的厚度，进一步减少该存储器单元在三维结构上的尺寸；第四，该结构通过增加源极与浮栅的交叠面积，在工艺的其他条件下时，可以提高源极与浮栅的电荷耦合作用，从而提高该存储器单元的编程能力。
附图说明
图1所示为现有技术中掩埋浮栅的分栅式非易失性存储单元截面图。
图2所示为本发明较佳实施例的分栅型埋层浮栅式的非易失性存储单元截面图。
图3A至图3K为根据本发明实施例的制造分栅型埋层浮栅式的非易失性存储单元结构的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。
本发明提出的一种分栅型埋层浮栅式的非易失性存储单元结构。其能够有效缩小存储单元的结构尺寸，避免短沟道效应及更高的编程效率以及更小的单元厚度。
参考图2所示为本发明较佳实施例的分栅式掩埋型的非易失性存储单元结构的示意图。该结构包括：半导体衬底200；沟道区216a和216b，位于互相分隔的源区210和漏区215之间；浮栅205，为分栅结构，对称分布于源区210的两侧，并且由第一传导层形成；源极211，由第二传导层和第三传导层形成，位于源区210的上方，并且与源区210连接；控制栅214，由第四传导层形成，位于半导体衬底200的上方；浮栅205在第一绝缘介质层之下，并完全掩埋在半导体衬底200中；浮栅205与半导体衬底200之间有第二绝缘介质层，第二绝缘介质层与第一绝缘介质层相连，并且将浮栅205完全包围，使得浮栅205与半导体衬底200完全隔离；浮栅205和第二绝缘介质层位于源区210和漏区215之间，并且第二绝缘介质层远离漏区215的一侧与源区210接触；沟道区216包括漏区到第二绝缘介质层之间沿半导体衬底200表面的第一沟道区216a和沿第二绝缘介质层表面至源区210的第二沟道区216b，第二沟道区216b位于在半导体衬底200内部；浮栅205与控制栅214之间有第一绝缘介质层；浮栅205与源极211之间有第一绝缘介质层；源极211底部有沿半导体衬底200表面水平突出的部分207，并且突出部分207位于浮栅205和第一绝缘介质层的上方；源极210底部的水平突出部分207与浮栅205在垂直于半导体衬底200表面的方向上有覆盖部分。本实施例中，非易失性存储单元为分栅型的非易失性存储单元。浮栅205与控制栅214之间有覆盖部分，覆盖部分所对应的第一绝缘介质层为隧道氧化层213。源极211与浮栅205之间有覆盖部分，覆盖部分所对应的第一绝缘介质层为编程耦合氧化层206。源极211与控制栅214之间的第三绝缘介质层包含间隔氧化层209、偏移氧化层212和隧道氧化层213，并且间隔氧化层209、偏移氧化层212和隧道氧化层213依次排列。在这里第一传导层、第二层传导层、第三层传导层和第四传导层均为多晶硅或掺杂多晶硅层。第一绝缘介质层和第二绝缘介质层均为氧化硅层。
在本发明较佳的实施例子中，所发明的分栅型埋层浮栅式的非易失性存储单元结构与如图1所示的对比技术所实现方案的主要区别在于使用掩埋式的浮栅结构替代所述对比技术中的浮栅结构。如图2所示，在半导体衬底上的有源区中制作了对称分布在源区两边的浅槽结构，在所述浅槽结构中生长内衬氧化物层204后，浮栅205被掩埋半导体的衬底中，并再次生长氧化硅层，形成介质氧化层206，内衬氧化物层204和介质氧化层206将浮栅205完全包围并与半导体衬底200隔离，所述的埋层浮栅205结构改变了浮栅必须生长在半导体衬底200之上的常规结构，使得所制造的存储单元的三维空间上的纵向距离减小，缩小存储单元体积。此外，这种凹进形状的浮栅205改变了源区210和漏区215之间的沟道，形成了第一沟道区216a和第二沟道区216b，由于第二沟道区沿着浮栅205的内衬氧化层204的表面形成，迫使载流子沿着“凹进”的方向运动，这使得在同样的MOS管特征尺寸下，增加载流子沟道的有效距离，从而避免短沟道效应，提高器件的性能。另一方面，浮栅结构下移到半导体衬底200中，使得半导体衬底200上的控制栅214和源极211结构更容易设计，针对非易失性存储单元的读写要求，本发明通过在浮栅上的第一绝缘介质层上制作了第一传导层，这层传导层通过控制源极211与浮栅205在第一绝缘介质层之间覆盖部分，增强了源极211和浮栅205的耦合率，提高非易失性存储单元工作时源极211的擦写的能力。同时源极底部有沿半导体衬底200表面水平突出部分207，该部分结构的存在可以避免后续工艺刻蚀中编程耦合氧化层206受到刻蚀，保护编程耦合氧化层206的功能。偏移氧化层212也是本发明比较有特色的一点，通过偏移氧化层212厚度的控制，可以调整控制栅与浮栅的覆盖范围，增强非易失性存储单元工作时的编程能力。
本发明制备上述分栅型埋层浮栅式的非易失性存储单元的方法，包括下列步骤：
1)在p型硅衬底上淀积一层10nm衬垫氧化硅层和一层100-170nm衬垫氮化硅层；
2)在氮化硅层上光刻图形化出沟槽图案，根据沟槽图案，在硅衬底上刻蚀出宽度为60-150nm、深度为300-400nm的沟槽，同时定义出有源区；
3)在沟槽中填充介质氧化物，并以氮化硅为阻挡层、用化学机械抛光的方法对衬底进行表面平坦化，所示图3A中A-A’的截面图，如图3B；
4)去除氮化硅层和氧化硅层，在硅衬底上光刻出浮栅窗口，刻蚀硅衬底形成浮栅层的浅槽结构，其宽度为80-100nm，深度为30-100nm；
5)在浅槽内生长内衬氧化层10nm，对浅槽填充厚度为150nm的多晶硅层，并用化学机械抛光的方法进行表面平坦化，接着回蚀清除表面有高低落差区域的多晶硅层；
6)在硅衬底和浮栅表面形成氧化层，使浮栅层被氧化层完全包围，与外界隔离，如图3D，为所示图3C中A-A’的截面图，；
7)在所生长的氧化层上依次淀积一层30nm的多晶硅薄层和200-300nm的氮化硅层，所示图3E中B-B’的截面图，如图3F；
8)在氮化硅层上形成源区光刻窗口，去除氮化硅层并保留多晶硅薄层；
9)淀积的氧化层，如图3G所示，刻蚀所淀积氧化层至氮化硅层停止，形成侧墙间隔氧化层，厚度为40-80nm；
10)继续刻蚀暴露出来的多晶硅薄层及其以下的氧化层，并进行源区自对准注入，形成源区，如图3H；
11)淀积厚度约200nm的多晶硅层，接着以氮化硅为阻挡层，用化学机械抛光的方法进行平坦化，形成源极；
12)去除暴露出来的氮化硅层及其底下的多晶硅层，并在间隔氧化层的侧面结构形成30nm偏移氧化层，如图3I；
13)热生长隧穿氧化层10-20nm，并淀积一层多晶硅，刻蚀后形成控制栅结构，如图3J；
14)利用常规工艺形成漏区，并进行后续布线工艺，形成最后的器件结构。
本实施例中，
所述两个分立的浮栅205沟槽在一步光刻工艺中同时形成。所述有源区氧化层与所述浮栅205沟槽的内衬氧化层204同时形成。所形成的所述间隔氧化层209、偏移氧化层212和隧道氧化层213均在自对准工艺中形成。所述多晶硅薄层207可以作为所述步骤9)中氮化硅层204刻蚀时编程耦合氧化层206的刻蚀掩膜。所述步骤10)中，所保留的多晶硅薄层207在自对准工艺中形成。
在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。
Claims (13)
1.一种分栅型埋层浮栅式的非易失性存储单元，其包括：
半导体衬底；
沟道区，位于互相分隔的源区和漏区之间；
浮栅，为分栅结构，对称分布于所述源区的两侧，并且由第一传导层形成；
源极，由第二传导层和第三传导层形成，位于所述源区的上方，并且与所述源区连接；
控制栅，由第四传导层形成，位于所述半导体衬底的上方；
其特征在于，
所述浮栅在第一绝缘介质层之下，并完全掩埋在所述半导体衬底中；
所述浮栅与所述半导体衬底之间有第二绝缘介质层，所述第二绝缘介质层与所述第一绝缘介质层相连，并且将所述浮栅完全包围，使得所述浮栅与所述半导体衬底完全隔离；
所述浮栅和所述第二绝缘介质层位于所述源区和所述漏区之间，并且所述第二绝缘介质层远离所述漏区的一侧与所述源区接触；
所述沟道区包括所述漏区到所述第二绝缘介质层之间沿所述半导体衬底表面的第一沟道区和沿所述第二绝缘介质层表面至所述源区的第二沟道区，所述第二沟道区位于在所述半导体衬底内部；
所述浮栅与所述控制栅之间有所述第一绝缘介质层；
所述浮栅与所述源极之间有所述第一绝缘介质层；
所述源极底部有沿所述半导体衬底表面水平突出的部分，并且所述突出部分位于所述浮栅和所述第一绝缘介质层的上方；
所述源极底部的水平突出部分与所述浮栅在垂直于所述半导体衬底表面的方向上有覆盖部分。
2.根据权利要求1所述的非易失性存储单元，其特征在于，所述非易失性存储单元为分栅型的非易失性存储单元。
3.根据权利要求1所述的非易失性存储单元，其特征在于，所述浮栅与所述控制栅之间有覆盖部分，所述覆盖部分所对应的所述第一绝缘介质层为隧道氧化层。
4.根据权利要求1所述的非易失性存储单元，其特征在于，所述源极与所述浮栅之间有覆盖部分，所述覆盖部分所对应的所述第一绝缘介质层为编程耦合氧化层。
5.根据权利要求1所述的非易失性存储单元，其特征在于，所述源极与所述控制栅之间依次包含有间隔氧化层、偏移氧化层和所述隧道氧化层。
6.根据权利要求1所述的非易失性存储单元，其特征在于，所述的第一传导层、第二层传导层、第三层传导层和第四传导层均为多晶硅或掺杂多晶硅层。
7.根据权利要求1所述的非易失性存储单元，其特征在于，所述的第一绝缘介质层和所述第二绝缘介质层均为氧化硅层。
8.一种制造分栅型埋层浮栅式的非易失性存储单元的方法，所述方法包括以下步骤：
1)首先在半导体衬底上依次淀积一层垫氧化硅层和一层垫氮化硅层；
2)在氮化硅层上光刻图形化出沟槽图案，根据沟槽图案，同时定义出有源区；
3)在沟槽中填充介质氧化物，用化学机械抛光的方法对衬底进行表面平坦化；
4)去除氮化硅层，在半导体衬底的有源区上光刻出浮栅图案窗口，刻蚀形成浮栅的浅槽结构；
5)在半导体衬底表面与浅槽内生长内衬氧化层，接着对浅槽填充多晶硅层，并用化学机械抛光的方法进行表面平坦化，形成浮栅结构；
6)对半导体衬底以及浮栅表面形成氧化层；
7)在所生长的氧化层上依次淀积多晶硅薄层和氮化硅层；
8)在氮化硅层上形成源区光刻窗口，去除氮化硅层并保留多晶硅薄层；
9)淀积氧化层，刻蚀所淀积氧化层至氮化硅层停止，形成侧墙间隔氧化层；
10)继续刻蚀暴露出来的多晶硅薄层及其以下的氧化层，直至衬底表面，并进行源区自对准注入，形成源区；
11)淀积多晶硅，接着以氮化硅为阻挡层，用化学机械抛光的方法进行平坦化，形成源极；
12)去除暴露出来的氮化硅层及其底下的多晶硅薄层，并在间隔氧化层的侧墙结构形成偏移氧化层；
13)淀积氧化层并淀积多晶硅层，刻蚀后形成控制栅结构；
14)利用常规工艺对器件进行布线和平坦化，形成最后的器件结构。
9.根据权利要求8所述的非易失性存储单元的制备方法，其特征在于，所述两个分立的浮栅沟槽在一步光刻工艺中同时形成。
10.根据权利要求9所述的非易失性存储单元的制备方法，其特征在于，所述浮栅沟槽形成后，所述有源区氧化层与所述浮栅沟槽的内衬氧化层同时形成。
11.根据权利要求8所述的非易失性存储单元的制备方法，其特征在于，所形成的所述间隔氧化层、偏移氧化层和隧道氧化层均在自对准工艺中形成。
12.根据权利要求8所述的非易失性存储单元的制备方法，其特征在于，所述多晶硅薄层可以作为所述步骤9)中氮化硅层刻蚀时编程耦合氧化层的刻蚀掩膜。
13.根据权利要求8所述的非易失性存储单元的制备方法，其特征在于，所述步骤10)中，所保留的多晶硅薄层在自对准工艺中形成。
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