CN1201399C - 包含非易失性半导体存储装置的半导体集成电路装置 - Google Patents
包含非易失性半导体存储装置的半导体集成电路装置 Download PDFInfo
- Publication number
- CN1201399C CN1201399C CNB02102782XA CN02102782A CN1201399C CN 1201399 C CN1201399 C CN 1201399C CN B02102782X A CNB02102782X A CN B02102782XA CN 02102782 A CN02102782 A CN 02102782A CN 1201399 C CN1201399 C CN 1201399C
- Authority
- CN
- China
- Prior art keywords
- layer
- integrated circuit
- circuit device
- grid
- conductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000003860 storage Methods 0.000 title description 4
- 238000009792 diffusion process Methods 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims abstract description 34
- 238000009413 insulation Methods 0.000 claims description 47
- 239000004020 conductor Substances 0.000 claims description 41
- 230000004888 barrier function Effects 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 25
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 4
- 239000011159 matrix material Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 172
- 238000000034 method Methods 0.000 description 30
- 238000004519 manufacturing process Methods 0.000 description 16
- 230000006870 function Effects 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000008569 process Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 238000002156 mixing Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- -1 metal oxide nitride Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000007634 remodeling Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
一种半导体集成电路装置，它设有由非易失性半导体存储装置(存储单元)100在多个行和多个列上格子状排列形成的存储单元阵列。非易失性半导体存储装置包括在半导体基片10上隔着第一栅绝缘层12形成的字栅14、在半导体基片10内形成的构成源区或漏区的杂质扩散层16、18以及沿着字栅的一侧和另一侧分别形成的侧壁状第一和第二控制栅极20、30。第一和第二控制栅极分别隔着第二栅绝缘层22相对半导体基片、且隔着侧绝缘层24相对字栅设置。并且，第一和第二控制栅极分别在列方向上连续布置，而且在行方向上邻接的一组第一和第二控制栅极连接于共用接触部分200。
Description
本申请书原样包含2001年1月30日提交的日本专利申请书2001-21930的内容。
技术领域
本发明涉及非易失性半导体存储装置，特别是由一种对于一个字栅(ワ-ドゲ-ト)具有两个存储区域的半导体存储装置配置成阵列的半导体集成电路装置。
技术背景
MONOS(金属氧化物氮化物氧化物半导体)作为非易失性半导体存储装置的一种类型，其沟道和栅之间的栅绝缘层由氧化硅层和氮化硅层的积层体构成，电荷由上述氮化硅层捕获。
作为MONOS非易失性半导体存储装置，人所共知的有图16所示的器件(文献：Y.Hayashi等，2000 Symposium on VLSI TechnologyDigest of Technical Papers，p.122-p.123)。
这种MONOS型存储单元100在半导体基片10上通过第一栅绝缘层12形成字栅14。然后，在字栅两侧分别配置侧壁状第一控制栅极20和第二控制栅极30。在第一控制栅极20底部和半导体基片10之间存在第二栅绝缘层22。在第一控制栅极20的侧面和字栅14之间存在侧绝缘层24。同样地，第二控制栅极30底部和半导体基片10之间存在第二栅绝缘层32，在第二控制栅极30的侧面和字栅14之间存在侧绝缘层34。然后，在相邻存储单元的相对的控制栅极20和控制栅极30之间的半导体基片10上，形成构成源区或漏区的杂质扩散层16、18。
这样，一个存储单元100有两个MONOS存储单元，它们位于字栅14的侧面。于是，这样两个MONOS型存储单元可以独立控制，因而，存储单元100可以存储2位信息。
这个MONOS型存储单元的动作如下。存储单元100一侧控制栅极，通过将另一侧的控制栅极偏置于取代(オ-バライド)电压，即可分别独立地选择写入和读出。
关于写入(编程)，用图16所示的CG[i+1]左侧的第二栅绝缘层(ONO膜)32上注入电子的情况来说明。在这种情况下，位线(杂质扩散层)18(D[i+1])偏置于4-5V的漏极电压。为了向控制栅极30(CG[i+1])左侧的第二栅绝缘层32注入热电子，控制栅极30(CG[i+1])被偏置于5-7V。为了把写入电流限制在规定值(～10μA)上，把连接在字栅14(GW[i]及GW[i+1])上的字线偏置于比字栅的阈值略高的电压。控制栅极20(CG[i]偏置于取代电压。通过这个取代电压，可以与存储状态无关地使控制栅极20(CG[i]下面的沟道导通。左侧位线16(D[i])被偏置于地电压。这样，便把不作其他选择的存储单元的控制栅极及扩散层设置于地电压。
删除时，储积的电荷(电子)通过热空穴的注入加以消除。热空穴可以通过B-B隧道效应在位线扩散层18的表面产生。这时，控制栅极电压Vcg偏置于负电压(-5--6V)，而位线扩散层的电压偏置于5-6V。
该文献记载，若用上述MONOS型存储单元，则在一个存储单元内有两个可独立控制的编程侧，可以达到3F2的位密度(bitdensity)。
发明内容
本发明的目的在于：在包含有两个控制栅极的MONOS型非易失性半导体存储装置的半导体集成电路装置中，提供一种侧壁状控制栅极的接触结构。
本发明的半导体集成电路装置是一种具有存储单元阵列的半导体集成电路装置，该阵列由在多个行和多个列上成格子状排列的非易失性半导体存储装置构成；
所述非易失性半导体存储装置包含，
在半导体层上隔着第一栅绝缘层形成的字栅，
在所述半导体层内形成的构成源区或漏区的杂质扩散层，以及
沿着所述字栅的一侧和另一侧分别形成的侧壁状第一和第二控制栅极；
所述第一控制栅极隔着第二栅绝缘层相对所述半导体层、且隔着侧绝缘层相对字栅设置；
所述第二控制栅极隔着第二栅绝缘层相对所述半导体层、且隔着侧绝缘层相对字栅设置；
所述第一和第二控制栅极分别在第一方向上连续布置，而且
在与所述第一方向交错的第二方向上相邻接的一组第一与第二控制栅极均连接于共用接触部分。
此半导体集成电路装置中，由于侧壁状控制栅极每隔一组连接于共用接触部分，可确保与宽度狭窄的控制栅极的电气连接。
本发明的半导体集成电路装置，采取以下各种形态。
(A)所述控制栅极由在与所述杂质扩散层延伸方向相同的方向上连续的导电层构成。
(B)所述共用接触部分在与所述第一和第二控制栅极同一工序中形成，因而具有与所述第一和第二控制栅极连接且材质相同的导电层。
(C)所述共用接触部分可以具有在所述半导体层上形成的绝缘层、在该绝缘层上形成的导电层和在该导电层上形成的引出层。而且，所述绝缘层可以与位于所述字栅和所述控制栅极之间的所述侧绝缘层在同一工序中形成，可以由第一氧化硅层、氮化硅层和第二氧化硅层的积层体构成。
(D)位于所述字栅和所述控制栅极之间的所述侧绝缘层，其上端对于所述半导体层最好处于比所述控制栅极高的位置。采取这样的结构，便可确保覆盖所述控制栅极的嵌入绝缘层的形成。就是说，相邻的所述第一和第二控制栅极由嵌入绝缘层覆盖，该嵌入绝缘层在连接于所述第一和第二控制栅极的、彼此相对的两个所述侧绝缘层之间形成。
(E)所述共用接触部分可以设置在与所述杂质扩散层的端部相邻的位置上。而且所述共用接触部分对于排列成多列的所述杂质扩散层，可在该杂质扩散层的一侧端部和另一侧的端部上交错设置。
(F)所述存储单元阵列可以分割成多个块，与所述第一方向相邻的块的所述杂质扩散层，可以经由所述半导体层内形成的接触用杂质扩散层来连接。
(G)所述第二栅绝缘层可由第一氧化硅层、氮化硅层和第二氧化硅层的积层体构成。并且，位于所述字栅和所述控制栅极之间的所述侧绝缘层，可由第一氧化硅层、氮化硅层和第二氧化硅层构成。上述的第二栅绝缘层和侧绝缘层可在同一工序内形成。
附图说明
图1是显示本发明实施例的半导体集成电路装置布局的示意平面图；
图2是沿图1A-A线剖切部分的示意截面图；
图3是表示图1或图2所示半导体集成电路装置制造方法中一个工序的截面图；
图4是表示图3所示半导体集成电路装置制造方法中一个工序的平面图；
图5是表示图1和图2所示半导体集成电路装置制造方法中一个工序的截面图；
图6是表示图1和图2所示半导体集成电路装置制造方法中一个工序的截面图；
图7是表示图6所示半导体集成电路装置制造方法中一个工序的平面图；
图8是表示图1和图2所示半导体集成电路装置制造方法中一个工序的截面图；
图9是表示图1和图2所示半导体集成电路装置制造方法中一个工序的截面图；
图10是表示图1和图2所示半导体集成电路装置制造方法中一个工序的截面图；
图11是表示图1和图2所示半导体集成电路装置制造方法中一个工序的截面图；
图12是表示图1和图2所示半导体集成电路装置制造方法中一个工序的截面图；
图13是表示图1和图2所示半导体集成电路装置制造方法中一个工序的截面图；
图14是表示图1和图2所示半导体集成电路装置制造方法中一个工序的截面图；
图15是表示本发明的半导体集成电路装置制造方法中一个工序的改型例的平面图；
图16是表示众所周知的MONOS型存储单元的截面图。
具体实施方式
图1是表示包含本发明非易失性半导体存储装置的半导体集成电路装置布局的示意平面图，图2是表示沿图1A-A线剖切部分的示意截面图。
本实施例的半导体集成电路装置，由前述众所周知的非易失性半导体存储装置(存储单元)100在多个行或多个列配置成格子状而构成的存储单元阵列构成。
(存储器件的构造)
首先，参照图1说明本实施例的半导体集成电路装置的布局。
图1示出了第一块B1和与之相邻的第二块B2。第一块B1和第二块B2由元件分离区300隔开。在各块B1、B2中，设置沿行方向(X方向)延伸的多根字线50(WL)和沿列方向(Y方向)延伸的多根位线(BL)60。字线50设置得与字栅14连接，位线60由杂质扩散层16、18构成。
第一和第二控制栅极20、30，分别由在列方向即沿着字栅14的侧面延伸的连续的导电层40构成。本实施例中，构成第一和第二控制栅极20、30的导电层40，包围各杂质扩散层16、18。第一和第二控制栅极20、30的一端是连续的，另一端连接到共用接触部分200。因而，各第一和第二控制栅极20、30既具有存储单元的控制栅极的功能，又具有连接列方向上排列的各控制栅极的布线功能。
单个的存储单元100具有一个字栅14、处于该字栅14两侧的半导体基片内的第一和第二控制栅极20、30和处在这些第一和第二控制栅极20、30外侧的杂质扩散层16、18。而且，杂质扩散层16、18分别由相邻的存储单元100所共有。
在列方向上邻接的块B1和B2中，在不设共用接触部分200的一侧，杂质扩散层16用在半导体基片内形成的接触用杂质扩散层400连接。在该接触用杂质扩散层400上，形成与位线60的接触部分250。同样地，在列方向上邻接的杂质扩散层18由图中未示出的杂质扩散层连接。
接着，参照图2说明半导体集成电路装置的断面构造。
存储单元100具有在半导体基片10的主面上经由第一栅绝缘层12形成的字栅14，在半导体基片10内形成的构成源区或漏区的杂质扩散层16、18，以及分别沿着字栅14两侧形成的侧壁状第一和第二控制栅极20、30。在本实施例中，半导体基片10具有N型的第一阱10a和在该第一阱内形成的P型第二阱10b。第一阱10a具有在电气上把第二阱10b与半导体基片10的其他区域隔开的功能。
第一控制栅极20，面向半导体基片10的第二阱10b布置，中间夹有第二栅绝缘层22；其面向字栅14一侧的布置，中间夹有侧绝缘层24。同样地，第二控制栅极30，面向半导体基片10的第二阱10b布置，中间夹有第二栅绝缘层22；其面向字栅14另一侧的布置，中间夹有侧绝缘层24。而且，第二栅绝缘层22以及侧绝缘层24由第一氧化硅层22a、氮化硅层22b和第二氧化硅层22c构成。第二栅绝缘层具有作为电荷积蓄区的功能。又，第一氧化硅层22a主要具有让载流子(例如，电子)通过的隧道膜的功能，氮化硅层22b主要具有捕获载流子的电荷积蓄层的功能。
另外，在字栅14两侧形成的侧绝缘层24与24，具有分别将字栅14与控制栅极20、30在电气上隔离的功能。为此，若侧绝缘层24具有这种功能，就可对其构造不作特别的限定。在本实施例中，侧绝缘层24与第二栅绝缘层22在同一成膜工序中上形成，且在同一层构成。另外，相对于半导体基片10，侧绝缘层24的上端形成于比控制栅极20、30高的位置。而且，在相邻的存储单元100上，邻接的第一控制栅极20和第二控制栅极30之间形成嵌入绝缘层70。该嵌入绝缘层70覆盖控制栅极20、30，至少不使其露出。
共用接触部分200将电压施加到控制栅极20、30上，该部分由元件分离区300上形成的绝缘层210、导电层220及引出层230构成。由第一氧化硅层22a、氮化硅层22b和第二氧化硅层22c的积层体构成绝缘层210，与第二栅绝缘层22和侧绝缘层24在同一工序中形成。导电层220与第一和第二控制栅极20、30在同一工序中形成。而且，导电层220与控制栅极20、30连续，并具有与之相同的材质。又，引出层230由例如氮化硅层等的绝缘层构成。引出层230在形成控制栅极20、30和导电层220图案时起掩模层的作用。
在其上形成存储单元100及共用接触部分200等的半导体基片10上形成层间绝缘层72。然后，在层间绝缘层72中，在接触孔内填充通达接触部分200的导电层220的导电层82，该导电层82与在层间绝缘层72上形成的布线层80连接。
本实施例的半导体集成电路装置中，侧壁状控制栅极20、30与在每一组均与控制栅极20、30连接的凸缘状共用接触部分200连接，故可确保与控制栅极的电气连接。就是说，本发明的控制栅极具有侧壁状外形，其宽度通常小于0.1μm，因而确保这种控制栅极的电气连接便成了一个重要的课题。在本实施例中，通过上述共用接触部分以所需要的最小面积确保了与控制栅极的电气接触。
(半导体集成电路装置的制造方法)
接着，参照图3-图14说明本实施例的半导体集成电路装置的制造方法。各截面图，对应于沿着图1A-A线剖切的部分。在图3-图14中，与图1所示部分实质上相同的部分均标以相同符号，其叙述从略。
(1)如图3及图4所示，首先在半导体基片10的表面上，用LOCOS法或沟槽隔离法等形成元件隔离区300。然后，形成深的N型第一阱10a和比第一阱10a浅的P型第二阱10b。然后，在半导体基片10内形成用以形成位线60的接触部分210(参见图1)的接触用杂质扩散层400。
然后，在半导体基片10的表面形成：第一栅绝缘层12、由搀杂多晶硅构成的字栅层140以及在后面CMP工序中的终止层S100。作为终止层S100，举例来说，可以采用氮化硅层等。
如图4所示，除开口部分160、180外，在半导体基片10上全面形成字栅层140及终止层S100的积层体。开口部分160、180大体上对应于后来用离子注入法形成杂质扩散层16、18的区域。图4中的A-A线，对应于图1的A-A线。然后，在后工序中沿着开口部分160、180的边缘部分形成侧绝缘层和控制栅极。
(2)如图5所示，在形成了字栅层140和终止层S100积层体的半导体基片10上，全面地依次层积第一氧化硅层22a、氮化硅层22b和第二氧化硅层22c。第一氧化硅层22a可用例如热氧化法成膜。氮化硅层22b在氨气氛中进行退火处理之后，可用CVD等法成膜。第二氧化硅层22c用CVD法，例如高温氧化法成膜。上述各层成膜后，最好进行退火处理，使各层致密化。
上述的第一氧化硅层22a、氮化硅层22b和第二氧化硅层22c，通过后续的图案形成工序，构成如图2所示的控制栅极20、30的第二栅绝缘层22及侧绝缘层24以及共用接触部分200的绝缘层210。
(3)如图6所示，在第二氧化硅层22c上全面形成搀杂多晶硅层20a(30a)。搀杂多晶硅层20a(30a)，经后续的图案形成工序，构成控制栅极20、30的导电层40(参见图1)和共用接触部分200的导电层220(参见图2)。
接着，在形成共用接触部分的区域(下称“共用接触部分形成区域”)200a上形成抗蚀剂层R100。在该实施例中，该抗蚀剂层R100如图7所示，设置在与共用接触部分形成区域于200a对应的位置上。
(4)如图8所示，用各向异性刻蚀对搀杂多晶硅层20a进行全面的刻蚀，形成第一和第二控制栅极20、30和共同接触部用的导电层220。就是说，在该工序中，沿着字栅层140开口部分160、180的侧面(参见图4)，中间夹以侧绝缘层24，在第二栅绝缘层22上形成侧壁状控制栅极20、30。而且，与此同时，在被抗蚀剂层R100遮掩的部分上连接控制栅极20、30，形成共用接触部分的导电层220a。接着，用溶解或灰化(アッシング)等方法除去抗蚀剂层R100。
(5)如图9所示，用离子注入法全面地注入杂质(例如N型杂质)，在第二阱10b内形成构成源区或漏区的杂质扩散层16、18。另外，根据需要，可以除去形成杂质扩散层16、18的区域上的第二绝缘层。在杂质扩散层16、18的露出部分上可以形成钛、钴等的硅化物层。
(6)如图10所示，在形成了第一和第二控制栅极20、30和导电层220a等的半导体基片10上全面地形成氧化硅、氮化硅等绝缘层70a。
(7)如图11所示，用CMP法对绝缘层70a作平面化加工，直到终止层S100露出的程度。此时，字栅层140和终止层S100侧面上形成的侧绝缘层24，以高出控制栅极20、30的状态残留。然后，在将控制栅极20、30夹在中间的相对的侧绝缘层24与24之间形成嵌入绝缘层70。通过此工序，用嵌入绝缘层70完全覆盖第一和第二控制栅极20、30，与此同时，使构成共用接触部分的导电层220至少露出一部分。
(8)如图12所示，在包含平面化后的嵌入绝缘层70及终止层S100的积层体的表面上，整体地形成氮化硅层等绝缘层230a。接着，如图13所示，在共用接触部分形成区域200a上形成抗蚀剂层R200，以此为掩模，在绝缘层230a上形成图案，以此形成引出层230。接着，用众所周知的方法除去抗蚀剂层R200。
(9)如图14所示，形成由搀杂多晶硅层、金属层或硅化物等合金层组成的导电层之后，形成抗蚀剂层R300，再通过在上述导电层上形成图案来形成字线50。另外，抗蚀剂层R300或字线50为金属层的情况下，以此为掩模，通过在多晶硅构成的字栅层140上形成图案，形成阵列状布置的字栅14。
接着，如图2所示，用众所周知的方法形成层间绝缘层72之后，形成与共用接触部分200连接的导电层82及配线层80。
通过以上工序，即可制造图1所示的半导体集成电路装置。
采用该制造方法，可以在不特别增加工序数的条件下，在形成侧壁状控制栅极20、30的同时，形成共用接触部分200。因而，共用接触部分200可以具有至少接近杂质扩散层16、18宽度的尺寸，可确保充分大的接触面积。因而，在本发明中，即使对于难以取得充分接触面积的侧壁状控制栅极20、30，也可以经由共用接触部分200获得可靠的电气接触。
(变形例)
接着，参照图15就上述实施例的变形例进行说明。图15是表示上述实施例工序(3)的平面图，与图7相当。图15中，与图7所示部分本质上相同的部分均标以相同符号，说明从略。
图7的示例中，只是与共用接触部分的形成区域200a对应的部分上形成抗蚀剂层R100。与此形成对照，在图15的示例中，采用连续的抗蚀剂层R400，它覆盖行方向上存在的多个共用接触部分形成区域200a。采用这种连续的抗蚀剂层R400，与采用图7所示的分离的抗蚀剂层R100的情况相比，可以缓和光刻时的光接近效应的影响，具有可更准确地形成图案的优点。
在此例的情况下，共用接触部分形成区域200a以外的部分也残留搀杂多晶硅层20a(30a)，但是在上述实施例工序(9)中形成字栅14的图案时，可以用引出层230为掩模同时除去不需要的部分。
以上对本发明一个实施例进行了说明，但是本发明不限于此，在本发明的主要发明思想的范围内，可以采取各种各样的形式。例如，在上述实施例中，采用块(バルク)状的半导体基片作为半导体，但采用SOI基片半导体层也行。
Claims (12)
1.一种具有存储单元阵列的半导体集成电路装置，该阵列由在多个行和多个列上成格子状排列的非易失性半导体存储装置构成；
所述非易失性半导体存储装置包含：
在半导体层上隔着第一栅绝缘层形成的字栅，
在所述半导体层内形成的构成源区或漏区的杂质扩散层，以及
沿着所述字栅的一侧和另一侧分别形成的侧壁状第一和第二控制栅极：
所述第一控制栅极隔着第二栅绝缘层相对所述半导体层、且隔着侧绝缘层相对字栅设置；
所述第二控制栅极隔着第二栅绝缘层相对所述半导体层、且隔着侧绝缘层相对字栅设置；
所述第一和第二控制栅极分别在第一方向上连续布置，而且
在与所述第一方向交错的第二方向上相邻接的一组第一与第二控制栅极均连接于共用接触部分。
2.如权利要求1所述的半导体集成电路装置，其特征在于，所述控制栅极由在与所述杂质扩散层延伸方向相同的方向上连续的导电层构成。
3.如权利要求1或2所述的半导体集成电路装置，其特征在于，所述共用接触部分具有与所述第一和第二控制栅极连接的且材质与之相同的导电层。
4.如权利要求1或2所述的半导体集成电路装置，其特征在于，所述共用接触部分包括在所述半导体层上形成的绝缘层、在该绝缘层上形成的导电层和在该导电层上形成的引出层。
5.如权利要求4所述的半导体集成电路装置，其特征在于，所述绝缘层由第一氧化硅层、氮化硅层和第二氧化硅层的积层体构成。
6.如权利要求1或2所述的半导体集成电路装置，其特征在于，位于所述字栅和所述控制栅极之间的所述侧绝缘层，相对所述半导体层而言其上端高于所述控制栅极。
7.如权利要求1或2所述的半导体集成电路装置，其特征在于，相邻的所述第一和第二控制栅极由嵌入绝缘层覆盖，该嵌入绝缘层在与所述第一和第二控制栅极连接的、彼此相对的两个所述侧绝缘层之间形成。
8.如权利要求1或2所述的半导体集成电路装置，其特征在于，所述共用接触部分与所述杂质扩散层端部邻接地设置。
9.如权利要求8所述的半导体集成电路装置，其特征在于，所述共用接触部分相对于多排列布置的所述杂质扩散层，在该杂质扩散层一侧端部和另一侧端部上交错设置。
10.如权利要求1或2所述的半导体集成电路装置，其特征在于，所述存储单元阵列分割成多个块，在所述第一方向上相邻的块的所述杂质扩散层，经由在所述半导体层内形成的接触用杂质扩散层连接。
11.如权利要求1或2所述的半导体集成电路装置，其特征在于，所述第二栅绝缘层由第一氧化硅层、氮化硅层和第二氧化硅层的积层体构成。
12.如权利要求1或2所述的半导体集成电路装置，其特征在于，所述侧绝缘层由第一氧化硅层、氮化硅层和第二氧化硅层构成。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21930/2001 | 2001-01-30 | ||
| JP2001021930A JP3496932B2 (ja) | 2001-01-30 | 2001-01-30 | 不揮発性半導体記憶装置を含む半導体集積回路装置 |
| JP21930/01 | 2001-01-30 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100880633A Division CN100334737C (zh) | 2001-01-30 | 2002-01-30 | 包含非易失性半导体存储装置的半导体集成电路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1383211A CN1383211A (zh) | 2002-12-04 |
| CN1201399C true CN1201399C (zh) | 2005-05-11 |
Family
ID=18887408
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100880633A Expired - Fee Related CN100334737C (zh) | 2001-01-30 | 2002-01-30 | 包含非易失性半导体存储装置的半导体集成电路装置 |
| CNB02102782XA Expired - Fee Related CN1201399C (zh) | 2001-01-30 | 2002-01-30 | 包含非易失性半导体存储装置的半导体集成电路装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100880633A Expired - Fee Related CN100334737C (zh) | 2001-01-30 | 2002-01-30 | 包含非易失性半导体存储装置的半导体集成电路装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6809385B2 (zh) |
| EP (1) | EP1227519A3 (zh) |
| JP (1) | JP3496932B2 (zh) |
| KR (1) | KR100429958B1 (zh) |
| CN (2) | CN100334737C (zh) |
| TW (1) | TW544872B (zh) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573132B1 (en) * | 1999-03-25 | 2003-06-03 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device having contacts self-aligned with a gate electrode thereof |
| US6248633B1 (en) * | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
| JP3671889B2 (ja) | 2001-09-25 | 2005-07-13 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3674564B2 (ja) * | 2001-09-25 | 2005-07-20 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3956709B2 (ja) | 2002-01-23 | 2007-08-08 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP2003243617A (ja) | 2002-02-20 | 2003-08-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2003243616A (ja) * | 2002-02-20 | 2003-08-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2003243618A (ja) | 2002-02-20 | 2003-08-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP3726760B2 (ja) | 2002-02-20 | 2005-12-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP2003258129A (ja) * | 2002-03-01 | 2003-09-12 | Seiko Epson Corp | 不揮発性記憶装置の製造方法 |
| JP2003258132A (ja) * | 2002-03-05 | 2003-09-12 | Seiko Epson Corp | 不揮発性記憶装置の製造方法 |
| JP2003258133A (ja) * | 2002-03-05 | 2003-09-12 | Seiko Epson Corp | 不揮発性記憶装置の製造方法および半導体装置の製造方法 |
| JP3640186B2 (ja) * | 2002-03-06 | 2005-04-20 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP3900979B2 (ja) * | 2002-03-14 | 2007-04-04 | セイコーエプソン株式会社 | 不揮発性レジスタおよび半導体装置 |
| JP2003282744A (ja) * | 2002-03-22 | 2003-10-03 | Seiko Epson Corp | 不揮発性記憶装置 |
| US6770932B2 (en) * | 2002-07-10 | 2004-08-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a memory region and a peripheral region, and a manufacturing method thereof |
| JP3975349B2 (ja) * | 2002-09-02 | 2007-09-12 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3975350B2 (ja) * | 2002-09-11 | 2007-09-12 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP3972196B2 (ja) * | 2002-09-18 | 2007-09-05 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP3743514B2 (ja) * | 2002-10-24 | 2006-02-08 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3664159B2 (ja) * | 2002-10-29 | 2005-06-22 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3664161B2 (ja) * | 2002-10-30 | 2005-06-22 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3664160B2 (ja) | 2002-10-30 | 2005-06-22 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP2006054430A (ja) * | 2004-07-12 | 2006-02-23 | Renesas Technology Corp | 半導体装置 |
| JP4758625B2 (ja) * | 2004-08-09 | 2011-08-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4462424B2 (ja) * | 2005-02-03 | 2010-05-12 | セイコーエプソン株式会社 | 半導体装置 |
| JP5025140B2 (ja) * | 2005-03-23 | 2012-09-12 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置の製造方法 |
| JP4758951B2 (ja) * | 2007-06-12 | 2011-08-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US20120262985A1 (en) * | 2011-04-12 | 2012-10-18 | Globalfoundries Singapore Pte. Ltd. | Mulit-bit cell |
| JP2011171755A (ja) * | 2011-04-15 | 2011-09-01 | Renesas Electronics Corp | 半導体装置 |
| US9390927B2 (en) * | 2013-08-16 | 2016-07-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact formation for split gate flash memory |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4372031A (en) * | 1980-03-21 | 1983-02-08 | Texas Instruments Incorporated | Method of making high density memory cells with improved metal-to-silicon contacts |
| JPH05326976A (ja) | 1992-05-20 | 1993-12-10 | Rohm Co Ltd | 半導体記憶装置およびその製法 |
| JPH07161851A (ja) | 1993-12-10 | 1995-06-23 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| US5422504A (en) | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| US5521083A (en) * | 1994-05-13 | 1996-05-28 | The Research Foundation Of State University Of New York Et Al. | Large granular lymphocyte leukemia associated virus |
| JP2658907B2 (ja) * | 1994-09-29 | 1997-09-30 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JPH09511622A (ja) * | 1994-11-07 | 1997-11-18 | マクロニクス インターナショナル カンパニー リミテッド | 集積回路表面保護方法および構造 |
| US5969383A (en) | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| US6091101A (en) * | 1998-03-30 | 2000-07-18 | Worldwide Semiconductor Manufacturing Corporation | Multi-level flash memory using triple well |
| JP3973819B2 (ja) | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US6388293B1 (en) * | 1999-10-12 | 2002-05-14 | Halo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, operating method of the same and nonvolatile memory array |
| US6255166B1 (en) | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
| JP4058219B2 (ja) | 1999-09-17 | 2008-03-05 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US6177318B1 (en) | 1999-10-18 | 2001-01-23 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate monos transistor |
| US6248633B1 (en) * | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
| JP4904631B2 (ja) | 2000-10-27 | 2012-03-28 | ソニー株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| EP1248298B1 (en) * | 2001-03-26 | 2009-02-25 | Halo Lsi Design and Device Technology Inc. | Stitch and select implementation in twin monos array |
-
2001
- 2001-01-30 JP JP2001021930A patent/JP3496932B2/ja not_active Expired - Fee Related
-
2002
- 2002-01-23 US US10/052,549 patent/US6809385B2/en not_active Expired - Fee Related
- 2002-01-28 EP EP02002106A patent/EP1227519A3/en not_active Withdrawn
- 2002-01-29 TW TW091101475A patent/TW544872B/zh not_active IP Right Cessation
- 2002-01-29 KR KR10-2002-0005127A patent/KR100429958B1/ko not_active IP Right Cessation
- 2002-01-30 CN CNB2004100880633A patent/CN100334737C/zh not_active Expired - Fee Related
- 2002-01-30 CN CNB02102782XA patent/CN1201399C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6809385B2 (en) | 2004-10-26 |
| KR100429958B1 (ko) | 2004-05-03 |
| EP1227519A2 (en) | 2002-07-31 |
| KR20020063826A (ko) | 2002-08-05 |
| TW544872B (en) | 2003-08-01 |
| EP1227519A3 (en) | 2003-08-27 |
| US20020100929A1 (en) | 2002-08-01 |
| CN100334737C (zh) | 2007-08-29 |
| JP2002231830A (ja) | 2002-08-16 |
| CN1383211A (zh) | 2002-12-04 |
| CN1601749A (zh) | 2005-03-30 |
| JP3496932B2 (ja) | 2004-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1201399C (zh) | 包含非易失性半导体存储装置的半导体集成电路装置 | |
| CN1252813C (zh) | 包含非易失性半导体存储器的半导体集成电路装置的制造方法 | |
| CN1192434C (zh) | 封装钨栅极mos晶体管与存储单元及其制造方法 | |
| JP3251164B2 (ja) | 半導体装置及びその製造方法 | |
| US6670671B2 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
| CN100456452C (zh) | 非易失性半导体存储器件的制造方法及半导体存储器件 | |
| US6232182B1 (en) | Non-volatile semiconductor memory device including memory transistor with a composite gate structure and method of manufacturing the same | |
| CN100446258C (zh) | 存储单元,存储单元装置和制造方法 | |
| US20060141710A1 (en) | NOR-type flash memory device of twin bit cell structure and method of fabricating the same | |
| CN1526170A (zh) | 存储器胞元,存储器胞元排列及制造方法 | |
| KR20080001066A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| JP2008538867A (ja) | Ｎａｎｄフラッシュメモリにおけるアレイソース線 | |
| JP4405489B2 (ja) | 不揮発性半導体メモリ | |
| US7180788B2 (en) | Nonvolatile semiconductor memory device | |
| CN100350616C (zh) | 位线结构及其制造方法 | |
| CN1855513A (zh) | 半导体存储装置及其制造方法 | |
| CN1828900A (zh) | 含具有垂直栅电极的晶体管的半导体器件及其制造方法 | |
| US5446298A (en) | Semiconductor memory device including a floating gate having an undoped edge portion proximate to a source portion of the memory device | |
| KR20090124969A (ko) | 비휘발성 반도체 메모리 디바이스 | |
| CN1285121C (zh) | 用于制造闪存器件的方法 | |
| JP2006508543A (ja) | シリコン窒化物電荷トラップメモリデバイス | |
| CN1886798A (zh) | 具有交错的局部互连结构的存储单元阵列 | |
| JP3667912B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR100521444B1 (ko) | 임베디드 비휘발성 메모리 및 그 제조방법 | |
| US11895834B2 (en) | Methods used in forming a memory array comprising strings of memory cells |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: NONE Free format text: FORMER OWNER: HARROW LSI DESIGN AND INSTALLATION TECHNOLOGY COMPANY Effective date: 20040326 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20040326 Address after: Tokyo, Japan, Japan Applicant after: Seiko Epson Corp. Address before: Tokyo, Japan, Japan Applicant before: Seiko Epson Corp. Co-applicant before: Hello, LSI design and installation technology, Inc. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050511 Termination date: 20170130 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |