CN100456452C - 非易失性半导体存储器件的制造方法及半导体存储器件 - Google Patents

非易失性半导体存储器件的制造方法及半导体存储器件 Download PDF

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Abstract

本发明能够增强具有MONOS型晶体管的非易失性半导体存储器件的高性能。具有改进性能的该具有MONOS型晶体管的非易失性半导体存储器件，其中，MONOS型非易失性存储器的存储单元包括控制晶体管和存储晶体管，控制晶体管的控制栅包括n型多晶硅膜并且该控制栅形成在包括氧化硅膜的栅绝缘膜上方，存储晶体管的存储栅包括n型多晶硅膜并且该存储栅布置到控制栅的侧壁之一，该存储栅包括掺杂的多晶硅膜，其薄层电阻比控制栅的薄层电阻低，该控制栅包括通过将杂质离子植入到未掺杂硅膜中而形成的多晶硅膜。

Description

非易失性半导体存储器件的制造方法及半导体存储器件
相关申请的交叉引用
本申请要求于2004年6月30日提交的日本专利申请No.2004-193554的优先权，据此将其内容通过参考引入本申请。
技术领域
本发明涉及一种非易失性半导体存储器件及其制造技术，并且更特别地涉及一种可有效应用于制造具有MONOS(金属氧化氮化氧化物半导体)型晶体管的非易失性半导体存储器件的技术。
背景技术
已知使用MONOS(金属氧化氮化氧化物半导体)膜的分裂栅(split gate)型存储单元结构，是电可擦除可编程只读存储器(非易失性存储器)中的一种。
由于MONOS型非易失性存储器通过将电荷积累到存储单元中的氮化硅膜来进行写入，与将电荷积累到其中包括多晶硅膜的浮栅的闪速存储器相比，其具有下列优点：
(1)由于电荷是分散地积累，所以其具有出色的数据保持的可靠性，以及
(2)由于能降低其间置有氮化硅膜的两层氧化硅膜的厚度，所以能在低电压下进行写入操作和擦除操作。
MONOS型非易失性存储器的擦除方法包括两种类型，即，BTBT(带到带隧穿)热空穴注入方法和隧穿方法，前者例如在专利文献1(USP5,969,383)中进行了描述，而后者在专利文献2(日本未审专利公开No.2001-102466)中进行了描述。
在BTBT热空穴注入方法中，通过将由BTBT产生的空穴注入到氮化硅膜中，在源区和栅电极之间施加高电压，由此进行擦除。另一方面，在经隧穿进行擦除的方法中，通过将注入到氮化硅膜中的电子抽取到衬底或栅电极来进行擦除。
[专利文献1]
USP No.5,969,383
[专利文献2]
日本未审专利公开No.2001-102466(对应于USP 6,255,166)
发明内容
在本发明人所研发的MONOS型非易失性存储器中，存储单元用控制晶体管和存储晶体管构成。存储单元包括：控制栅，经由栅绝缘膜形成在半导体衬底的主表面中的p型阱上方；电荷积累层，其一部分形成到控制栅的侧壁之一，而其另一部分形成在第一p型阱上方；存储栅，形成到控制栅的侧壁之一，经由电荷积累层的一部分与控制栅电隔离，并且经由电荷积累层的另一部分与第一p型阱电隔离；形成到第一p型阱表面的n型的漏区，其一端布置在控制栅附近；和形成到第一p型阱表面的n型的源区，其一端布置在存储栅附近。电荷积累层用两层氧化硅膜和置于其间的氮化硅膜构成。
MONOS型非易失性存储器采用BTBT热空穴注入方法作为数据擦除方法。即，通过注入热电子到电荷积累层中进行写入操作，该热电子产生于控制栅和存储栅之间的中间部分附近的沟道区中；以及通过注入热空穴到电荷积累层中进行擦除操作，该热空穴产生于在源区末端处的沟道区中。
另外，由于注入到电荷积累层中的电子或空穴由氮化硅膜中的陷阱俘获，并且不能自由地在氮化硅膜中移动，在其中用于产生热电子的位置和用于产生热空穴的位置被隔开的情况下，用于电子注入到电荷积累层的位置和用于空穴注入到电荷积累层的位置也被隔开，结果，降低了通过空穴的电子擦除效率，导致诸如擦除时间的延迟、重写电阻恶化和数据保持特性恶化等的问题。
此外，在数据的读出中，向选择的存储单元的控制栅施加正电压以导通控制晶体管，并且将施加到存储栅的电压设定在存储晶体管在写入状态下的阈值电压与存储晶体管在擦除状态下的阈值电压之间，以区分写入状态和擦除状态。
因此，为了高速地进行读出操作，必需在选择的存储单元和未选择的存储单元之间高速地对控制晶体管进行导通/截止。在这种情况下，考虑到阻抗，在存储栅中产生开关噪声的同时，在存储栅的电阻较高的情况下，噪声增加，引起读出错误。
本发明可以提供一种技术，该技术能够增强具有MONOS型晶体管的非易失性半导体存储器件的高性能。
本发明还可以提供一种技术，该技术能够简化用于具有MONOS型晶体管的非易失性半导体存储器件的制造步骤。
通过结合附图阅读说明书的描述，本发明的前述和其他目的以及新颖特征将变得显而易见。
对在本申请中公开的发明的典型性发明的概要将简述如下。
本发明提供一种非易失性半导体存储器件的制造方法，该器件具有存储单元，该存储单元包括：控制栅，通过栅绝缘膜形成在半导体衬底的主表面中的p型阱上方；电荷积累层，具有形成在控制栅侧壁之一上的第一部分和形成在第一p型阱上方的第二部分；存储栅，形成在控制栅的侧壁之一上，通过电荷积累层的第一部分与控制栅电隔离，并且通过电荷积累层的第二部分与第一p型阱电隔离；形成在第一p型阱中的n型的漏区，其一端布置在控制栅附近；和形成在第一p型阱中的n型的源区，其一端布置在存储栅附近。电荷积累层由两层氧化硅膜和形成在其间的氮化硅膜构成。该方法包括以下步骤：
(a)在第一p型阱的表面上方形成第一栅绝缘膜，并且然后在第一栅绝缘膜上方形成未掺杂硅膜，
(b)在未掺杂硅膜中离子植入杂质，用于将未掺杂硅膜转化成n型第一硅膜，
(c)构图n型硅膜和第一栅绝缘膜，由此形成包括n型第一硅膜的控制栅，同时留下控制栅之下的第一栅绝缘膜，
(d)形成第一绝缘膜，使得覆盖第一p型阱的表面以及控制栅的侧壁和上表面，
(e)在第一绝缘膜上方形成n型第二硅膜，并且然后构图n型第二硅膜，由此将包括n型第二硅膜的存储栅形成到控制栅的侧壁之一，
(f)去除在不与存储栅接触的区域中的第一绝缘膜，由此形成包括第一绝缘膜的电荷积累层，该电荷积累层的第一部分布置到控制栅的侧壁之一，并且其第二部分布置在第一p型阱上方，以及
(g)在第一p型阱中离子植入杂质，由此形成其一端布置在控制栅附近的n型的漏区，和其一端布置在存储栅附近的n型的源区，
其中，控制栅的高度比控制栅的栅长度大。
以下将简单描述通过在本申请中公开的发明的典型性发明获得的有益效果。
能高速地进行具有MONOS型晶体管的非易失性半导体存储器件的读操作。
此外，能简化具有MONOS型晶体管的非易失性半导体存储器件的制造步骤。
附图说明
图1是对半导体衬底主要部分的横截面图，示出了作为根据本发明的优选实施例的一种MONOS型非易失性存储器；
图2是对图1中所示的MONOS型非易失性存储器的等效电路图；
图3是对主要部分的横截面图，示出了作为本发明优选实施例的MONOS型非易失性存储器的制造方法；
图4是对半导体衬底主要部分的横截面图，示出了接着图3的MONOS型非易失性存储器的制造方法；
图5是对半导体衬底主要部分的横截面图，示出了接着图4的MONOS型非易失性存储器的制造方法；
图6是对半导体衬底主要部分的横截面图，示出了接着图5的MONOS型非易失性存储器的制造方法；
图7是对半导体衬底主要部分的横截面图，示出了接着图6的MONOS型非易失性存储器的制造方法；
图8是对半导体衬底主要部分的横截面图，示出了接着图7的MONOS型非易失性存储器的制造方法；
图9是对半导体衬底主要部分的横截面图，示出了接着图8的MONOS型非易失性存储器的制造方法；
图10是对半导体衬底主要部分的横截面图，示出了接着图9的MONOS型非易失性存储器的制造方法；
图11是说明性视图，示出了在淀积未掺杂硅膜之后，通过离子植入杂质形成存储栅的情况下的问题；
图12是对半导体衬底主要部分的横截面图，示出了接着图10的MONOS型非易失性存储器的制造方法；
图13是对半导体衬底主要部分的横截面图，示出了接着图12的MONOS型非易失性存储器的制造方法；
图14是对半导体衬底主要部分的横截面图，示出了接着图13的MONOS型非易失性存储器的制造方法；
图15是对半导体衬底主要部分的横截面图，示出了接着图14的MONOS型非易失性存储器的制造方法；
图16是对半导体衬底主要部分的横截面图，示出了接着图15的MONOS型非易失性存储器的制造方法；
图17是对半导体衬底主要部分的横截面图，示出了接着图16的MONOS型非易失性存储器的制造方法；
图18是对半导体衬底主要部分的横截面图，示出了接着图17的MONOS型非易失性存储器的制造方法；
图19是对半导体衬底主要部分的横截面图，示出了接着图18的MONOS型非易失性存储器的制造方法；
图20是用于说明在衬底方向上植入到存储栅的杂质的扩散距离和存储栅的膜厚度之间的关系的视图；
图21是对半导体衬底主要部分的横截面图，示出了接着图19的MONOS型非易失性存储器的制造方法；以及
图22是对半导体衬底主要部分的横截面图，示出了接着图21的MONOS型非易失性存储器的制造方法。
具体实施方式
参照附图，将具体描述本发明的优选实施例。在用于说明优选实施例的全部附图中，相同部件原则上使用同一参考标号，并且将省略其重复描述。
图1是对主要部分的横截面图，示出了该实施例中的MONOS型非易失性存储器，以及图2是对图1中所示的MONOS型非易失性存储器的等效电路。图1和图2示出了彼此相邻布置的两个存储单元(MC1和MC2)。
MONOS型非易失性存储器的存储单元(MC1)形成到包括p型单晶硅的半导体衬底1(此后简称为衬底)的p型阱2。p型阱2经由用于阱隔离的n型掩埋层4而与衬底1电隔离，对该衬底1施加了所需的电压。
存储单元(MC1)包括控制晶体管(C1)和存储晶体管(M1)。控制晶体管(C1)的栅电极(控制栅8)包括，例如作为导电膜的n型多晶硅膜，其形成在包括氧化硅膜的栅绝缘膜6上方。此外，存储晶体管(M1)的栅电极(存储栅9)包括，例如作为导电膜的n型多晶硅膜，其布置到控制栅8的侧壁之一。存储栅9经由电荷积累层16而与控制栅8和p型阱2电隔离，该电荷积累层16的一部分形成到控制栅8的侧壁之一，而其另一部分形成在p型阱2上方。电荷积累层16包括两层氧化硅膜和在其间形成的氮化硅膜。在数据写入时，在沟道区产生的热电子注入到电荷积累层16，并由氮化硅膜中的陷阱(trap)俘获。
用作存储单元(MC1)漏区的n+型半导体区域10d形成到控制栅8附近的p型阱2。此外，用作存储单元(MC1)源区的n+型半导体区域10s形成到控制栅9附近的p型阱2。
杂质浓度低于n+型半导体区域10d的n-型半导体区域11d，形成到在与n+型半导体区域(漏区)10d相邻的区域中的p型阱2。n-型半导体区域11d是用于缓和(moderate)在n+型半导体区域(漏区)10d末端处的高电场的扩展区域，用于将控制晶体管(C1)形成为LDD(轻掺杂漏极)结构。此外，杂质浓度低于n+型半导体区域10s的n-型半导体区域11s，形成到在与n+型半导体区域(源区)10s相邻的区域中的p型阱2。n-型半导体区域11s是用于缓和在n+型半导体区域10s(源区)末端处的高电场的扩展区域，用于将控制晶体管(M1)形成为LDD结构。
包括氧化硅膜的侧壁间隔层12分别形成到控制栅8的另一个侧壁和存储栅9的侧壁之一。利用侧壁间隔层12来形成n+型半导体区域(漏区)10d和n+型半导体区域(源区)10s。
经由氮化硅膜20和氧化硅膜21，将数据线(DL)形成在如上所述构成的存储单元(MC1)上方。数据线(DL)经由在接触孔22中的插头(plug)23而与n+型半导体区域(漏区)10d电连接，该插头23形成在n+型半导体区域(漏区)10d上方。数据线(DL)包括主要由铝合金组成的金属膜，而插头23包括主要由钨组成的金属膜。
如图2中所示，控制晶体管C1的控制栅8与控制栅线(CGL0)连接，并且存储晶体管(M1)的存储栅9和存储栅线(MGL0)连接。此外，源区10s与源线(SL)连接，并且通过未示出的电源线对p型阱2施加所需的电压。
与存储单元MC1相邻的存储单元MC2具有与存储单元(MC1)相同的结构，并且漏区10d与存储单元(MC1)的漏区10d共用。如上所述，漏区10d与数据线(DL)连接。两个存储单元(MC1和MC2)设置成关于公共漏区10d对称。控制晶体管(C2)的控制栅8与控制栅线(CGL1)连接，存储晶体管(M2)的存储栅9与存储栅线(MGL1)连接。此外，源区10s与源线(SL)连接。
然后，将描述在存储单元(MC1)为选择的存储单元的情况下的写入、擦除和读出操作的每一个。此处分别将注入电子到电荷积累层16定义为“写入”，以及将注入空穴到电荷积累层16定义为“擦除”。
对于写入，采用了热电子写入方法，即所谓的源极侧注入方法。在写入时，分别向控制栅8施加0.7V的电压，向存储栅9施加10V的电压，向源区10s施加6V的电压，向漏区施加0V的电压，以及向p型阱2施加0V的电压。然后，在源区10s和漏区10d之间形成的沟道区中、控制栅8和存储栅9之间的中间部分附近的区域中产生热电子，该热电子注入到电荷积累层16。所注入的电子在氮化硅膜中的陷阱处被俘获，并且存储晶体管(M1)的阈值电压增加。
对于擦除，采用了利用沟道电流的热空穴注入擦除方法。在擦除时，分别向控制栅8施加0.7V的电压，向存储栅9施加-8V的电压，向源区10s施加7V的电压，向漏区施加0V的电压，以及向p型阱2施加0V的电压。然后，沟道区形成到在控制栅8之下的p型阱2。此外，由于向源区10s施加了高电压(7V)，所以从源区10s延伸的耗尽层接近控制晶体管(C1)的沟道区。结果，流过沟道区的电子由沟道区末端和源区10s之间的高电场加速，以引起碰撞电离，并形成电子-空穴对。然后，由施加到存储栅9的反向电压(-8V)加速空穴，以形成热空穴，该热空穴注入到电荷积累层16。所注入的空穴在氮化硅膜中的陷阱处被俘获，以降低存储晶体管(M1)的阈值电压。
在读出时，分别向控制栅8施加1.5V的电压，向存储栅9施加1.5V的电压，向源区10s施加0V的电压，向漏区施加1.5V的电压，以及向p型阱2施加0V的电压。即，将施加到存储栅9的电压设定在存储晶体管(M1)在写入状态中的阈值电压和存储晶体管(M1)在擦除状态中的阈值电压之间，以区分写入状态和擦除状态。
如上所述，在MONOS型非易失性存储器中，在以下的状态下进行读出，即向选择的存储单元的控制栅8施加电压以导通控制晶体管(C1)，并向存储栅9施加电压。因此，为了高速地进行读出操作，必需在选择的存储单元和未选择的存储单元之间高速地导通/截止控制晶体管。在这种情况下，当考虑到阻抗，对于存储栅9产生开关噪声时，以及在其中存储栅9的阻抗很高的情况下，噪声增加，导致读出错误。如以后将描述，由于在本实施例的MONOS型非易失性存储器中，构成存储栅9的n型多晶硅膜的电阻很低，所以能抑制这种噪声的增加，以高速地进行读出操作。
然后，将参照图3至图20，按照步骤的次序，描述MONOS型非易失性存储器的制造方法。
首先，如图3中所示，在通过使用公知的制造方法将器件隔离槽5形成到衬底1的主表面以后，将n型掩埋层4和p型阱2形成到存储器阵列形成区中的衬底1的主表面，并且将p型阱2和n型阱3形成到外围电路形成区中的衬底1的主表面。MONOS型非易失性存储器的外围电路包括，例如，用诸如读出放大器、列译码器和行译码器的耐低压MISFET构成的电路，以及用诸如升压(voltage step-up)电路的耐高压MISFET构成的电路。因此，附图示出了存储器阵列形成区、低压MISFET形成区、耐高压MISFET形成区。
然后，通过热氧化衬底1，将包括氧化硅的栅绝缘膜6，7分别形成到p型阱2和n型阱3的相应表面。栅绝缘膜6形成到存储器阵列形成区和耐低压MISFET形成区，并且栅绝缘膜7形成到耐高压MISFET形成区。形成栅绝缘膜7的厚度(约7-8nm)大于栅绝缘膜6的厚度(约3-4nm)，以便保证耐压。即，存储器阵列形成区中的栅绝缘膜6和耐低压MISFET形成区中的栅绝缘膜6是通过相同步骤形成的相同膜。如以后将描述，存储器阵列形成区的栅绝缘膜6构成控制栅8的栅绝缘膜。从而，通过用耐低压MISFET的栅绝缘膜6而不用耐高压MISFET的栅绝缘膜7来构成控制栅8的栅绝缘膜，能高速地操作存储单元。
然后，如图4中所示，在通过CVD法在衬底1上方淀积约250nm厚的未掺杂硅膜8A后，通过CVD法在硅膜8A上淀积薄氧化硅膜13以便保护未掺杂硅膜8A的表面。
然后，如图5中所示，用光刻胶膜30覆盖外围电路形成区中的p沟道型MISFET形成区(n型阱3)的未掺杂硅膜8A，并且将杂质(含磷或含砷)离子植入到n沟道型MISFET形成区和存储器阵列形成区中的未掺杂硅膜8A，由此将区域中的未掺杂硅膜8A转化成n型硅膜8n。在其中杂质是含磷的情况下，掺杂剂量约为6×1015atoms/cm2。然后，可选择地，也可以将p沟道型MISFET形成区中的未掺杂硅膜8A转化成p型硅膜。在这种情况下，用光刻胶膜覆盖n沟道型MISFET形成区(p型阱2)中的未掺杂硅膜8A，并且将杂质(硼或氟化硼)离子植入到p沟道型MISFET形成区中的未掺杂硅膜8A，由此将区域中的未掺杂硅膜8A转化成p型硅膜。
然后，如图6中所示，使用光刻胶膜13作为掩膜，干法刻蚀氧化硅膜13、未掺杂硅膜8A和n型硅膜8n。通过这个工序，将包括n型硅膜8n的控制栅8形成在存储器阵列形成区中，并且将包括n型硅膜8n的栅电极14形成在外围电路区域的n沟道型MISFET形成区(p型阱2)中。此外，将包括未掺杂硅膜8A的栅电极15形成在外围电路区域的p沟道型MISFET形成区(n型阱3)中。在随后的步骤中通过杂质(硼)离子植入，将包括未掺杂硅膜8A的栅电极15转化成p型硅膜。如上所述，通过局部地改变植入到未掺杂硅膜8A的杂质类型，由于能通过使用未掺杂硅膜8A同时形成存储单元的控制栅8和外围电路形成区的栅电极14、15，所以能简化栅形成步骤。
形成在存储器阵列形成区中的控制栅8的栅长度约为180nm。在其中控制栅8的栅长度缩短到约180nm的情况下，控制栅8的纵横比(栅高相对于栅长的比例)大于1。由于当要在形成存储栅9后形成这种高纵横比的控制栅8时，对控制栅8的制作变得困难，所以在此实施例中，存储栅9在控制栅8形成后形成。此外，这使得能够将具有栅长度比控制栅8的栅长度更小的存储栅9形成到控制栅8的侧壁。
然后，如图7中所示，将电荷积累层16形成在衬底1上方。电荷积累层16由氧化硅膜、氮化硅膜和氧化硅膜的三层膜构成。在该三层膜当中，下面的氧化硅膜通过热氧化法或CVD法形成。可选择地，其可以通过使用在热氧化设备的腔室中直接引入氢气和氧气并在加热晶片上进行自由基氧化反应的ISSG(在位蒸汽生成)法形成。氮化硅膜通过CVD法或ALD(原子层淀积)法形成，并且上面的氧化硅层通过CVD法或ISSG氧化法形成。而且，在形成下面的氧化硅膜后且在形成氮化硅膜前，通过使氧化硅膜在包含诸如N2O的氧化硅的高温气氛中经受氮化处理，可以对氧化硅膜和衬底1(p型阱2，n型阱3)之间的边界实行氮隔离。通过氮化处理，由于改善了构成存储单元的控制晶体管和存储晶体管的热载流子电阻，存储单元的特性(例如重写特性)得到改善。
此外，在形成控制晶体管8之后且在形成电荷积累层16的步骤之前，可以将用于控制该控制晶体管的阈值电压的杂质和用于控制存储晶体管的阈值电压的杂质离子植入到存储器阵列形成区的p型阱2。这能使控制晶体管和存储晶体管的阈值最佳化。
然后，将存储栅9形成在控制栅8的侧壁之一上。为了形成存储栅9，如图8中所示，首先通过CVD法将n型多晶硅膜9n淀积在衬底1上方。
然后，如图9中所示，各向异性刻蚀n型多晶硅膜9n，以分别留下在控制栅8的两个侧壁和外围电路的栅电极14，15的两个侧壁上的n型多晶硅膜9n。n型多晶硅膜9n的杂质(含磷或含砷)浓度约为1×1020atoms/cm3至6×1020atoms/cm3。
然后，如图10所示，使用光刻胶膜32作为掩膜来覆盖存储栅形成区，刻蚀n型多晶硅膜9n。因此，将包括n型多晶硅9n的存储栅9n形成到控制栅8的侧壁之一。
形成在控制栅8侧壁上的存储栅9的栅长度约为80nm，并且其纵横比(栅高相对于栅长的比)大于1。在该实施例中，由于存储栅9在控制栅8形成后形成，所以能容易地形成具有栅长度比控制栅8的栅长度更小的高纵横比的存储栅9。
如上所述，在本实施例的MONOS型非易失性存储器中，通过将热电子注入到电荷积累层16中进行写入，该热电子产生在控制栅8和存储栅9之间的中间部分附近的沟道区中；以及通过将热空穴注入到电荷积累层16中进行擦除，该热空穴产生在源区10s一侧末端处的沟道区中。
另外，由于注入到电荷积累层16中的电子和空穴由氮化硅膜中的陷阱俘获，并且不能自由地在氮化硅膜中移动，在其中用于产生热电子的位置和用于产生热空穴的位置被隔开的情况下，用于电子注入到电荷积累层16的位置和用于空穴注入到电荷积累层16的位置也被隔开，结果，通过空穴的电子擦除效率降低，以导致诸如擦除时间延迟、重写电阻恶化和上述数据保持特性恶化的问题。相反，在根据本实施例的MONOS型非易失性存储器中，由于存储栅9的栅长度极小，并且因此用于产生热电子的位置和用于产生热空穴的位置彼此接近，通过空穴能有效地擦除电子。
此外，在本实施例中，在通过离子植入杂质到未掺杂硅膜8A中形成控制栅8的同时，通过使用n型多晶硅膜9n形成存储栅9。由于与在膜形成后离子植入杂质的情况相比，通过在膜形成时引入杂质形成的所谓的掺杂多晶硅膜(n型多晶硅膜9n)的电阻能降低，所以由n型多晶硅膜9n形成的存储栅9的薄层电阻(约80Ω□)比控制栅8的薄层电阻(约120Ω□)低。此外，由于能减少在离子植入时的掩膜，所以能简化制作步骤。
此外，如果使用向未掺杂硅膜离子植入的方法，则存在下列问题。如图11中所示，在通过杂质植入到未掺杂硅膜中而形成的低阻硅膜中，由于杂质没有充分地到达膜底部，形成了没有离子植入的区域或是一个与其他区域相比杂质浓度较低的区域(图中箭头所示区域)。这增加了膜底部处的电阻。因此，在上述通过使用硅膜形成存储栅9的情况下，由于在向存储栅9施加电压时，在与形成在存储栅9之下的电荷积累层16的边界附近，往往形成耗尽层，所以存储晶体管(M1)的驱动性能降低。
根据本实施例，通过使用掺杂多晶硅膜(n型多晶硅膜9n)形成存储栅9，由于能降低存储栅9的电阻，即使当控制晶体管在如上所述读出中高速地导通/截止时，也没有大的开关噪声形成在存储栅9中。
然后，如图12中所示，通过使用氢氟酸和磷酸，刻蚀构成电荷积累层16的三层绝缘膜。由此去除形成在不需要区域中的电荷积累层16，并且只留下在控制栅8一个侧壁上和存储栅9之下的电荷积累层16。
然后，如图13中所示，使用光刻胶膜33作为掩膜，将杂质(含磷或含砷)离子植入到耐低压n沟道型MISFET形成区，以形成n-型半导体区域17。在这种情况下，也将杂质(含磷或含砷)离子植入到存储器阵列形成区的部分，由此形成了n-型半导体区域11d。
n-型半导体区域17是用于将耐低压n沟道型MISFET形成为LDD结构的扩展区域，并且n-型半导体区域11d是用于将存储单元的控制晶体管形成为LDD结构的扩展区域。
在想要分别使n-型半导体区域11d的杂质浓度和n-型半导体区域17的杂质浓度最佳化的情况下，可以通过使用两个光刻掩模板，分别进行两次离子植入。此外，虽然用于形成n-型半导体区域11d和n-型半导体区域17的离子植入可以在去除电荷积累层16之前进行，但优选在去除用于形成浅pn结的电荷积累层16之后进行。虽然没有示出，但也可以通过使用掩膜，将p型杂质植入到扩展区域。p型杂质区域形成在n-型半导体区域11d和n-型半导体区域17之下，并且用作用于抑制存储单元和耐低压n-沟道型MISFET的短沟道效应的区域(晕环(halo)区域)。
然后，如图14中所示，通过使用光刻胶膜34作为掩膜，将杂质(硼)离子植入到外围电路的低压p沟道型MISFET形成区，由此形成p-型半导体区域18。p-型半导体区域18是用于将耐低压p沟道型MISFET形成为LDD结构的扩展区域。虽然没有示出，但也可以将n型杂质植入到扩展区域。n型杂质区域形成在p-型半导体区域18之下，并用作用于抑制耐低压p沟道型MISFET的短沟道效应的区域(晕环(halo)区域)。
然后，如图15中所示，通过使用光刻胶膜35作为掩膜，将杂质(含磷或含砷)离子植入到存储器阵列形成区的部分，由此形成n-型半导体区域11s。n-型半导体区域11s是用于将存储单元的存储晶体管形成为LDD结构的扩展区域。虽然用于形成n-型半导体区域11s的离子植入可以在去除电荷积累层16之前进行，但优选在去除用于形成浅pn结的电荷积累层16之后进行。此外，虽然没有示出，但也可以通过使用掩膜，将p型杂质植入到扩展区域中。p型杂质区域形成在n-型半导体区域11s之下，并且用作抑制存储单元的短沟道效应的区域(晕环(halo)区域)。
然后，如图16中所示，通过使用光刻胶膜36作为掩膜，将杂质(含磷或含砷)离子植入到外围电路的耐高压n沟道型MISFET形成区，由此形成n-型半导体区域24。n-型半导体区域24是用于将耐高压n沟道型MISFET形成为LDD结构的扩展区域。虽然没有示出，但也可以通过使用掩膜，将p型杂质植入到扩展区域。p型杂质区域形成在n-型半导体区域24之下，并且用作抑制耐高压n沟道型MISFET的短沟道效应的区域(晕环(halo)区域)。
然后，如图17中所示，通过使用光刻胶膜37作为掩膜，将杂质(硼)离子植入到外围电路的耐高压p沟道型MISFET形成区，以形成p-型半导体区域25。p-型半导体区域25是用于将耐高压p沟道型MISFET形成为LDD结构的扩展区域。虽然没有示出，但也可以通过使用掩膜，将n型杂质植入到扩展区域。n型杂质区域形成在p-型半导体区域25之下，并且用作用于抑制耐高压p沟道型MISFET的短沟道效应的区域(晕环(halo)区域)。
然后，如图18中所示，将侧壁间隔层12分别形成到存储器阵列形成区中的控制栅8和存储栅9的侧壁之一，并且将侧壁间隔层12分别形成到外围电路形成区的栅电极14和栅电极15的两个侧壁。该侧壁间隔层12是通过各向异性刻蚀由CVD法淀积在衬底1上方的氧化硅膜而形成。
然后，如图19中所示，通过使用光刻胶膜38作为掩膜，将杂质(含磷或含砷)离子植入到存储器阵列形成区和外围电路区域的n沟道型MISFET形成区。由此，n+型半导体区域(漏区)10d和n+型半导体区域(源区)10s形成在存储阵列形成区域中，以完成存储单元MC。此外，n+型半导体区域(源区和漏区)26形成在外围电路形成区中，以完成耐低压n沟道型MISFET(QLN)和耐高压n沟道型MISFET(QHN)。
在上述用于形成源区和漏区(10s，10d和26)的离子植入步骤中，也将杂质植入到控制栅8和存储栅9。此外，在离子植入中，与用于形成扩展区域(11s，11d，17，24)的离子植入相比，杂质的剂量率较高(约1×1013atoms/cm2)并且植入能量也较高(约40KeV)。因此，在植入到控制栅8和存储栅9中的杂质经过其之下的栅绝缘膜6或电荷积累层16并到达p型阱2的表面的情况下，控制晶体管和存储晶体管的阈值电压波动。
如图20所示，在存储栅9中，离控制栅8最远的部分具有最小的膜厚度(膜厚度＝a)。因此，在上述的离子植入步骤中，必需控制植入能量，使得植入到存储栅9中的杂质在衬底方向上的扩散距离不超过离控制栅8最远的部分的膜厚度(a)。即，假设植入到存储栅9中的杂质在衬底方向上的平均扩散距离为“e”，以及考虑到扩散距离的散射的最大扩散距离为“e′”，控制该扩散距离使得最大扩散距离“e′”不超过膜厚度(a)，即：(a＞“e′”)。
然后，如图21中所示，通过使用光刻胶膜39作为掩膜，将杂质(硼)离子植入到外围电路的p沟道型MISFET形成区。由此，p+型半导体区域(源区和漏区)27形成在外围电路形成区中，以完成耐低压p沟道型MISFET(QLP)和耐高压p沟道型MISFET(QHP)。此外，在用于形成源区和漏区(27)的离子植入步骤中，由于杂质也植入到p沟道型MISFET(QLP，QHP)的栅电极15，所以构成栅电极15的硅膜转化成低阻p型硅膜。这能节省将杂质离子植入到构成栅电极15的硅膜中的步骤以及在其中使用的光刻掩模板。此外，在用于形成源区和漏区(27)的离子植入步骤中，也能不使用光刻胶膜39而将杂质离子植入。这能进一步地减少光刻掩模板的数目。然而，由于杂质也离子植入到耐低压n沟道型MISFET(QLN)和耐高压n沟道型MISFET(QHN)中，所以必需考虑到它们的特性波动。
然后，如图22中所示，在通过CVD法在衬底1上方淀积氮化硅膜20和氧化硅膜21后，将数据线DL形成在存储器阵列形成区的氧化硅膜21上方，并且将互连28形成在外围电路形成区中。然后，将多个互连形成在互连28之上，其间置有层间绝缘膜，这些未示出。也可以在衬底1上方形成氮化硅膜20之前，将诸如硅化钴的硅化物层形成到存储单元MC的控制栅8、存储栅9、源区10s、漏区10d的表面(以及外围电路中的MISFET的栅电极、源区、漏区)，由此进一步地减小控制栅8、存储栅9等等的电阻。
虽然基于优选实施例，对本发明人所做出的本发明进行了具体描述，但很明显本发明并不限于上述实施例，而是可以在不脱离其主旨的范围内进行各种改变。
本发明可应用到具有MONOS型晶体管的非易失性半导体存储器件。

Claims (15)

1.一种非易失性半导体存储器件的制造方法，该器件具有存储单元，该存储单元包括：
控制栅，形成在第一栅绝缘膜上方，该第一栅绝缘膜形成在半导体衬底的主表面的第一p型阱上方；
电荷积累层，具有形成在所述控制栅侧壁之一上的第一部分和形成在所述第一p型阱上方的第二部分；
存储栅，形成在所述控制栅的所述一个侧壁上，通过所述电荷积累层的所述第一部分与所述控制栅电隔离，并且通过所述电荷积累层的所述第二部分与所述第一p型阱电隔离；
n型的漏区，形成在所述第一p型阱中，其一端布置在所述控制栅附近；和
n型的源区，形成在所述第一p型阱中，其一端布置在所述存储栅附近，
所述方法包括以下步骤：
(a)在所述第一p型阱的表面上方形成所述第一栅绝缘膜，并且在所述第一栅绝缘膜上方形成未掺杂硅膜；
(b)将杂质离子植入到所述未掺杂硅膜中，以将所述未掺杂硅膜转化为n型第一硅膜；
(c)构图所述n型第一硅膜和所述第一栅绝缘膜，以形成包括所述n型第一硅膜的所述控制栅，同时留下所述控制栅之下的所述第一栅绝缘膜；
(d)形成第一绝缘膜，使得覆盖所述第一p型阱的所述表面以及所述控制栅的所述侧壁和上表面；
(e)在所述第一绝缘膜上方形成n型第二硅膜，并构图所述n型第二硅膜，以在所述控制栅的所述侧壁之一上形成包括所述n型第二硅膜的所述存储栅；
(f)去除在不与所述存储栅接触的区域中的所述第一绝缘膜，由此形成包括所述第一绝缘膜的所述电荷积累层，所述电荷积累层的第一部分布置到所述控制栅的所述侧壁之一并且其第二部分布置在所述第一p型阱上方；以及
(g)在所述第一p型阱中离子植入杂质，以形成其一端布置在所述控制栅附近的所述n型的漏区，和其一端布置在所述存储栅附近的所述n型的源区，
其中，所述控制栅的高度比所述控制栅的栅长度大。
2.根据权利要求1的非易失性半导体存储器件的制造方法，还包括以下步骤：
在所述半导体衬底的所述主表面的第二p型阱上方，形成低压n沟道型MISFET；
在所述半导体衬底的所述主表面的第三p型阱上方，形成高压n沟道型MISFET；
在所述半导体衬底的所述主表面的第一n型阱上方，形成低压p沟道型MISFET；以及
在所述半导体衬底的所述主表面的第二n型阱上方，形成高压p沟道型MISFET，
其中，用于所述低压n沟道型MISFET和所述高压n沟道型MISFET的每个栅电极，均用n型第二硅膜构成，该n型第二硅膜是通过离子植入杂质到未掺杂硅膜中而形成，该未掺杂硅膜是与步骤(a)中形成的所述未掺杂硅膜是同一层，并且用于所述低压p沟道型MISFET和所述高压p沟道型MISFET的每个所述栅电极，均用p型第一硅膜形成，该p型第一硅膜是通过将杂质离子植入到未掺杂硅膜中而形成，该未掺杂硅膜是与步骤(a)中形成的所述未掺杂硅膜是同一层。
3.根据权利要求2的非易失性半导体存储器件的制造方法，
其中，通过将杂质引入到所述未掺杂硅膜中而形成所述p型第一硅膜的所述步骤，与通过将杂质离子植入到所述第一和第二n型阱中而形成所述低压p沟道型MISFET和所述高压p沟道型MISFET的每一个的源区和漏区的所述步骤是相同的步骤。
4.根据权利要求2的非易失性半导体存储器件的制造方法，
其中，在将所述杂质离子植入到所述第一和第二n型阱时，没有用用于离子植入的掩膜覆盖所述第一、第二和第三p型阱的所述表面。
5.根据权利要求2的非易失性半导体存储器件的制造方法，
其中，用于所述低压n沟道型MISFET和所述高压n沟道型MISFET的每一个的源区和漏区，通过在所述步骤(g)中在所述第一p型阱中离子植入所述杂质时，在所述第二p型阱和所述第三p型阱的每一个中离子植入所述杂质而形成。
6.根据权利要求2的非易失性半导体存储器件的制造方法，还包括以下步骤：
在与所述漏区相邻的区域中的所述第一p型阱中，形成具有杂质浓度比所述漏区的杂质浓度低的n型的第一扩展区域，以及
在与所述源区相邻的区域中的所述第一p型阱中，形成具有杂质浓度比所述源区的杂质浓度低的n型的第二扩展区域，
其中，用于形成所述第一和所述第二扩展区域的所述杂质的所述离子植入步骤在所述步骤(f)之后实施。
7.根据权利要求6的非易失性半导体存储器件的制造方法，
其中，形成所述第一扩展区域的所述步骤和形成所述第二扩展区域的所述步骤是分开的步骤。
8.根据权利要求1的非易失性半导体存储器件的制造方法，
其中，所述电荷积累层包括氮化硅膜，该氮化硅膜形成在两层氧化硅膜之间。
9.根据权利要求1的非易失性半导体存储器件的制造方法，
其中，通过向所述电荷积累层注入热电子，进行所述存储单元的写入操作，以及通过向所述电荷积累层注入热空穴，进行所述存储单元的擦除操作。
10.根据权利要求1的非易失性半导体存储器件的制造方法，
其中，在使得植入到所述存储栅的所述杂质的扩散距离不超过所述存储栅的最小膜厚度的这种注入能量下，进行所述杂质的所述离子植入以形成所述漏区和所述源区。
11.根据权利要求6的非易失性半导体存储器件的制造方法，还包括以下步骤：
在所述第二p型阱中，形成n型的第三扩展区域，该区域具有的杂质浓度比所述低压n沟道型MISFET的源区和漏区的杂质浓度低，
其中，形成所述第三扩展区域的步骤和在所述第一p型阱中形成所述第一扩展区域的步骤是相同的步骤。
12.一种非易失性半导体存储器件的制造方法，该器件具有存储单元，该存储单元包括：
控制栅，形成在第一栅绝缘膜上方，该第一栅绝缘膜形成在半导体衬底的主表面的第一p型阱上方；
电荷积累层，具有在所述控制栅的侧壁之一上形成的第一部分和在所述第一p型阱上方形成的第二部分；
存储栅，形成在所述控制栅的所述侧壁之一上，通过所述电荷积累层的所述第一部分与所述控制栅电隔离，并且通过所述电荷积累层的所述第二部分与所述第一p型阱电隔离；
n型的漏区，形成在所述第一p型阱中，其一端布置在所述控制栅附近；和
n型的源区，形成在所述第一p型阱中，其一端布置在所述存储栅附近，
其中，通过向所述电荷积累层注入热电子，进行所述存储单元的写入操作，以及通过向所述电荷积累层注入热空穴，进行所述存储单元的擦除操作，
所述方法包括以下步骤：
(a)在所述第一p型阱的所述表面上方形成所述第一栅绝缘膜，并且形成包括n型第一硅膜的控制栅，该n型第一硅膜形成在所述第一栅绝缘膜上方；
(b)形成第一绝缘膜，使得覆盖所述第一p型阱的所述表面以及所述控制栅的所述侧壁和所述上表面；
(c)在所述第一绝缘膜上方形成n型第二硅膜，并且构图所述n型第二硅膜，以在所述控制栅的所述侧壁之一上形成包括所述n型第二硅膜的所述存储栅；
(d)去除在不与所述存储栅接触的区域中的所述第一绝缘膜，以形成包括所述第一绝缘膜的所述电荷积累层，该电荷积累层的所述第一部分布置到所述控制栅的所述侧壁之一，并且其所述第二部分布置在所述第一p型阱上方；以及
(e)在所述第一p型阱中离子植入杂质，以形成其一端布置在所述控制栅附近的所述n型的漏区，和其一端布置在所述存储栅附近的所述n型的源区，
其中，使所述存储栅的栅长度小于所述存储栅的高度。
13.根据权利要求12的非易失性半导体存储器件的制造方法，
其中，所述存储栅的所述栅长度小于所述控制栅的栅长度。
14.一种非易失性半导体存储器件，包括：
存储单元，该存储单元具有：
控制栅，形成在第一栅绝缘膜上方，该第一栅绝缘膜形成在半导体衬底的主表面的第一p型阱上方；
电荷积累层，具有形成到所述控制栅的侧壁之一的第一部分，和形成在所述第一p型阱上方的第二部分；
存储栅，形成在所述控制栅的所述侧壁之一上，通过所述电荷积累层的所述第一部分与所述控制栅电隔离，并且通过所述电荷积累层的所述第二部分与所述第一p型阱电隔离；
n型的漏区，形成在所述第一p型阱中，其一端布置在所述控制栅附近；
n型的源区，形成在所述第一p型阱中，其一端布置在所述存储栅附近；
低压n沟道型MISFET，形成在所述半导体衬底的所述主表面的第二p型阱上；
高压n沟道型MISFET，形成在所述半导体衬底的所述主表面的第三p型阱上；
低压p沟道型MISFET，形成在所述半导体衬底的所述主表面的第一n型阱上；和
高压p沟道型MISFET，形成在所述半导体衬底的所述主表面的第二n型阱上，
其中，具有杂质浓度比所述漏区的杂质浓度低的所述n型的第一扩展区域，形成在与所述漏区相邻的区域中的所述第一p型阱中，
其中，所述低压n沟道型MISFET的源区和漏区、以及具有杂质浓度比所述源区和所述漏区的杂质浓度低的所述n型的第二扩展区域，形成在所述第二p型阱中，以及
其中，所述第一扩展区域和所述第二扩展区域通过同样的步骤形成。
15.根据权利要求14的非易失性半导体存储器件，
其中，通过向所述电荷积累层注入热电子，进行所述存储单元的写入操作，以及通过向所述电荷积累层注入热空穴，进行所述存储单元的擦除操作。
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