CN100502042C - 电可擦除可编程只读存储器单元及其制造方法 - Google Patents
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Abstract
一种不对称掺杂存储单元在P型衬底上具有第一和第二N型重掺杂结。复合式电荷捕获层位于该P型衬底之上，并介于该第一和该第二N型重掺杂结之间。N型轻掺杂区域邻接于该第一N型重掺杂结，并位于该复合式电荷捕获层下方。P型轻掺杂区域邻接于该第二N型重掺杂结，并位于该复合式电荷捕获层下方。该不对称掺杂存储单元将电荷储存在该复合式电荷捕获层位于该P型轻掺杂区域上方的那一端。该不对称掺杂存储单元可以作为电可擦除可编程只读存储器单元，并且可以进行多级单元操作。本发明同时描述这种不对称掺杂存储单元的制造方法。
Description
技术领域
本发明涉及一种存储器件，尤其涉及一种电可擦除可编程只读存储器(EEPROM)单元，以及制造这种存储单元的方法。
背景技术
电可擦除可编程只读存储器(EEPROM)单元广泛地被应用在半导体产业。如本技术领域所公知的那样，常规浮栅EEPROM单元包含存储晶体管和选择晶体管，结果产生大尺寸的存储单元，以及低密度的存储阵列。因为该浮栅结构，使常规EEPROM单元必须进行双层多晶硅(double-poly)处理来制造其浮栅与控制栅极。这样会使得一般的EEPROM单元制造过程复杂且花费昂贵。同时该双层多晶硅处理，会造成常规EEPROM单元的制造过程难以和标准的互补金属氧化半导体(CMOS)逻辑工艺相结合。
对一般的EEPROM阵列结构而言，诸如绝缘场氧化区域(isolation field oxide regions)和绝缘电线(isolation electrical lines)的绝缘结构，必须被用来绝缘两个相邻的EEPROM单元，以克服编程/擦除的干扰问题。一般EEPROM阵列的绝缘场氧化区域会降低阵列的密度。此外，在EEPROM阵列中使用绝缘场氧化区域来绝缘相邻的EEPROM单元，会使该EEPROM阵列的表面粗糙，导致光阻(photoresist)和蚀刻处理的处理适用范围(process window)变小。另外，EEPROM阵列的绝缘电线会使外围电路更加复杂。
由上述可知，需要改进的EEPROM单元，使其能有小的单元尺寸，单一多晶硅处理，以及兼容(compact)的阵列结构。
发明内容
概括来说，本发明提供S型不对称掺杂存储单元，其可被随机编程或擦除。本发明同时描述制造这种存储单元的方法。
根据本发明的一个方案，提供一种不对称掺杂存储单元。该不对称掺杂存储单元，在衬底上具有第一和第二杂质掺杂结。将复合式电荷捕获层设置在该衬底之上，并介于该第一和该第二杂质掺杂结之间，其中该复合式电荷捕获层含有电荷捕获层，且该电荷捕获层为两个电介质层之间的夹层，而在该存储单元被编程后，该存储单元的电荷被存储在该电荷捕获层的一端。使第一杂质掺杂区域邻接于该第一杂质掺杂结，并位于该复合式电荷捕获层下方。使第二杂质掺杂区域邻接于该第二杂质掺杂结，并位于该复合电荷捕获层下方。该第一和该第二杂质掺杂结以及该第一杂质掺杂区域，具有第一极性(polarity)，同时该第二杂质掺杂区域具有与该第一极性相反的第二极性。
本发明所公开的不对称掺杂存储单元，将电荷储存在该复合式电荷捕获层的末端，即该第二杂质掺杂区域的上方。该存储单元可被随机编程或擦除，因此可以作为电可擦除可编程只读存储器(EEPROM)单元。
根据本发明的另一方案，提供一种不对称掺杂存储结构。该不对称掺杂存储结构包含第一和一第二不对称掺杂存储单元。
该第一不对称掺杂存储单元在衬底上含有第一和第二杂质掺杂结。将第一复合式电荷捕获层限定在该衬底之上，并介于该第一和该第二杂质掺杂结之间，而在该第一存储单元被编程后，该第一存储单元的电荷被存储在该第一复合式电荷捕获层的一端。使第一杂质掺杂区域邻接于该第一杂质掺杂结，并位于该第一复合式电荷捕获层下方。使第二杂质掺杂区域邻接于该第二杂质掺杂结，并位于该第一复合式电荷捕获层下方。
该第二不对称掺杂存储单元在该衬底上含有该第二杂质掺杂结以及第三杂质掺杂结。将第二复合式电荷捕获层限定在该衬底之上，并介于该第二和该第三杂质掺杂结之间，而在该第二存储单元被编程后，该第二存储单元的电荷被存储在该第二复合式电荷捕获层的一端。使第三杂质掺杂区域邻接于该第二杂质掺杂结，并位于该第二复合式电荷捕获层下方。使第四杂质掺杂区域邻接于该第三杂质掺杂结，并位于该第二复合式电荷捕获层下方。
该第一、该第二与该第三杂质掺杂结具有第一极性，同时该第二和该第四杂质掺杂区域具有与该第一极性相反的第二极性。该第一和该第三杂质掺杂区域具有该第一极性，其中该第一和该第二复合式电荷捕获层，各自含有电荷捕获层，且该电荷捕获层为介于两个电介质层之间的夹层。
根据本发明的另一方案，提供不对称掺杂存储单元的制造方法。在该方法中，将第一和第二杂质掺杂结形成在衬底上。将复合式电荷捕获层设置在该衬底之上，并使其位于该第一和该第二杂质掺杂结之间，其中该复合式电荷捕获层含有电荷捕获层，且该电荷捕获层为两个电介质层之间的夹层，而在该存储单元被编程后，该存储单元的电荷被存储在该复合式电荷捕获层的一端。形成第一杂质掺杂区域并使其邻接于该第一杂质掺杂结，以及位于该复合式电荷捕获层之下，然后形成第二杂质掺杂区域并使其邻接于该第二杂质掺杂结，且位于该复合式电荷捕获层之下。该第一和该第二杂质掺杂结以及该第一杂质掺杂区域，具有第一极性，同时该第二杂质掺杂区域具有与该第一极性相反的第二极性。
可以通过环型注入(pocket implant)方式或双扩散方式来形成该第一杂质掺杂区域。通过环型注入方式来形成该第二杂质掺杂区域。
可以通过沟道热电子编程方式来对该不对称掺杂存储单元进行编程，并且可以通过带间(band-to-band)热空穴擦除方式而将其擦除，并可以用反向或正向读取的方式来进行读取。
应该理解的是，以上的概括说明与接下来的详细说明，仅是示例性的和用于解释，而非对本发明的权利要求有所限制。
附图说明
包含在本发明中并作为本发明的组成部分的附图用于说明本发明的具体实施例，并且与本发明的说明一起用来解释本发明的主旨。
图1示出根据本发明的一个具体实施例的不对称掺杂存储单元的横截面图。
图2示出根据本发明的一个具体实施例的不对称掺杂存储结构的横截面图。
图3为一表格，根据本发明的一个具体实施例，示出在被选择的不对称掺杂存储单元的编程、擦除、和读取操作期间，施加到该所选单元及其相邻单元的偏压。
具体实施方式
本发明的具体实施例提供作为本发明的详细参照。同时这些具体实施例并非欲限制本发明的范围。相反，在由本发明的权利要求所定义的精神和范围内，涵盖所有替代物，变体，以及等同物。此外，在本发明接下来的详细说明中，为了对本发明提供完整的详解，而描述许多特定的细节。但对本领域技术人员来说，没有这些特定细节仍可实施本发明。而在其他示例中，并未详细描述一些公知的方法、处理、器件和电路，这是为了让本发明的观念不被混淆。
图1示出根据本发明的一个具体实施例的不对称掺杂存储单元100的横截面图。该不对称掺杂存储单元100包含P型硅衬底110，并且该硅衬底含有两个N型重掺杂结120和125。将复合式电荷捕获层180限定在该P型硅衬底上，并介于该两个N型重掺杂结120和125之间。如图所示，该复合式电荷捕获层180包含两个电介质层150和155，以及一个电荷捕获层160，其中该电荷捕获层160为两个电介质层150和155之间的夹层。在一个具体实施例中，复合式电荷捕获层为复合的氧化物-氮化物-氧化物(ONO)层，也就是该电介质层均为氧化物层，而该电荷捕获层为氮化物层。P型轻掺杂区域130位于该复合式电荷捕获层180下方且邻接于该N型重掺杂结125，同时N型轻掺杂区域140位于该复合式电荷捕获层180下方且邻接于该N型重掺杂结120。用作字线的多晶硅栅极190，位于该复合式电荷捕获层180的上方。
在该不对称掺杂存储单元100被编程之后，电荷170被储存在接近该电荷捕获层160的末端，即位于该P型轻掺杂区域130上方。因为不对称掺杂结构的关系，该电荷捕获层160只有一个末端(即位于该P型轻掺杂区域130上方的那一端)被用来储存该不对称掺杂存储单元100的电荷。该不对称掺杂存储单元100通过沟道热电子(CHE)的方式来进行编程，并通过带间遂穿热空穴(BTBT HH)的擦除方式来进行擦除。
以硅-氧化物-氮化物-氧化物-硅(SONOS)结构为基础的该不对称掺杂存储单元100，与氮化物只读存储器单元(NROM)的结构相似，其不同点在于它的不对称掺杂区域：该P型轻掺杂区域130和该N型轻掺杂区域140。
对N型重掺杂结125来说，因为有该相邻的P型轻掺杂区域130，其能带(价带和导带)会更加弯曲。因而在沟道热电子(CHE)编程操作期间，用来产生热电子的局部电场会被增加，并且在带间遂穿热空穴(BTBT HH)擦除操作期间，用来产生带间隧穿热空穴的该栅极引发的漏极漏电流(GIDL)效应会被改善。因此，该P型轻掺杂区域，在该不对称掺杂存储单元100的N型重掺杂结125处，可以明显提高沟道热电子编程和带间遂穿热空穴擦除的产生效率。
因为该不对称掺杂存储单元100只将电荷储存在一面，而避免了第二位效应(second bit effect)。通过使用沟道热电子编程的方法来精确地编程全部的电荷，该不对称掺杂存储单元100可以在该电荷捕获层160的末端即该P型轻掺杂区域130上方，储存多级(multiple-level)电荷。因此该不对称掺杂存储单元100可作多级单元(MLC)操作。
在一个具体实施例中，所需分别用来形成该P型轻掺杂区域130和该N型轻掺杂区域140的剂量约为1E12cm-2至5E13cm-2。在另一个具体实施例中，通过环型注入方式来形成该P型轻掺杂区域130和该N型轻掺杂区域140。而在另一个具体实施例中，通过双扩散方式来形成该N型轻掺杂区域140。
图2示出根据本发明的一个具体实施例的不对称掺杂存储结构的横截面图。该不对称掺杂存储结构包含两个不对称掺杂存储单元100和200。「BDL」和「BS」为该不对称掺杂存储单元100的位线端点，而「BS」和「BDR」为该不对称掺杂存储单元200的位线端点。「WL」为该两个不对称掺杂存储单元100和200共享的字线端点。同时如图所示，该两个不对称掺杂存储单元100和200也共享该位线端点「BS」和该N型重掺杂结125。
在这个具体实施例中，该不对称掺杂存储单元100是被选择的单元，而该不对称掺杂存储单元200是邻近单元。该被选择的单元可被编程、擦除或读取。
该不对称掺杂存储单元200，即该邻近单元，在该衬底110上包含两个N型重掺杂结125和220。复合式电荷捕获层280位于该衬底之上并介于该两个N型重掺杂结125和220之间，其含有电荷捕获层260，为介于两个电介质层250和255之间的夹层。
对这两个不对称掺杂存储单元100和200来说，它们的复合式电荷捕获层180和280被氧化物区域210隔开。将该多晶硅层190，即该字线，形成在该氧化物区域和该复合式电荷捕获层180、280的上方。
图3为一表格300，其根据本发明的一个具体实施例，示出在图2中被选择的单元的编程、擦除、和读取操作期间，施加到被选择的单元及其邻近单元的偏压。
在对该被选择的单元进行带间遂穿热空穴(BTBT HH)擦除操作时，在该BS端点施加5伏特，在该WL端点施加-5伏特，并且将该BDL端点接地。在对该被选择的单元进行沟道热电子(CHE)编程操作时，在该BS端点施加5伏特，在该WL端点施加10伏特，并且将该BDL端点接地。在对该被选择的单元进行正向读取操作时，在该BS端点施加1伏特，在该WL端点施加5伏特，并且将该BDL端点接地。在对该被选择的单元进行反向读取操作时，在该BDL端点施加1伏特，在该WL端点施加5伏特，并且将该BS端点接地。对该被选择的单元进行不管是擦除、编程、或读取(正向和反向)操作，该邻近单元的该BDR端点都是浮置的。
由于该邻近单元的N型轻掺杂区域240以及其浮置位线端点BDR的关系，在对被选择的单元施加编程或擦除偏压时，该未被选择的邻近单元将无法产生热电子或热空穴。因此，在该被选择的单元的编程或擦除操作期间，该未被选择的邻近单元将不会受到影响。该邻近单元的N型轻掺杂区域240的剂量可以被调整，以明显地抑制对于该被选择的单元的擦除和编程干扰。
为了避免因为该被选择的单元的不对称掺杂结构而产生的击穿效应，特别是在该N型轻掺杂区域140，我们可以在击穿考量之下，增加该P型轻掺杂区域130的剂量，以提高该被选择的单元在编程和擦除操作时，热电子和热空穴的产生速度。
如图3的表格300所示，在正向和反向读取操作期间，施加到位线端点(BS或BDL)的都是低位线读取电压(1伏特)，可以使该被选择的单元避免读取干扰的问题。在另一实施例中该位线读取电压可小于1伏特。
不同于常规电可擦除可编程只读存储器(EEPROM)阵列，不对称掺杂存储阵列在两个不对称掺杂存储单元之间，不需要绝缘场氧化物区域和绝缘电线。没有绝缘场氧化物区域可以增加存储阵列的密度。没有绝缘电线则可以缩小库(bank)选择晶体管和与其相关联的上方区域，因而增加核心效率。此外，没有绝缘场氧化区域和绝缘电线，不对称掺杂存储阵列便可以有平坦的阵列表面。
本发明所公开的不对称掺杂存储单元的一个特征为其小单元尺寸。这种以SONOS为基础的不对称掺杂存储单元，可以随机编程或擦除，也就是说，不对称掺杂存储单元可以被单独地编程或是被擦除。因此，该不对称掺杂存储单元可以单独作为EEPROM单元，将电荷储存在该电荷捕获层位于该P型轻掺杂区域上方的一端，而不需要常规EEPROM单元所使用的传统选择晶体管。此外，由于在不对称掺杂存储阵列中有共享的结和位线端点，因而可以更进一步缩小不对称掺杂存储单元的尺寸，而不用顾虑第二位效应。
这种不对称掺杂存储单元的另一特征为其单一多晶硅处理。因为本发明所公开的不对称掺杂存储单元将电荷储存在电荷捕获层，而非一般EEPROM单元的多晶硅浮栅，因此制造该以SONOS为基础的不对称掺杂存储单元仅需一个多晶硅处理，因而简化处理使其易于和互补金属氧化半导体(CMOS)逻辑工艺相结合。同时该简化的处理使该不对称掺杂存储单元的生产成本降低。
本发明前述的特定具体实施例，是为了解释和说明的目的，而非要详尽无遗或是欲限制本发明拘泥于公开形式。很明显地，依照以上指导的实施方式，许多修改和变体都是有可能的。本发明所选择和描述的具体实施例是为了解释本发明的原理和实施方式，从而使本领域技术人员可以根据其所期望的特定目的，利用本发明的各种实施例和变体。本发明的范围将由所附的权利要求加以限定。
Claims (32)
1、一种存储单元，包括：
衬底；
该衬底上的第一和第二杂质掺杂结，该第一和该第二杂质掺杂结具有第一极性；
复合式电荷捕获层，将其限定在该衬底之上，并介于该第一和该第二杂质掺杂结之间，其中该复合式电荷捕获层含有电荷捕获层，且该电荷捕获层为两个电介质层之间的夹层，而在该存储单元被编程后，该存储单元的电荷被存储在该电荷捕获层的一端；
第一杂质掺杂区域，将其设置成邻接于该第一杂质掺杂结且位于该复合式电荷捕获层下方，并且具有该第一极性；以及
第二杂质掺杂区域，将其设置成邻接于该第二杂质掺杂结且位于该复合式电荷捕获层下方，并且具有第二极性，其中该第二极性与该第一极性相反。
2、如权利要求1所述的存储单元，其还包括：
被限定在该复合式电荷捕获层上方的多晶硅栅极。
3、如权利要求1所述的存储单元，其中该第一和该第二杂质掺杂区域的剂量均在1E12cm-2至5E13cm-2的范围内。
4、如权利要求1所述的存储单元，其中该复合式电荷捕获层含有一个氮化物层和两个氧化物层，并且该氮化物层为该两个氧化物层之间的夹层，在该存储单元被编程后，其中该存储单元的电荷被储存在该氮化物层的一端，该端是位于该第二杂质掺杂区域上方的那一端。
5、如权利要求4所述的存储单元，其中该存储单元可以被编程因而可以进行多级单元(MLC)操作。
6、如权利要求4所述的存储单元，其中该存储单元通过沟道热电子编程方式来进行编程。
7、如权利要求4所述的存储单元，其中该存储单元通过带间隧穿热空穴擦除方式来进行擦除。
8、如权利要求4所述的存储单元，其中该存储单元通过将位线读取电压施加到第二端点的正向读取方式来进行读取，该第二端点与该第二杂质掺杂结相连接；或是通过将该位线读取电压施加到第一端点的反向读取方式来进行读取，该第一端点与该第一杂质掺杂结相连接。
9、如权利要求8所述的存储单元，其中该位线读取电压小于或等于1伏特。
10、如权利要求1所述的存储单元，其中该第一和该第二杂质掺杂结为N型重掺杂结。
11、如权利要求1所述的存储单元，其中该第一杂质掺杂区域为N型轻掺杂区域。
12、如权利要求1所述的存储单元，其中该第二杂质掺杂区域为P型轻掺杂区域。
13、如权利要求1所述的存储单元，其中该衬底为P型衬底。
14、一种存储结构，包括：
第一存储单元，其中该第一存储单元包含
在衬底上的第一杂质掺杂结和第二杂质掺杂结，该第一杂质掺杂结和该第二杂质掺杂结具有第一极性；
第一复合式电荷捕获层，将其限定在该衬底之上，并介于该第一杂质掺杂结和该第二杂质掺杂结之间，而在该第一存储单元被编程后，该第一存储单元的电荷被存储在该第一复合式电荷捕获层的一端；
第一杂质掺杂区域，将其设置成邻接于该第一杂质掺杂结并位于该第一复合式电荷捕获层下方，并且具有该第一极性；
第二杂质掺杂区域，将其设置成邻接于该第二杂质掺杂结并位于该第一复合式电荷捕获层下方，并且具有第二极性，其中该第二极性与该第一极性相反；以及
第二存储单元，其中该第二存储单元包含
在该衬底上的该第二杂质掺杂结和第三杂质掺杂结，该第三杂质掺杂结具有该第一极性；
第二复合式电荷捕获层，将其限定在该衬底之上，并介于该第二杂质掺杂结和该第三杂质掺杂结之间，而在该第二存储单元被编程后，该第二存储单元的电荷被存储在该第二复合式电荷捕获层的一端；
第三杂质掺杂区域，将其设置成邻接于该第二杂质掺杂结并位于该第二复合式电荷捕获层下方，并且具有该第一极性；
第四杂质掺杂区域，将其设置成邻接于该第三杂质掺杂结并位于该第二复合式电荷捕获层下方，并且具有该第二极性，其中该第一和该第二复合式电荷捕获层，各自含有电荷捕获层，且该电荷捕获层为介于两个电介质层之间的夹层。
15、如权利要求14所述的存储结构，还包括：
设置成邻接于该第一和该第二复合式电荷捕获层的每一侧壁的三个氧化物区域；以及
被限定在该三个氧化物区域以及该第一和该第二复合式电荷捕获层上方的多晶硅层。
16、如权利要求14所述的存储结构，其中该第一、该第二、该第三、以及该第四杂质掺杂区域的剂量均在1E12cm-2至5E13cm-2的范围内。
17、如权利要求14所述的存储结构，其中该第一和该第二复合式电荷捕获层均含有一个氮化物层和两个氧化物层，并且该氮化物层为该两个氧化物层之间的夹层，在该第一存储单元被编程后，其中该第一存储单元的电荷被储存在该第一复合式电荷捕获层的该氮化物层的一端，该端是位于该第二杂质掺杂区域上方的那端。
18、如权利要求14所述的存储结构，其中该第一和该第二复合式电荷捕获层均含有一个氮化物层和两个氧化物层，并且该氮化物层为该两个氧化物层之间的夹层，在该第二存储单元被编程后，其中该第二存储单元的电荷被储存在该第二复合式电荷捕获层的该氮化物层的一端，该端是位于该第四杂质掺杂区域上方的那端。
19、如权利要求14所述的存储结构，其中该第一和该第二存储单元可进行多级单元操作。
20、如权利要求14所述的存储结构，其中该第一和该第二存储单元均通过沟道热电子编程方式来进行编程。
21、如权利要求14所述的存储结构，其中该第一和该第二存储单元均通过带间隧穿热空穴擦除方式来进行擦除。
22、如权利要求14所述的存储结构，其中该第一和该第二存储单元均通过正向读取方式或反向读取方式来进行读取。
23、如权利要求14所述的存储结构，当该第一存储单元被编程、或擦除、或读取时，连接到该第二存储单元的该第三杂质掺杂区域的端点是浮置的。
24、如权利要求14所述的存储结构，其中该第一、该第二、以及该第三杂质掺杂结为N型重掺杂结。
25、如权利要求14所述的存储结构，其中该第一和该第三杂质掺杂区域均为N型轻掺杂区域。
26、如权利要求14所述的存储结构，其中该第二和该第四杂质掺杂区域均为P型轻掺杂区域。
27、如权利要求14所述的存储结构，其中该衬底为P型衬底。
28、一种制造存储单元的方法，包括：
提供衬底；
将第一和一第二杂质掺杂结形成在该衬底上，该第一和该第二杂质掺杂结具有第一极性；
将复合式电荷捕获层形成在该衬底上，并使其介于该第一和该第二杂质掺杂结之间，其中该复合式电荷捕获层含有电荷捕获层，且该电荷捕获层为两个电介质层之间的夹层，而在该存储单元被编程后，该存储单元的电荷被存储在该复合式电荷捕获层的一端；
形成第一杂质掺杂区域使其邻接于该第一杂质掺杂结并位于该复合式电荷捕获层的下方，且该第一杂质掺杂区域具有该第一极性；并且
形成第二杂质掺杂区域使其邻接于该第二杂质掺杂结并位于该复合式电荷捕获层的下方，且该第二杂质掺杂区域具有第二极性，该第二极性与该第一极性相反。
29、如权利要求28所述的制造存储单元的方法，其还包括：
将多晶硅栅极形成在该复合式电荷捕获层的上方。
30、如权利要求28所述的制造存储单元的方法，其中通过注入方式来实施该第一杂质掺杂区域的形成。
31、如权利要求28所述的制造存储单元的方法，其中通过双扩散方式来实施该第一杂质掺杂区域的形成。
32、如权利要求28所述的制造存储单元的方法，其中通过环型注入方式来实施该第二杂质掺杂区域的形成。
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| US6649543B1 (en) * | 2000-06-22 | 2003-11-18 | Micron Technology, Inc. | Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices |
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