CN103824860A - 制造存储器单元法、制造存储器单元装置法和存储器单元 - Google Patents

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CN103824860A CN201310463189.3A CN201310463189A CN103824860A CN 103824860 A CN103824860 A CN 103824860A CN 201310463189 A CN201310463189 A CN 201310463189A CN 103824860 A CN103824860 A CN 103824860A
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Abstract

本发明涉及制造存储器单元的方法、制造存储器单元装置的方法以及存储器单元。一种用于制造根据各种实施例的存储器单元的方法可以包括：在衬底上形成至少一个电荷储存存储器单元结构，电荷储存存储器单元结构具有第一侧墙和与第一侧墙相对的第二侧墙；在衬底和电荷储存存储器单元结构上形成导电层；对导电层进行图案化以在电荷储存存储器单元结构的第一侧墙处形成间隔壁并且在第二侧墙处形成阻挡结构；注入第一掺杂物原子以在靠近间隔壁的衬底中形成第一掺杂区，其中第一掺杂物原子被阻挡结构阻挡；在注入第一掺杂物原子之后去除阻挡结构；注入第二掺杂物原子以在靠近电荷储存存储器单元结构的第二侧墙的衬底中形成第二掺杂区。

Description

制造存储器单元法、制造存储器单元装置法和存储器单元
技术领域
各种实施例一般地涉及用于制造存储器单元的方法、用于制造存储器单元装置的方法以及存储器单元。
背景技术
诸如例如闪速存储器单元的存储器单元可以被用来存储数据。一种类型的闪速存储器单元是分裂栅（split-gate）闪速存储器单元，除了包括存储器单元的浮栅（FG）和控制栅（CG）的栅堆叠（例如，双多晶堆叠，double poly stack）以外，分裂栅闪速存储器单元还可以包括间隔壁（例如，多晶间隔壁）作为选择栅（SG）。对于这种类型的存储器单元，可能期望的是改进或优化源极/漏极结的形成，以便实现快速编程（突变结）同时避免短沟道效应。例如，在存储器单元中形成轻掺杂（LDD）结可以减轻短沟道效应。
改进或优化源极/漏极结的形成可以包括对源极/漏极结使用单独的注入。对于单独的源极/漏极结注入，传统的方法可以包括添加两个至关重要的掩模，可能不得不通过阻挡单元的源极侧或漏极侧来使所述掩模与栅极图案对准。
发明内容
根据各种实施例的用于制造存储器单元的方法可以包括：在衬底上形成至少一个电荷储存存储器单元结构，电荷储存存储器单元结构具有第一侧墙和与所述第一侧墙相对的第二侧墙；在衬底和电荷储存存储器单元结构上沉积导电层；对所述导电层进行图案化以在电荷储存存储器单元结构的第一侧墙处形成间隔壁并且在电荷储存存储器单元结构的第二侧墙处形成阻挡结构；在靠近间隔壁的衬底中注入第一掺杂物原子以形成第一掺杂区，其中第一掺杂物原子被阻挡结构阻挡；在注入第一掺杂物原子后去除阻挡结构；在靠近电荷储存存储器单元结构的第二侧墙的衬底中注入第二掺杂物原子以形成第二掺杂区。
附图说明
在附图中，贯穿不同的视图，相同的附图标记通常指代相同的部分。附图不必是按比例的，相反重点通常被放在图解各种实施例的原理上。在下面的描述中，参照下面的附图描述各种实施例，在附图中：
图1以流程图示出根据各种实施例的用于制造存储器单元的方法；
图2A示意性示出根据各种实施例的在初始处理阶段的衬底的截面；
图2B示意性示出根据各种实施例的在第一处理阶段的衬底的截面，其中电荷储存存储器单元结构被形成在衬底上；
图2C示意性示出根据各种实施例的在第二处理阶段的衬底的截面，其中间隔壁和阻挡结构被形成在电荷储存存储器单元结构的侧面；
图2D示意性示出根据各种实施例的在第三处理阶段的衬底的截面，其中在衬底中生成第一掺杂区；
图2E示意性示出根据各种实施例的在第四处理阶段的衬底的截面，其中掩模材料被至少施加在第一掺杂区上；
图2F示意性示出根据各种实施例的在第五处理阶段的衬底的截面，其中阻挡结构被去除；
图2G示意性示出根据各种实施例的在最终处理阶段的衬底的截面，其中在衬底中生成第二掺杂区；
图3A示意性示出根据各种实施例的在处理阶段的衬底的截面，其中，类似于图2B，有两个电荷储存存储器单元结构被形成在衬底上；
图3B示意性示出根据各种实施例的在处理阶段的衬底的截面，其中，类似于图2C，有两个间隔壁和一个阻挡结构被形成在电荷储存存储器单元结构的侧面；
图3C示意性示出根据各种实施例的在处理阶段的衬底的截面，其中，类似于图2D，在衬底中产生第一掺杂区和第三掺杂区；
图3D示意性示出根据各种实施例的在处理阶段的衬底的截面，其中，类似于图2E，图2F和图2G，在去除阻挡结构之后，在衬底中产生第二掺杂区；
图4示意性示出根据各种实施例的在最终处理阶段的衬底的截面，其中，类似于图2G和图3D，多个电荷储存存储器单元，即存储器单元装置被形成在衬底上。
具体实施方式
以下的详细描述参照以图解方式示出可以实施本发明的特定细节和实施例的附图。对这些实施例进行了充分详细的描述以使本领域技术人员能够实施本发明。可以在不脱离本发明的范围的情况下采用其它实施例并作出结构、逻辑以及电气上的改变。一些实施例能够与一个或更多个其它实施例组合以形成新的实施例，因而各种实施例不必是相互排斥的。
本公开的各个方面被提供用于方法，并且本公开的各个方面被提供用于装置。应当理解，方法的基本特性对于装置而言同样成立并且反之亦然。因此，为了简洁的目的，可以省略对这种特性的重复描述。
在此使用的术语“至少一个”可以被理解为包括大于或等于1的任意整数数目。
在此使用的术语“多个”可以被理解为包括大于或等于2的任意整数数目。
在此使用的术语“设置在…上”、“施加在…上”或“形成在…上”意图包括其中第一元件或层可以被直接设置、施加或形成在第二元件或层上并且在其间没有其它元件或层的布置，以及其中第一元件或层可以被设置、施加或形成在第二元件或层以上但在第一元件或层和第二元件或层之间具有一个或更多个额外的元件或层的布置。
“非易失性存储器单元”可以被理解为即使未激活也存储数据的存储器单元。在本发明的实施例中，例如如果当前未激活对存储器单元的内容的存取，则存储器单元可以被理解为未激活。在另一实施例中，例如如果没有启动电源，则存储器单元可以被理解为未激活。此外，可以根据时间上规则的基准刷新所存储的数据，但并非如“易失性存储器单元”那样每隔若干皮秒或纳秒或毫秒刷新而是以小时、天、周或月的范围进行刷新。可替选地，在一些设计中数据可以根本不必被刷新。
在此使用的注入掺杂物原子可以等同于注入掺杂离子、注入掺杂材料或注入掺杂物的含义。
由于可能涉及多个处理，制造存储器单元以及存储器单元装置可能是复杂的问题。减少处理步骤的数量可以是优化制造处理的一种手段，例如由于更快地进行处理，这样可以降低成本，并且例如由于更高的再现性而可以增加产量。存储器芯片，例如闪速存储器上的存储器单元的可伸缩性可能是核心问题，因为存储器芯片的相对简单的结构和对更高容量的高需求推动着向更小设计原则的发展。减小存储器芯片的尺寸可能伴随例如闪速存储器单元中的结的尺寸的减小，起初这带来了更高的性能和产量，但到达临界尺寸的反面影响可能会降低结的质量。
大多数非易失性存储器单元如EEPROM（Electrically Erasable Programmable Read Only Memory，电可擦除可编程只读存储器）或者闪速存储器单元可以包括一个或多个场效应晶体管（例如，金属氧化物半导体场效应晶体管，MOSFET）作为电荷储存晶体管（例如，浮栅晶体管或电荷捕获晶体管），因此这种类型的存储器单元还可以被称为电荷储存存储器单元。传统的浮栅晶体管的浮栅可以通过由电隔离材料（绝缘材料）包围的导电材料，例如由二氧化硅包围的导电多结晶硅来提供。此外，传统的电荷捕获晶体管的电荷捕获区可以包括所谓的MONOS（Metal-Oxide-Nitride-Oxide-Silicon，金属氧化氮氧化硅）结构，其包括电隔离材料，例如氮化硅，例如氧化硅-氮化硅-氧化硅的堆叠。由于存储器单元中的信息可以通过使一定量的电荷（通常为电子）进入电荷储存部（例如，浮栅或电荷捕获区）来进行电储存，这些存储器单元还被称作电荷储存存储器单元。另外，已经研发了分裂栅存储器单元，其包括可以例如使用间隔壁结构产生的额外的选择栅。制造基于电荷储存的存储器单元通常可以包括注入提供掺杂区——例如源极区和漏极区——的掺杂物（掺杂材料），从而形成具有所谓的体区的一个或多个（pn或np）结。对这种具有分离的源极侧和漏极侧的结进行优化可以获得存储器单元的更快的响应时间（开关时间或编程时间），其中响应时间受沟道长度的影响，但是同时避免短沟道效应。因此，可以引入浅结或具有较薄或超薄沟道的结，从而可以使沟道长度和厚度之间的比优化（通常，如果沟道长度小于厚度，则结被称为短结）。在浅结的制造期间，可能由于具有低能量来使得形成浅掺杂区的轻离子，例如硼离子的离子注入损伤而产生问题，这是因为具有低能量的离子受到电子停止进入固态材料的支配。使结优化的进一步的可能性可以是使用非对称结。所谓的LDD-结（lightly doped drain-junctions，轻掺杂漏极-结）设计可以减轻短沟道效应。非均匀沟道掺杂（halo doping，晕式掺杂）也可能由于反转短沟道效应（RSCE）而使结的可伸缩性优化。
制造基于浮栅的、包括非对称源极区和漏极区的存储器单元可能需要多于一个的掩模处理和注入处理以生成至少一个源极区和至少一个漏极区，例如利用第一掩模处理对至少一个源极区进行注入并且利用第二掩模处理对至少一个漏极区进行注入，其中掩模处理可以包括例如施加（硬）掩模材料和光致抗蚀材料并分别利用光刻和蚀刻处理使掩模材料图案化。因此在非对称结的漏极和源极区的制造期间，可能有未对准和覆盖误差的问题，这可能在存储器单元的尺寸确定期间造成问题。
在各种实施例中，提供了用于制造电荷储存存储器单元的优化处理以及用于制造电荷储存存储器单元阵列的优化处理。
根据各种实施例，图1以流程图示出了用于制造存储器单元的方法100，其中用于制造至少一个存储器单元的方法可以包括，在110中，在衬底上形成至少一个电荷储存存储器单元结构，电荷储存存储器单元结构具有第一侧墙和与第一侧墙相对的第二侧墙。在120中，导电层可以被沉积在衬底和电荷储存存储器单元结构上，在之后的130，导电层可以被图案化以在电荷储存存储器单元结构的第一侧墙处形成间隔壁并且在电荷储存存储器单元结构的第二侧墙处形成阻挡结构。在140，可以提供在靠近间隔壁的衬底中形成第一掺杂区的第一掺杂物原子的注入，其中第一掺杂物原子被阻挡结构阻挡，并且随后，在150中，可以在注入第一掺杂物原子之后去除阻挡结构。最后，在160中，可以提供在靠近电荷储存存储器单元结构的第二侧墙的衬底中形成第二掺杂区的第二掺杂物原子的注入。
图2A示意性示出根据各种实施例的在初始处理阶段的衬底202的截面。根据各种实施例，衬底（例如，载体或晶片衬底）可以由包括硅、锗、III到V族的各种类型或者例如包括聚合物的其它类型的半导体材料制成，尽管在本发明的其它实施例中还可以使用其它适当的材料。在一个实施例中，衬底由硅（掺杂或非掺杂的）制成，在可替选的实施例中，衬底是绝缘体上硅（SOI）晶片。作为替选，可以将任何其它适当的半导体材料用于衬底，例如诸如砷化镓（GaAs）、磷化铟（InP）的半导体化合物材料，但也可以是诸如铟镓砷（InGaAs）的任何适当的三元半导体化合物材料或四元半导体化合物材料。
如上面参照方法100描述的那样，根据各种实施例，在第一处理110中可以在衬底202上形成至少一个电荷储存存储器单元结构。至少一个电荷储存存储器单元结构可以是如下的基于电荷储存的存储器单元的一部分：例如单层或多层电荷储存存储器单元或者例如单比特或多比特电荷储存存储器单元，例如分裂栅电荷储存存储器单元，例如分裂栅浮栅存储器单元或分裂栅电荷捕获存储器单元，例如非对称源极/漏极浮栅存储器单元，例如所谓的1T-UCP（one transistor uniform channel program，单晶体管均匀沟道编程）浮栅存储器单元，例如1.5T-UCP浮栅存储器单元，例如ETOX® 浮栅存储器单元。
图2B示意性示出根据各种实施例的在第一处理阶段的衬底202的截面，其中电荷储存存储器单元结构212被形成在衬底202上。如图2B中所示，电荷储存存储器单元结构212可以被形成在衬底202上，电荷储存存储器单元212包括形成在衬底202上的第一绝缘层204，形成在第一绝缘层204上的电荷储存层206（例如，浮栅或电荷捕获结构），形成在电荷储存层206上的第二绝缘层208，形成在第二绝缘层208上的控制栅层210（例如，控制栅极），以及形成完全覆盖下方结构的第三绝缘层208a。
根据一个或多个实施例，第一绝缘层204例如可以具有从约6nm到约14nm范围内，例如在一个实施例中约10nm的厚度。
根据一个或多个实施例，电荷储存层206例如可以具有从约50nm到约150nm范围内，例如在一个实施例中约80nm的厚度。
根据一个或多个实施例，第二绝缘层208例如可以具有从约10nm到约18nm范围内，例如在一个实施例中约14nm的厚度。
根据一个或多个实施例，控制栅层210例如可以具有从约50nm到约150nm范围内，例如在一个实施例中约100nm的厚度。
根据各种实施例，第三绝缘层208a例如可以具有从约15nm到约22nm范围内，例如在一个实施例中约19nm的厚度。
更详细地，形成在衬底202上的第一绝缘层204通过例如在衬底202和电荷储存层206之间形成隧道氧化层来定义浮栅存储器单元结构的沟道区。可以利用例如原子层沉积（ALD）、化学气相沉积（CVD）、低压CVD（LPCVD）、超高真空CVD（UHVCVD）或物理气相沉积（PVD）例如溅射的沉积处理来沉积第一绝缘层204。根据各种实施例，可以通过衬底材料202的氧化来形成第一绝缘层204，例如通过导致在衬底表面上的氧化硅层的硅衬底热氧化来形成第一绝缘层204，其中，例如，可以在800℃和1200℃之间的温度下进行氧化处理。根据各种实施例，第一绝缘层204可以被完全形成在衬底202的表面上，或者形成在衬底202的一部分上。另外，形成第一绝缘层204的材料可以包括如下一组材料中的至少一种材料或者可以包括具有多个层的层堆叠，其中每一层具有所述的如下一组材料中的至少一种材料：一个或多个电隔离体，例如诸如例如氧化硅或氧化铝的一个或多个绝缘氧化物，例如氮化硅的一个或多个绝缘氮化物。
另外，可以利用如前所述的通常采用的沉积处理来沉积形成在第一绝缘层204上的电荷储存层206。根据各种实施例，可以通过例如在第一绝缘层204上沉积多结晶硅层将电荷储存层206配置成浮栅层。多结晶硅还被称为多晶硅。根据替选实施例，可以通过例如在第一绝缘层204上沉积可以作为氧化物-氮化物-氧化物（ONO）层堆叠的一部分的氮化物层来将电荷储存层206配置成电荷捕获层。根据各种实施例，电荷储存层206可以是纳米结晶材料——例如纳米结晶硅——的层。
根据各种实施例，可以利用通常采用的沉积处理例如ALD，CVD，LPCVD，UHVCVD或PVD来沉积形成在电荷储存层206上的第二绝缘层208。另外，形成第二绝缘层208的材料可以包括如下一组材料中的至少一种材料或者可以包括具有多个层的层堆叠，其中每一层具有所述的如下一组材料中的至少一种材料：电隔离体，例如诸如氧化硅或氧化铝的绝缘氧化物，例如氮化硅的绝缘氮化物。
根据各种实施例，可以随后在第二绝缘层208上形成控制栅层210。可以利用如前所述的沉积处理来沉积控制栅层210，例如沉积多结晶硅。
最后，可以用形成第三绝缘层208a（其是例如利用提供足够高的边缘覆盖的沉积处理——例如ALD，PLCVD，沉积炉，RTO（Rapid Thermal Oxidation），ISSG（In—Situ Steam Generation，现场水汽生成）——涂覆的）的绝缘材料来覆盖包括电荷储存层206、控制栅层210以及第二绝缘层208的结构，结果得到如图2B中示意性示出的电荷储存存储器单元结构212。另外，形成第三绝缘层208a的绝缘材料可以包括如下一组材料中的至少一种材料：电隔离体，例如诸如例如氧化硅或氧化铝的绝缘氧化物，例如氮化硅的绝缘氮化物。第三绝缘层208a（例如氧化物层）可用来使要在后面形成（参见图2C）的选择结构（选择栅）与电荷储存存储器单元结构212和衬底202绝缘。被配置为氧化物层的电绝缘层208a因此也可以被称为选择栅氧化物层。根据各种实施例，第三绝缘层208a还可以至少部分地覆盖衬底202的邻近于电荷储存存储器单元结构212的表面，或者可以至少部分地覆盖衬底202，并且还相应地至少部分地覆盖第一绝缘层204（图中未示出）。
根据各种实施例，形成电荷储存层206、控制栅层210以及绝缘层204、208、208a并且由此还形成电荷储存存储器单元结构212可以包括但不限于：图案化处理，诸如施加掩模材料（例如，旋转涂覆光致抗蚀剂或沉积硬掩模材料，例如氮化物），对掩模材料图案化（例如，利用平板印刷处理，例如光刻），并且去除掩模材料的一部分（例如，通过利用例如平板印刷图案处理部分地去除光致抗蚀剂或部分地去除硬掩模材料）。
根据各种实施例，通过例如导电（掺杂的）多结晶硅的多结晶硅层来提供电荷储存层206（浮栅层）以及控制栅层210，这样得到所谓的双多晶堆叠，其在此被描述为电荷储存存储器单元结构212。如图2B中所示的电荷储存存储器单元结构212具有第一侧墙214和第二侧墙216，其中由于对称的原因，侧墙可以是相同的。因此，第一侧墙和第二侧墙的分配是任意的。根据各种实施例，第一侧墙214和第二侧墙216可以彼此平行地延伸，或者可具有相对于彼此平行的小偏差，并且可以垂直于衬底202的表面来对准第一侧墙214和第二侧墙216，或者可以具有相对于垂直于衬底202的表面的小偏差。
根据各种实施例，电荷储存存储器单元结构212的结构元件，即是说电荷储存层206（例如，浮栅层或电荷捕获层）、控制栅层210以及绝缘层204、208、208a的每一个可以分别在单个沉积处理中形成。另外，根据各种实施例，电荷储存存储器单元结构212的元件的每一个可以包括多个层，例如形成在结构元件上的额外的层，或者可以分别由分离的层组成，例如结构元件可以由不同材料组成。
另外，如上面参照如图1中所示的方法100所描述的，在第二处理120中，可以在电荷储存存储器单元结构212上形成导电层，在第二处理120之后是第三处理130，根据各种实施例，其中在第三处理130期间，可以对导电层图案化以在电荷储存存储器单元结构212的第一侧墙214处形成间隔壁并且在电荷储存存储器单元结构的第二侧墙216处形成阻挡结构。
根据各种实施例，参照图1中所示的方法100，图2C示意性示出在已执行第二处理120和第三处理130之后在第二处理阶段的存储器单元的截面。如图2C中所示，在已执行第二处理120和第三处理130之后，在电荷储存存储器单元结构212的第一侧墙214处形成间隔壁218（例如，选择栅），在第二侧墙216处形成阻挡结构220。根据各种实施例，可以例如通过间隔壁材料的沉积处理，例如保形沉积处理（ALD，PLCVD）（在第二处理120中），并在随后进行间隔壁材料的蚀刻处理（例如，各向异性蚀刻处理，例如，反应离子蚀刻（RIE）处理）（在第三处理130中）来形成间隔壁218和阻挡结构220。根据各种实施例，间隔壁材料可以包括如下一组（导电）材料中的至少一种材料：多结晶硅（被掺杂为导电）、金属氮化物（例如，氮化钛）、金属、碳。根据各种实施例，如将在后面进一步更详细描述的那样，间隔壁218可以用作电荷储存存储器单元中的选择栅，并且阻挡结构220可以用于在注入处理期间（例如，在如图1中描述的第四处理140期间）阻挡离子。
根据各种实施例，电荷储存存储器单元结构212，例如双多晶堆叠，可以是如示意性示出侧墙间隔壁分裂栅闪速存储器单元的一种可能构造的图2C中所示的电荷储存闪速存储器单元的一部分。另外，如果侧墙间隔壁也可以包括多结晶硅，则侧墙间隔壁分裂栅闪速存储器单元也可以是所谓的HS3P单元（Hot Source 3－Poly cell，热源极3－多晶单元），其中3－多晶是指三个基本部件，即浮栅、控制栅和选择栅是由多结晶硅的部分形成的这一事实，并且术语“热源极”是指利用热电子的浮栅充电处理（对存储器单元的编程）。通过添加导致金属性质的掺杂材料，可以将多结晶硅的电特性从始于半导电性质调整为特定的期望性质。可以利用福勒－诺得海姆（Fowler－Nordheim，FN）擦除机制实现浮栅的放电（擦除），在福勒－诺得海姆擦除机制中，可以通过电荷载流子（例如，电子）从浮栅经由第一绝缘层204（例如，隧道氧化物）隧穿至电荷储存存储器单元的沟道来擦除存储器单元。
为了运行电荷储存存储器单元（例如，基于浮栅的存储器单元），通常提供形成结的源极区和漏极区。根据各种实施例，可以通过例如使用原子或离子向衬底的注入来对衬底材料进行掺杂，形成经掺杂的材料——例如衬底材料——的区域，从而提供源极区和漏极区。根据各种实施例，可以在沉积第一绝缘层204之后执行原子或离子的注入，其中可以在使离子的穿透深度大于第一绝缘层204（例如，隧道氧化物层）的厚度的范围内选择掺杂物离子的动能（注入能量）。为了生成p型区（其中空穴支配电荷传输），可以向衬底202（例如，硅衬底）中注入诸如例如硼离子或铝离子的p型掺杂物。为了生成n型区（其中电子支配电荷传输），可以向衬底202（例如，硅衬底）中注入诸如例如磷离子、砷离子或锑离子的n型掺杂物。
根据各种实施例，参照图1中所示的方法100，图2D示意性示出在执行第四处理140之后在第三处理阶段的存储器单元的截面。如图2D中所示，第一掺杂物可以与多晶间隔壁218自对准地注入到衬底202中，由此形成第一掺杂区222。根据各种实施例，第一掺杂区222可以形成结的漏极区。根据各种实施例，第一掺杂区222（例如，漏极区）可以是p型或n型掺杂区。根据各种实施例，第一掺杂区222（例如，漏极区）可以包括多于一个区或多个区域，其中这些区或区域可以在掺杂类型（p型或n型）、掺杂浓度、掺杂量以及掺杂区或掺杂区域的形状中的至少之一上不同。根据各种实施例，漏极区可以是轻掺杂的。在一个或多个实施例中，掺杂浓度可以例如在从约1018cm-3到约1019cm-3的范围内，尽管根据其它实施例其它的值也是可以的。因此，漏极区也可以是轻掺杂的p型区。应当指出，使用轻掺杂的漏极区（LDD）可以因减轻了短沟道效应而改善结的性能。另外，如已经描述的那样，第一掺杂区222（例如漏极区）的形成可以在不使用掩模处理的的情况下实现，这与通常使用的方法相比是有益的（减少了处理步骤的数目），因为这些通常使用的方法可能需要额外的掩模处理以形成结的掺杂区。根据各种实施例，阻挡结构220可以在注入第一掺杂物原子期间防止离子通过阻挡结构220而穿透衬底。换言之，第一掺杂物原子被阻挡结构220阻挡在衬底202之外。此外，由于不需要掩模处理，第一掺杂区222（例如，漏极区）的形成可以是与间隔壁218自对准的，这对于电荷储存存储器单元的尺寸确定来说是有益的。这意味着由于可以降低在形成掺杂区——例如第一掺杂区222（例如漏极区）——期间的覆盖误差，因而可以制造更小的电荷储存存储器单元。此外，由于间隔壁形状——例如间隔壁218的形状——的属性，可以降低由于注入离子穿过栅极氧化物（例如，第一绝缘层204）而导致的对选择栅氧化物（例如，接近于间隔壁218的第一绝缘层204）的注入损伤。
如以上参照方法100描述的那样，根据各种实施例，在第五处理150中，可以在注入第一掺杂物原子之后去除阻挡结构220。因此，可以进行包括例如施加掩模材料——例如旋转涂覆光致抗蚀剂，对掩模材料图案化——例如利用光刻，曝光阻挡结构220的表面的掩模处理。根据各种实施例，在进行掩模处理之后，可以例如利用蚀刻处理（例如各向异性蚀刻处理）去除阻挡结构220。根据各种实施例，施加掩模材料可以包括沉积硬掩模材料，例如沉积氮化硅或氧化硅层，并且随后对硬掩模材料图案化。根据各种实施例，硬掩模材料可以完全覆盖间隔壁218和第一掺杂区222并且可以至少部分地覆盖电荷储存存储器单元结构212，如图2E中所示。
根据各种实施例，由于阻挡结构220被第三绝缘层208a部分地围绕，第三绝缘层208a可以被用作去除结构。根据各种实施例，第三绝缘层208a可以是例如氧化硅，并且因此用掩模材料224，例如抗蚀剂（光致抗蚀剂），例如硬掩模材料覆盖间隔壁218可能就足够了，如图2E中所示。就这一点而言，至少部分地覆盖除间隔壁218的表面以外的，例如绝缘层204，208a的表面是可能的。根据各种实施例，电荷储存存储器单元结构212的漏极侧可以由掩模材料224覆盖，其中漏极侧包括间隔壁218和衬底202上方的区，其中第一掺杂区222（漏极区）位于下方。在这一处理阶段，阻挡结构220可能最终未被掩模材料覆盖，因为如此一来阻挡结构220的去除将会更为复杂。根据各种实施例，如图2F中所示，在覆盖间隔壁218之后（在覆盖漏极侧之后），可以执行去除阻挡结构220的蚀刻处理。另外，去除阻挡结构220（例如由多结晶硅形成）的蚀刻处理可以是高度选择性的蚀刻处理（例如干法蚀刻，以及例如湿法蚀刻），但该蚀刻处理并不蚀刻掉（或完全去除）第三绝缘层208a，例如氧化物层（氧化硅），并且也不蚀刻掉（或完全去除）第一绝缘层204，例如氧化物层（氧化硅）。根据各种实施例，可以选择形成阻挡结构220和绝缘层208a以及204所使用的材料的组合，以使得绝缘层204、208a可以被用作结构去除，这意味着阻挡结构220可以被去除而完全不会影响（蚀刻掉或完全去除）绝缘层204、208a。
如以上参照方法100描述的那样，根据各种实施例，在第六处理160中，在去除阻挡结构220之后，可以在衬底202中注入第二掺杂物原子，由此形成接近于电荷储存存储器单元结构212的第二侧墙216的第二掺杂区。如图2G中所示，第二掺杂物被注入衬底202中，由此形成接近于第二侧墙216的第二掺杂区226。根据各种实施例，第二掺杂区226可以形成结的源极区。根据各种实施例，第二掺杂区226（例如源极区）可以是p型或n型的掺杂区。根据各种实施例，第二掺杂区226（例如源极区）可以包括多于一个区或多个区域，其中这些区或区域可以在掺杂类型（p型或n型）、掺杂浓度、掺杂量以及掺杂区或掺杂区域的形状中的至少之一上不同。
根据各种实施例，覆盖漏极区和第三绝缘层208a的掩模材料224可以被用作用于去除阻挡结构220的去除结构。就这一点而言，通过利用在之后进行的离子注入，第二掺杂区226（例如源极区）的形成是与电荷储存存储器单元结构212自对准的，因为在这些位置中离子仅通过第一绝缘层204穿透衬底202，其中通过去除阻挡结构220而部分地暴露出第一绝缘层204。通过掩模材料224保护第一掺杂区222免遭用于形成第二掺杂区的离子注入的离子。
衬底中掺杂区的自对准形成可以改善电荷储存存储器单元的可伸缩性。这意味着由于可以降低在形成掺杂区，例如第二掺杂区226（例如源极区）期间的覆盖误差，可以制造更小的电荷储存存储器单元。
根据各种实施例，可以执行针对掺杂离子、不同掺杂量（区域掺杂量、掺杂量比例）和/或各种掺杂物（例如砷、硼、磷）利用不同能量（动能）的一个或多个注入处理（例如参照图1描述的第四处理140和第六处理160）。因此，可以提供包括具有不同掺杂水平的部分的掺杂区的形成，可以提供具有掺杂浓度梯度的掺杂区的形成，并且/或者可以提供具有不同掺杂类型的掺杂区的形成。
另外，根据各种实施例，在注入处理（例如第四处理140和第六处理160）之后可以执行在衬底中产生经恢复的掺杂区（例如漏极区，例如源极区）的恢复处理，例如热退火，例如重结晶。
另外，根据各种实施例，在完成第二注入处理之后，可以通过例如利用光致抗蚀剂剥离和/或蚀刻来完全去除掩模材料224，例如抗蚀剂（光致抗蚀剂）和/或硬掩模掩模材料（例如氧化硅或氮化硅或碳）。
结果，应用用于制造存储器单元的方法100可以使得能够在无需额外的掩模的情况下形成非对称S/D（源极/漏极）结。更详细地，非对称S/D结的形成可以仅包括一个与离子注入相关的掩模处理，其中第一掺杂区在第二掺杂区的形成期间受到保护。可以制造出关于源极区和漏极区的掺杂分布不对称的非对称分裂栅存储器单元，这样的存储器单元具有涉及可伸缩性的益处，例如，由于因间隔壁形状属性的原因，这样的存储器单元可能遭受减小的由于注入离子穿过栅极氧化物而对选择栅氧化物造成的注入损伤，其中间隔壁形成选择栅。
各种实施例的一个方面可以是形成LDD结，其中靠近选择栅（例如间隔壁218）的漏极区可以减小对选择栅的注入损伤，因为没有执行高掺杂量的注入。涉及选择栅闪速存储器单元的可伸缩性的其它益处可以是具有更多在沟道中的掺杂物原子（沟道硼），这些掺杂物原子使选择栅单元的阈值电压（Vth）提高同时保持双多晶闪速单元中的低的沟道阈值电压。
各种实施例的另一方面可以是在不使用额外的掩模的情况下形成非对称源极/漏极结。在一个其中在形成闪速存储器单元之后形成外围高电压和高速核心逻辑器件的集成实施例中，在形成间隔壁218和阻挡层220之后，在图2C处外围区域可能根本未被形成。因此可以在不使用额外掩模的情况下形成注入区222。
根据各种实施例，在下面的描述中公开了如图1中所示并在图2A至图2G中例示的所描述方法的修改。
作为替选的实施例，类似于方法100，如在图1中示出并在图2A至图2G中描述的那样，可以制造包括两个或更多个电荷储存存储器单元结构的电荷储存存储器单元的装置。根据各种实施例，如在图3A中例示地示出的那样，可以在衬底202上形成两个电荷储存存储器单元结构。根据各种实施例，可以利用第一处理110（如已描述的那样）形成该装置，其中可以在衬底202上形成具有距离315的两个电荷储存存储器单元结构212, 213，如图3A中所示。根据一个实施例，电荷储存存储器单元结构212, 213可以为相同的类型，例如分别为双多晶堆叠。另外，电荷储存存储器单元结构212，213可以具有第一侧墙314、第二侧墙316、第三侧墙318以及第四侧墙320。类似于方法100，可以在衬底202和电荷储存存储器单元结构212, 213上沉积导电材料（参见例如在图1A中示出并在相关描述中例示的第二处理120）。
另外，如图3B中所示，可以对导电层进行图案化（参见例如在图1A中示出并在相关描述中例示的第三处理130）以在第一电荷储存存储器单元结构212的第一侧墙314处形成第一间隔壁322，在第二电荷储存存储器单元结构213的第四侧墙320处形成第二间隔壁323，在电荷储存存储器单元结构212，213的第二侧墙316和第三侧墙318之间形成阻挡结构324。根据各种实施例，电荷储存存储器单元结构212, 213之间的距离315可以小于导电层的厚度的两倍，其中在图案化之后导电层形成间隔壁322, 323以及阻挡结构324，从而在两个电荷储存存储器单元结构212, 213之间形成一个连贯的阻挡结构324，如图3B中所示。在另一种情况下，如果距离315大于导电层的厚度的两倍，则可以在电荷储存存储器单元结构212, 213之间形成两个分离的阻挡结构（未示出）。
另外，根据各种实施例，类似于参照方法100描述的第四处理140，可以向衬底202中注入第一掺杂物原子，由此在衬底202中形成靠近第一间隔壁322的第一掺杂区326，并且形成靠近第二间隔壁323的第三掺杂区327。如图3C中所示，第一掺杂物被注入到衬底202中，由此形成第一和第三掺杂区326，327。根据各种实施例，第一掺杂区326可以形成第一电荷储存存储器单元结构212的第一漏极区，并且第三掺杂区327可以形成第二电荷储存存储器单元结构213的第二漏极区。根据各种实施例，第一和第三掺杂区326, 327（例如漏极区）的形成可以在不利用掩模处理的情况下实现，这可以减少所要求处理的数目。此外，根据各种实施例，因为可能不需进行掩模处理，第一和第三掺杂区326，327（例如漏极区）的形成可以是与间隔壁自对准的，这可以改善电荷储存存储器单元的可伸缩性。在形成第一和第三掺杂区326, 327期间阻挡结构324可以用作掩模材料。
另外，根据各种实施例，在已去除阻挡结构324之后（参见例如在图1A中示出并在相关描述中例示的第五处理150），可以向衬底202中注入第二掺杂物原子，由此在衬底202中形成靠近第一电荷储存存储器单元结构212的第二侧墙318和第二电荷储存存储器单元结构213的第三侧墙320的第二掺杂区。如图3D中所示，第二掺杂物被注入到衬底202中，由此形成第二掺杂区330。在去除阻挡结构324之前，可以施加在阻挡结构324的去除处理期间保护第一和第二间隔壁322, 323以及第一和第三掺杂区326, 327的掩模材料328, 329，由此形成去除掩模。根据各种实施例，第二掺杂区330可以形成电荷储存存储器单元结构212,213的源极区。根据各种实施例，第二掺杂区330（例如源极区）可以是p型或n型的掺杂区。根据各种实施例，第三绝缘层208a和掩模材料328, 329可以被用作用于去除阻挡结构324的去除掩模。就这一点而言，根据各种实施例，通过利用在之后进行的离子注入，第二掺杂区330（例如源极区）的形成是与第一和第二电荷储存存储器单元结构212，213自对准的，因为在这些位置处离子仅通过第一绝缘层204穿透衬底202，其中通过去除阻挡结构324而部分地暴露出第一绝缘层204（其被暴露到环境中，这意味着离子可以直接到达第一绝缘层204的表面）。这可以改善电荷储存存储器单元的可伸缩性。这意味着，根据各种实施例，制造更小的电荷储存存储器单元是可能的，因为可以降低在掺杂区，例如第二掺杂区330（例如源极区）的形成期间的覆盖误差。换言之，利用在此所描述的自对准处理，与传统的制造处理相比，可以更便利地制造具有更小间距或特征尺寸的电荷储存存储器单元。
根据各种实施例，第一和第二电荷储存存储器单元结构212, 213可以利用相同的（共享）第二掺杂区330作为源极区。
根据各种实施例，与第一和第三掺杂区326, 327（例如漏极区）相比第二掺杂区330（例如源极区）可以具有更高的掺杂水平，这意味着可以提供非对称电荷储存存储器单元。提到非对称电荷储存存储器单元，可以提供非对称分裂栅电荷储存存储器单元，其中电荷储存存储器单元可以是基于浮栅的存储器单元。
根据各种实施例，可以在衬底上形成两个以上的电荷储存存储器单元结构，从而形成存储器单元装置。如图4中所示，如已经描述的那样，可以利用方法100制造电荷储存存储器单元的阵列。因此，具有形成存储器单元装置，例如电荷储存存储器单元装置的多个电荷储存存储器单元结构212, 213, 215, 217，其中两个相邻的电荷储存存储器单元结构（例如212和213，或者例如215和217）分别利用相同的第二掺杂区330（例如作为源极区）（参见例如图3D和相关描述）。同时，两个相邻的电荷储存存储器单元结构（例如213和215）分别利用相同的第一掺杂区326（例如作为漏极区）。应当注意，图4中的示意性图示仅示出了这种电荷储存存储器单元装置的一部分。根据各种实施例，如图4中所示，电荷储存存储器单元结构的装置可以被连续地形成在衬底202的所期望的区域上。参见图4，由于对称的原因，第一掺杂区326和第二掺杂区330分别具有共同的附图标记，并且为了提供整体示图，被对称地对准的等同元件不具有附图标记。
根据各种实施例，在已制造了电荷储存存储器单元结构之后，并且在已在衬底中形成掺杂区之后（参见例如图2G，图3D和图4），可以去除剩余的掩模材料224, 328, 329。根据各种实施例，如果例如可以使用光致抗蚀剂，则可以执行光致抗蚀剂剥离处理。另外，根据各种实施例，可以提供能够电接触掺杂区的电接触（例如第一掺杂区和第二掺杂区，例如存储器单元装置的源极区和漏极区）。
根据各种实施例，第一掺杂区222, 326, 327可以形成结的源极区，并且第二掺杂区226, 330可以形成结的漏极区，其中结是电荷储存存储器单元的一部分（参见例如图2G，图3D和图4）。
应当注意，根据各种实施例，第一掺杂区和第二掺杂区中的掺杂水平、掺杂类型（p型或n型）以及掺杂分布当中的至少一项可以是被相互独立地配置的，例如可以关于源极区和漏极区被非对称地提供。另外，根据各种实施例，可以在不需要若干掩模处理的情况下提供非对称的源极区和漏极区。此外，根据各种实施例，由于第一掺杂区和第二掺杂区的形成可以是与间隔壁和阻挡结构自对准的，因此从应用方法100来产生存储器单元或存储器单元装置（例如电荷储存存储器单元或电荷储存存储器单元装置）得到关于存储器单元的可伸缩性的有益性质。另外，由于间隔壁形状的属性的原因（参见图2D，图3C和图4），可以减小由于注入离子穿过第一绝缘层204而导致的对第一绝缘层204（例如选择栅氧化物）的注入损伤。
本描述的下面的部分在其它方面涉及在前的附图及随附描述，但该描述不局限于在前的附图以及随附描述并且因此未使用附图标记。
根据各种实施例，可以在注入第二掺杂物原子之前对衬底中的至少第一掺杂区进行掩模。
根据各种实施例，导电层可以包括多晶硅。
根据各种实施例，电荷储存存储器单元结构可以是浮栅存储器单元结构。
根据各种实施例，浮栅存储器单元结构可以包括浮栅和设置在浮栅上的控制栅。
根据各种实施例，浮栅可以包括多晶硅。
根据各种实施例，控制栅可以包括多晶硅。
根据各种实施例，电荷储存存储器单元结构可以是电荷捕获存储器单元结构。另外，电荷捕获存储器单元结构可以包括电荷捕获层和设置在电荷捕获层上的控制栅。另外，根据各种实施例，电荷捕获层可以包括第一氧化物层，设置在第一氧化物层上的氮化物层以及设置在氮化物层上的第二氧化物层。此外，控制栅可以包括多晶硅。
根据各种实施例，至少一个间隔壁可以被配置成选择栅。
根据各种实施例，可以在衬底和电荷储存存储器单元结构上沉积掩模材料。另外掩模材料可以被图案化以形成经图案化的掩模层。此外，可以利用经图案化的掩模层作为蚀刻掩模来蚀刻阻挡结构。
根据各种实施例，注入第二掺杂物原子可以包括利用经图案化的掩模层作为注入掩模。
根据各种实施例，阻挡结构可以具有从约50nm到约200nm的范围内的厚度。
根据各种实施例，阻挡结构可以具有约100nm的厚度。
根据各种实施例，阻挡结构可以具有至少80nm的厚度。
根据各种实施例，第一掺杂区可以是与至少一个间隔壁对准的。
根据各种实施例，注入第一和第二掺杂物原子可以包括以不同于第二掺杂物原子的注入掺杂量的注入掺杂量来注入第一掺杂物原子。
根据各种实施例，注入第一和第二掺杂物原子可以包括以低于第二掺杂物原子的注入掺杂量的注入掺杂量来注入第一掺杂物原子。
根据各种实施例，注入第一掺杂物原子可以包括以在从约1013cm-2到约1015cm-2范围内的注入掺杂量来注入第一掺杂物原子。
根据各种实施例，注入第二掺杂物原子可以包括以在从约1013cm-2到约1015cm-2范围内的注入掺杂量来注入第二掺杂物原子。
根据各种实施例，注入第一和第二掺杂物原子可以包括以不同于第二掺杂物原子的注入能量的注入能量来注入第一掺杂物原子。
根据各种实施例，注入第一和第二掺杂物原子可以包括以低于第二掺杂物原子的注入能量的注入能量来注入第一掺杂物原子。
根据各种实施例，例如在第一掺杂物原子为p型掺杂物原子的情况下，注入第一掺杂物原子可以包括以在从约2000电子伏到约15000电子伏范围内的注入能量来注入第一掺杂物原子。
根据各种实施例，例如在第二掺杂物原子为p型掺杂物原子的情况下，注入第二掺杂物原子可以包括以在从约10000电子伏到约20000电子伏范围内的注入能量来注入第二掺杂物原子。
根据各种实施例，注入第一和第二掺杂物原子可以包括注入第一和第二掺杂物原子以使得第一掺杂区可以在掺杂轮廓和掺杂浓度中的至少之一上与第二掺杂区不同。
根据各种实施例，至少一个掺杂区（例如漏极区和/或源极区）可以分别包括多个区域，其中所述区域可以在掺杂类型（p型或n型）、掺杂浓度、掺杂量以及掺杂区或掺杂区域的形状中的至少之一上不同。
根据各种实施例，沉积导电层可以包括保形沉积处理。
根据各种实施例，对导电层进行图案化可以包括蚀刻所述导电层。
根据各种实施例，蚀刻导电层可以包括各向异性蚀刻处理。
根据各种实施例，蚀刻导电层可以包括干法蚀刻处理。
根据各种实施例，第一掺杂区可以包括第一源极/漏极区并且第二掺杂区可以包括第二源极/漏极区。
根据各种实施例，第一源极/漏极区可以是漏极区并且第二源极/漏极区可以是源极区。
根据各种实施例，形成至少一个电荷储存存储器单元结构可以包括在衬底上形成第一电荷储存存储器单元结构以及第二电荷储存存储器单元结构。由此，第一和第二电荷储存存储器单元结构的每一个可以具有第一侧墙和与第一侧墙相对的第二侧墙，其中第二电荷储存存储器单元结构的第二侧墙面对第一电荷储存存储器单元结构的第二侧墙。
根据各种实施例，沉积导电层可以包括在第一和第二电荷储存存储器单元结构上沉积导电层并且在第一和第二电荷储存存储器单元结构之间沉积导电层。
根据各种实施例，对导电层进行图案化可以包括图案化导电层以使得可以在第一电荷储存存储器单元结构的第一侧墙处形成第一间隔壁，并且可以在第二电荷储存存储器单元结构的第一侧墙处形成第二间隔壁，并且可以在第一和第二电荷储存存储器单元结构之间形成阻挡结构。
根据各种实施例，注入第一掺杂物原子可以包括注入第一掺杂物原子以使得可以在靠近第一间隔壁的衬底中形成第一掺杂区，并且可以在靠近第二间隔壁的衬底中形成第三掺杂区。
根据各种实施例，阻挡结构可以覆盖第一和第二电荷储存存储器单元结构之间的衬底。
根据各种实施例，第一掺杂区可以包括第一源极/漏极区，第二掺杂区可以包括第二源极/漏极区，并且第三掺杂区可以包括第三源极/漏极区。
根据各种实施例，第一源极/漏极区可以是第一漏极区，第二源极/漏极区可以是源极区，并且第三源极/漏极区可以是第二漏极区。
根据各种实施例，一种用于制造存储器单元的方法可以包括：在衬底上形成浮栅存储器单元结构；沉积多晶硅层；蚀刻多晶硅层以使得在浮栅存储器单元结构的第一侧墙处形成间隔壁选择栅并且在浮栅存储存储器单元结构的与第一侧墙相对的第二侧墙处形成阻挡结构；以及注入第一掺杂物原子以使得在靠近间隔壁的衬底中形成第一源极/漏极区，其中第一掺杂物原子被阻挡结构阻挡；蚀刻多晶硅层以使得阻挡结构被去除；注入第二掺杂物原子以使得在靠近浮栅存储器单元结构的第二侧墙的衬底中形成第二源极/漏极区。
根据各种实施例，注入第一和第二掺杂物原子可以包括以和第二掺杂物原子不同的注入掺杂量或能量或注入掺杂量和能量这两者来注入第一掺杂物原子。
根据各种实施例，注入第一和第二掺杂物原子可以包括注入第一和第二掺杂物原子以使得第一掺杂区在掺杂轮廓和掺杂浓度中的至少之一上与第二掺杂区不同。
根据各种实施例，用于制造存储器单元的方法可以包括：在衬底上形成电荷储存存储器单元结构；沉积选择栅层；对选择栅层图案化以使得在电荷储存存储器单元结构的一个侧墙处形成选择栅并且在该电荷储存存储器单元结构的相对侧墙处形成阻挡结构；注入第一掺杂物原子以使得在靠近选择栅的衬底中形成第一掺杂区，其中第一掺杂物原子被阻挡结构阻挡；去除阻挡结构；对第一掺杂区进行掩模；注入第二掺杂物原子以使得在靠近电荷储存存储器单元结构的第二侧墙的衬底中形成第二掺杂区，其中注入第一和第二掺杂物原子可以包括以比第二掺杂物原子低的注入掺杂量或能量或注入掺杂量和能量这两者来注入第一掺杂物原子。
根据各种实施例，一种用于制造存储器单元装置的方法可以包括：在衬底上形成第一和第二电荷储存存储器单元结构，第一和第二电荷储存存储器单元结构的每一个可以具有第一侧墙和与第一侧墙相对的第二侧墙，第一电荷储存存储器单元结构的第二侧墙面对第二电荷储存存储器单元结构的第二侧墙；在衬底以及第一和第二电荷储存存储器单元结构上沉积导电层；对导电层进行图案化以在第一电荷储存存储器单元结构的第一侧墙处形成第一间隔壁，在第二电荷储存存储器单元结构的第一侧墙处形成第二间隔壁并且在第一和第二电荷储存存储器单元结构之间形成阻挡结构；注入第一掺杂物原子以在靠近第一间隔壁的衬底中形成第一掺杂区并且在靠近第二间隔壁的衬底中形成第三掺杂区，其中第一掺杂物原子被阻挡结构阻挡；在注入第一掺杂物原子之后去除阻挡结构；注入第二掺杂物原子以在第一和第二电荷储存存储器单元结构之间的衬底中形成第二掺杂区。
根据各种实施例，可以在注入第二掺杂物原子之前对衬底中的至少第一和第三掺杂区进行掩模。
根据各种实施例，注入第一和第二掺杂物原子可以包括注入第一和第二掺杂物原子以使得第一和第三掺杂区在掺杂轮廓和掺杂浓度中的至少之一上与第二掺杂区不同。
根据各种实施例，第一掺杂区可以被配置成存储器单元装置的第一存储器单元的第一源极/漏极区，第三掺杂区可以被配置成存储器单元装置的第二存储器单元的第一源极/漏极区，并且第二掺杂区可以被配置成存储器单元装置的第一和第二存储器单元的公共第二源极/漏极区。
根据各种实施例，存储器单元可以包括：设置在衬底上的电荷储存存储器单元结构；在电荷储存存储器单元结构的第一侧墙处的导电间隔壁；在靠近间隔壁的衬底中的第一源极/漏极区；在靠近电荷储存存储器单元结构的第二侧墙的衬底中的第二源极/漏极区，其中第一和第二源极/漏极区具有不同的掺杂轮廓。
尽管已经参照具体实施例特定地示出并描述了本发明，然而本领域技术人员应当理解在不脱离由随附权利要求所限定的本发明的精神和范围的情况下可以作出各种形式和细节上的改变。本发明的范围因此由随附权利要求确定并且由此意图涵盖落入到等价于权利要求的范围和含义之内的所有改变。

Claims (25)

1.一种用于制造至少一个存储器单元的方法，包括：
在衬底上形成至少一个电荷储存存储器单元结构，所述电荷储存存储器单元结构具有第一侧墙和与所述第一侧墙相对的第二侧墙；
在所述衬底和所述电荷储存存储器单元结构上沉积导电层；
对所述导电层进行图案化以在所述电荷储存存储器单元结构的第一侧墙处形成间隔壁并且在所述电荷储存存储器单元结构的第二侧墙处形成阻挡结构；
注入第一掺杂物原子以在靠近所述间隔壁的衬底中形成第一掺杂区，其中所述第一掺杂物原子被所述阻挡结构阻挡；
在注入所述第一掺杂物原子之后去除所述阻挡结构；
注入第二掺杂物原子以在靠近所述电荷储存存储器单元结构的第二侧墙的衬底中形成第二掺杂区。
2.根据权利要求1所述的方法，还包括：
在注入所述第二掺杂物原子之前对衬底中的至少第一掺杂区进行掩模。
3.根据权利要求1所述的方法，
其中所述导电层包括多晶硅。
4.根据权利要求1所述的方法，
其中所述电荷储存存储器单元结构是浮栅存储器单元结构。
5.根据权利要求1所述的方法，
还包括将至少一个间隔壁配置成选择栅。
6.根据权利要求1所述的方法，其中去除所述阻挡结构包括：
在衬底和所述电荷储存存储器单元结构上沉积掩模材料；
对所述掩模材料图案化以形成经图案化的掩模层；
利用所述经图案化的掩模层作为蚀刻掩模来蚀刻所述阻挡结构。
7.根据权利要求6所述的方法，
其中注入所述第二掺杂物原子包括利用所述经图案化的掩模层作为注入掩模。
8.根据权利要求1所述的方法，
其中所述阻挡结构具有从约50nm到约200nm的范围内的厚度。
9.根据权利要求1所述的方法，其中注入第一和第二掺杂物原子包括以不同于所述第二掺杂物原子的注入掺杂量的注入掺杂量来注入所述第一掺杂物原子。
10.根据权利要求1所述的方法，其中注入第一和第二掺杂物原子包括以低于所述第二掺杂物原子的注入掺杂量的注入掺杂量来注入所述第一掺杂物原子。
11.根据权利要求1所述的方法，其中注入第一和第二掺杂物原子包括以不同于所述第二掺杂物原子的注入能量的注入能量来注入所述第一掺杂物原子。
12.根据权利要求1所述的方法，其中注入第一和第二掺杂物原子包括以低于所述第二掺杂物原子的注入能量的注入能量来注入所述第一掺杂物原子。
13.根据权利要求1所述的方法，其中注入第一和第二掺杂物原子包括注入第一和第二掺杂物原子以使得所述第一掺杂区在掺杂轮廓和掺杂浓度中的至少之一上与所述第二掺杂区不同。
14.根据权利要求1所述的方法，其中对所述导电层进行图案化包括蚀刻所述导电层。
15.根据权利要求1所述的方法，其中所述第一掺杂区包括第一源极/漏极区并且所述第二掺杂区包括第二源极/漏极区。
16.根据权利要求1所述的方法，还包括：
其中形成至少一个电荷储存存储器单元结构包括在衬底上形成第一电荷储存存储器单元结构以及第二电荷储存存储器单元结构，第一和第二电荷储存存储器单元结构的每一个具有第一侧墙和与所述第一侧墙相对的第二侧墙，所述第二电荷储存存储器单元结构的第二侧墙面对所述第一电荷储存存储器单元结构的第二侧墙；
其中沉积导电层包括在第一和第二电荷储存存储器单元结构上并且在第一和第二电荷储存存储器单元结构之间沉积所述导电层；
其中对所述导电层进行图案化包括图案化所述导电层以使得在所述第一电荷储存存储器单元结构的第一侧墙处形成第一间隔壁，在所述第二电荷储存存储器单元结构的第一侧墙处形成第二间隔壁，并且在第一和第二电荷储存存储器单元结构之间形成所述阻挡结构；
其中注入所述第一掺杂物原子包括注入所述第一掺杂物原子以使得在靠近所述第一间隔壁的衬底中形成所述第一掺杂区，并且在靠近所述第二间隔壁的衬底中形成第三掺杂区。
17.根据权利要求16所述的方法，其中所述第一掺杂区包括第一源极/漏极区，所述第二掺杂区包括第二源极/漏极区，并且所述第三掺杂区包括第三源极/漏极区。
18.一种用于制造存储器单元的方法，包括：
在衬底上形成浮栅存储器单元结构；
沉积多晶硅层；
蚀刻所述多晶硅层以使得在所述浮栅存储器单元结构的第一侧墙处形成间隔壁选择栅并且在所述浮栅存储存储器单元结构的与所述第一侧墙相对的第二侧墙处形成阻挡结构；
注入第一掺杂物原子以使得在靠近所述间隔壁的衬底中形成第一源极/漏极区，其中所述第一掺杂物原子被所述阻挡结构阻挡；
蚀刻所述多晶硅层以使得所述阻挡结构被去除；
注入第二掺杂物原子以使得在靠近所述浮栅存储器单元结构的第二侧墙的衬底中形成第二源极/漏极区。
19.根据权利要求18所述的方法，其中注入第一和第二掺杂物原子包括以和所述第二掺杂物原子不同的注入掺杂量或能量或注入掺杂量和能量这两者来注入所述第一掺杂物原子。
20.根据权利要求18所述的方法，其中注入第一和第二掺杂物原子包括注入第一和第二掺杂物原子以使得第一掺杂区在掺杂轮廓和掺杂浓度中的至少之一上与第二掺杂区不同。
21.一种用于制造存储器单元装置的方法，包括：
在衬底上形成第一和第二电荷储存存储器单元结构，所述第一和第二电荷储存存储器单元结构的每一个具有第一侧墙和与所述第一侧墙相对的第二侧墙，第一电荷储存存储器单元结构的第二侧墙面对第二电荷储存存储器单元结构的第二侧墙；
在衬底以及所述第一和第二电荷储存存储器单元结构上沉积导电层；
对所述导电层进行图案化以在所述第一电荷储存存储器单元结构的第一侧墙处形成第一间隔壁，在所述第二电荷储存存储器单元结构的第一侧墙处形成第二间隔壁并且在第一和第二电荷储存存储器单元结构之间形成阻挡结构；
注入第一掺杂物原子以在靠近所述第一间隔壁的衬底中形成第一掺杂区并且在靠近所述第二间隔壁的衬底中形成第三掺杂区，其中所述第一掺杂物原子被所述阻挡结构阻挡；
在注入所述第一掺杂物原子之后去除所述阻挡结构；
注入第二掺杂物原子以在第一和第二电荷储存存储器单元结构之间的衬底中形成第二掺杂区。
22.根据权利要求21所述的方法，还包括：
在注入所述第二掺杂物原子之前对衬底中的至少第一和第三掺杂区进行掩模。
23.根据权利要求21所述的方法，其中注入第一和第二掺杂物原子包括注入第一和第二掺杂物原子以使得第一和第三掺杂区在掺杂轮廓和掺杂浓度中的至少之一上与所述第二掺杂区不同。
24.根据权利要求21所述的方法，其中所述第一掺杂区被配置成所述存储器单元装置的第一存储器单元的第一源极/漏极区，所述第三掺杂区被配置成所述存储器单元装置的第二存储器单元的第一源极/漏极区，并且所述第二掺杂区被配置成所述存储器单元装置的第一和第二存储器单元的公共第二源极/漏极区。
25.一种存储器单元，包括：
设置在衬底上的电荷储存存储器单元结构；
在所述电荷储存存储器单元结构的第一侧墙处的导电间隔壁；
在靠近所述间隔壁的衬底中的第一源极/漏极区；
在靠近所述电荷储存存储器单元结构的第二侧墙的衬底中的第二源极/漏极区，
其中第一和第二源极/漏极区具有不同的掺杂轮廓。
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