CN103824815A - 制造半导体器件的方法及半导体器件 - Google Patents

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Abstract

本发明提供一种制造半导体器件的方法及半导体器件。目的在于通过在相同衬底上形成非易失性存储器和MOSFET时防止栅极电极中晶粒尺寸增大来提供一种具有改进可靠性的半导体器件。可以通过分别从相同层的薄膜形成非易失性存储器的控制栅极电极与其它MOSFET的栅极电极，并且从两个多晶硅薄膜层的堆叠配置控制栅极电极和栅极电极中的每个来实现该目的。

Description

制造半导体器件的方法及半导体器件
相关申请的交叉引用
包括说明书、附图和摘要的、于2012年11月19日提交的第2012-253249号日本专利申请的公开内容通过引用整体并入本文。
技术领域
本发明涉及一种制造半导体器件的方法及半导体器件，具体地涉及当应用于具有非易失性存储器和场效应晶体管的半导体器件时有效的技术。
背景技术
近些年来，随着半导体器件的按比例缩小，在逻辑电路等中使用并且以高速操作的低击穿电压MOSFET以及作为非易失性存储器器件的闪存已经形成在相同的半导体衬底上。作为形成这种半导体器件的步骤的过程，存在如下已知的方法，形成闪存的栅极结构并且随后将杂质引入到低击穿电压MOSFET的栅极电极中。
专利文献1（第2007-305711号日本专利公开）描述了一种通过形成MONOS（金属氧化物氮氧化物半导体）类型非易失性存储器的控制栅极电极以及诸如高击穿电压MOSFET的其它MOSFET的栅极电极，以便形成其中两个多晶硅薄膜层接连堆叠的结构来获得的半导体器件。
专利文献2（第2001-244424号日本专利公开）描述了一种通过接连堆叠两个多晶硅薄膜层来形成非易失性存储器的浮置栅极电极、高击穿电压MOSFET的栅极电极和低击穿电压MOSFET的栅极电极而获得的半导体器件。
专利文献3（第2000-040752号日本专利公开）描述了一种通过接连堆叠两个多晶硅薄膜层来形成非易失性存储器的浮置栅极电极而获得的半导体器件。
[相关现有技术文献]
[专利文献]
[专利文献1]第2007-305711号日本专利公开
[专利文献2]第2001-244424号日本专利公开
[专利文献3]第2000-040752号日本专利公开
发明内容
在如上所述形成非易失性存储器的栅极结构之后，将杂质引入到低击穿电压MOSFET的栅极电极中。然而由于在形成非易失性存储器时的加热步骤，已经生长多晶硅薄膜的配置MOSFET的栅极电极的晶粒。因此干扰了杂质向MOSFET的栅极电极的较低部分的扩散，并且耗尽了栅极电极，从而导致半导体器件形成的可靠性降低。
类似的问题发生在非易失性存储器的栅极电极中。
其它目的和新颖特征将通过本文说明书以及附图而变得明显。
以下将简要描述除本文所公开的那些内容之外典型实施例的概要。
通过从相同层的薄膜形成非易失性存储器的控制栅极电极和其它MOSFET的栅极电极，并且此外从至少两个多晶硅薄膜层的堆叠配置控制栅极电极和其它MOSFET的栅极电极，来制造根据一个实施例的半导体器件。
通过从至少两个多晶硅薄膜层的堆叠配置非易失性存储器的控制栅极电极来制造根据另一实施例的半导体器件。使下层的多晶硅薄膜的厚度小于上层的多晶硅薄膜的厚度。
通过从至少两个多晶硅薄膜层的堆叠配置MOSFET的栅极电极来制造根据又一实施例的半导体器件。使下层的多晶硅薄膜的厚度小于上层的多晶硅薄膜的厚度。
本文所描述的实施例使得有可能提供具有改进的可靠性的半导体器件。
附图说明
图1是示出根据本发明第一实施例的半导体器件的截面图；
图2是示出根据本发明第一实施例的半导体器件的等效电路图；
图3是示出根据本发明第一实施例的半导体器件的等效电路图；
图4是示出根据本发明第一实施例的半导体器件的平面布局；
图5是示出根据本发明第一实施例的制造半导体器件的方法的截面图；
图6是示出在图5的方法之后的制造半导体器件的方法的截面图；
图7是示出在图6的方法之后的制造半导体器件的方法的截面图；
图8是示出在图7的方法之后的制造半导体器件的方法的截面图；
图9是示出在图8的方法之后的制造半导体器件的方法的截面图；
图10是示出在图9的方法之后的制造半导体器件的方法的截面图；
图11是示出在图9的方法之后的制造半导体器件的方法的截面图；
图12是示出在图10的方法之后的制造半导体器件的方法的截面图；
图13是示出在图12的方法之后的制造半导体器件的方法的截面图；
图14是示出在图13的方法之后的制造半导体器件的方法的截面图；
图15是示出在图14的方法之后的制造半导体器件的方法的截面图；
图16是示出在图15的方法之后的制造半导体器件的方法的截面图；
图17是示出在图16的方法之后的制造半导体器件的方法的截面图；
图18A是示意性示出第一实施例中的堆叠多晶硅薄膜的晶粒尺寸的截面图，而图18B是示意性示出在第二实施例中的堆叠多晶硅薄膜的晶粒尺寸的截面图；以及
图19是用于描述作为对比性示例示出的半导体器件的制造步骤的截面图。
具体实施方式
以下将参照附图详细描述实施例。在用于描述实施例的所有附图中，具有相同功能的部件将以相同的符号或者参考标记来标识，并且将省略重复描述。在以下实施例中，除非另外特别地需要，原则上将不再重复描述相同或者相似的部分。
在以下实施例中使用的附图中，甚至可以部分地剖切平面视图以便于理解。
根据本发明实施例的半导体器件在半导体衬底上具有MONOS型非易失性存储器（以下将简称“MONOS存储器”）、用于功率电流等的输入和输出（I/O）的高击穿电压MOSFET、以及操作于比高击穿电压MOSFET低的电压的低击穿电压MOSFET。低击穿电压MOSFET例如包括用于逻辑电路的MOSFET或者配置SRAM（静态随机存取存储器）的MOSFET。以下将描述的是通过从两层堆叠结构形成每个元件的栅极电极的半导体器件的可靠性改进并且由此抑制配置栅极电极的晶粒生长。
首先，将描述配置本实施例的半导体器件的MONOS存储器和SRAM。
图1是示出本实施例的MONOS存储器的截面图，而图2是图1中所示MONOS存储器的等效电路图。图1和图2各自示出相互相邻布置的两个存储器单元（MC1和MC2）。
MONOS存储器的存储器单元MC1形成在由p型单晶硅衬底制成的半导体衬底SB的主表面中的p阱W1上。
存储器单元MC1由控制晶体管C1和存储器晶体管M1构成。控制晶体管C1的栅极电极（控制栅极电极CG）由在垂直于半导体衬底SB的主表面的方向上堆叠、并且形成在由氧化硅薄膜制成的栅极绝缘薄膜GF1上的两层非掺杂的多晶硅薄膜P1和P2制成。多晶硅薄膜P1和P2具有几乎相同的薄膜厚度，例如约44nm。
存储器晶体管M1的栅极电极（存储器栅极电极MG）由未掺杂的多晶硅薄膜制成，并且形成在控制栅极电极（选择性栅极电极）CG的侧壁之一上。控制栅极电极CG在其上具有氮化硅薄膜N2，其是绝缘薄膜，此外，而存储器栅极电极（存储器栅极电极）MG形成为与栅极绝缘薄膜GF1、控制栅极电极CG和氮化硅薄膜N2的薄膜堆叠的侧壁接触。
存储器栅极电极MG经由ONO（氧化物氮化物氧化物）薄膜OX与控制栅极电极CG和p阱W1电隔离，薄膜OX具有两个部分，一个部分形成在控制栅极电极CG与存储器栅极电极MG之间，而另一个部分形成在半导体衬底SB与存储器栅极电极MG之间，并且因此具有L形截面。这意味着存储器栅极电极MG经由ONO薄膜OX与控制栅极电极CG的侧壁和半导体衬底SB的主表面邻接。
ONO薄膜OX由两层氧化硅薄膜X5和X6以及形成在它们之间的氮化硅薄膜N1制成。在数据写入期间，在沟道区域中产生的热电子注入至ONO薄膜OX中并且在氮化硅薄膜N1中的陷阱（trap）中被捕获。这意味着氮化硅薄膜N1是电荷存储薄膜。
与控制栅极电极CG邻近的p阱W1在其中具有n+型半导体区域D1d，该n+型半导体区域D1d是扩散层并且用作存储器单元MC1的漏极区域。与存储器栅极电极MG邻近的p阱W1在其中具有n+型半导体区域D1s，该n+型半导体区域D1s是扩散层并且用作存储器单元MC1的源极区域。
在与n+型半导体区域（漏极区域）D1d相邻的区域中的p阱W1在其中具有n-型半导体区域E1d，该n-型半导体区域E1d具有比n+型半导体区域D1d的杂质浓度低的杂质浓度。这意味着p阱在其中具有作为轻掺杂扩散层的n-型半导体区域E1d以及作为重掺杂扩散层的n+型半导体区域D1d。n-型半导体区域E1d是用于在n+型半导体区域（漏极区域）D1d的边缘处缓解高电场以及配置控制晶体管C1以具有LDD（轻掺杂漏极）结构的延伸区域。
在与n+型半导体区域（源极区域）D1s相邻的区域中的p阱W1在其中具有n-型半导体区域E1s，该n-型半导体区域E1s具有比n+型半导体区域D1s的杂质浓度低的杂质浓度。这意味着p阱在其中具有作为轻掺杂扩散层的n-型半导体其余E1s以及作为重掺杂扩散层的n+型半导体区域D1s。n-型半导体区域E1s是用于在n+型半导体区域（源极区域）D1s的边缘处缓解高电场并且配置存储器晶体管M1以具有LDD结构的延伸区域。
控制栅极电极CG在其一侧上具有并且存储器栅极电极MG在其另一侧上具有由氧化硅薄膜制成的侧壁SW。利用侧壁SW以用于形成n+型半导体区域（漏极区域）D1d和n+型半导体区域（源极区域）D1s。
由此配置的存储器单元MC1在其以上具有由氮化硅薄膜制成的停止层绝缘薄膜ES，并且经由由氧化硅薄膜制成的层间绝缘薄膜L1而具有作为数据线的金属接线MD和作为源极线的金属接线MS。金属接线MD经由形成在n+型半导体区域（漏极区域）D1d以上的接触孔中的接触插塞CP而电耦合至n+型半导体区域（漏极区域）D1d。类似地，金属接线MS电耦合至n+型半导体区域（源极区域）D1s。金属接线MD和MS各自由具有铜合金作为主要成分的金属薄膜制成，并且接触插塞CP由具有钨作为主要成分的金属薄膜制成。
应该注意的是，n+型半导体区域D1d、n+型半导体区域D1s和存储器栅极电极MG在其上表面上具有由例如硅化镍（NiSi）制成的硅化物层S1。硅化物层S1的材料可以是硅化钴或者硅化镍铂。控制栅极电极CG在其上具有氮化硅薄膜N2以使得控制栅极电极CG的上表面未被硅化。如上所述，存储器单元MC1是分裂栅极型MONOS存储器，该分裂栅极型MONOS存储器具有经由ONO薄膜OX相互相邻的控制栅极电极CG和存储器栅极电极MG。
存储器单元MC1具有与其相邻的存储器单元MC2，该存储器单元MC2与存储器单元MC1关于它们之间的n+型半导体区域D1d具有线性对称结构。存储器单元MC2由控制晶体管C2和存储器晶体M2构成，具有类似于存储器单元MC1的结构，并且具有与存储器单元MC1共用的n+型半导体区域D1d。
如图2所示，控制晶体管C1的控制栅极电极CG（参照图1）耦合至控制栅极线CGL0，而存储器晶体管M1的存储器栅极电极MG（参照图1）耦合至存储器栅极线MGL0。源极区域（参照图1）耦合至源极线SL1。
与存储器单元MC1相邻的存储器单元MC2具有与存储器单元MC1相同的结构，并且该存储器单元的漏极区域D1d（参照图1）与存储器单元MC1的漏极区域D1d（参照图1）共用。该漏极区域D1d耦合至数据线DL1。两个存储器单元MC1和MC2被布置为使得它们关于在其之间的共用漏极区域D1d对称。控制晶体管C2的控制栅极电极CG（参照图1）耦合至控制栅极线CGL1，而存储器晶体管M2的存储器栅极电极MG（参照图1）耦合至存储器栅极线MGL1。源极区域D1s（参照图1）耦合至源极线SL1。
接着，将描述当存储器单元MC1允许用作选择性存储器单元时的写入、擦除和读取操作的每一个。在此，电子向ONO薄膜OX中的注入（参照图1）被定义为“写入”，而空穴向该薄膜中的注入被定义为“擦除”。
对于写入，采用作为所谓“源极侧注入系统”的热电子写入系统。在写入时，例如分别施加0.7V、10V、6V、0V和0V至控制栅极电极CG、存储器栅极电极MG、源极区域D1s、漏极区域D1d和p阱W1（参照图1）。通过该施加，在形成在源极区域D1s与漏极区域D1d之间的沟道区域中以及在控制栅极电极CG与金属栅极电极MG之间的邻近区域中产生热电子，并且该热电子被注入至ONO薄膜OX。因此注入的电子随后在氮化硅薄膜N1（参照图1）中的陷阱中被捕获，这提高存储器晶体管M1的阈值电压。
对于擦除，采用利用沟道电流的热空穴注入擦除系统。在擦除时，例如分别施加0.7V、－8V、7V、0V和0V至控制栅极电极CG、存储器栅极电极MG、源极区域D1s、漏极区域D1d和p阱W1，由此在控制栅极电极CG下方的p阱W1中形成沟道区域。
因为高电压（7V）被施加至源极区域D1s，所以从源极区域D1s延伸的耗尽层接近控制晶体管C1的沟道区域。结果，在沟道区域中流动的电子被在沟道区域的边缘与源极区域D1s之间的高电场加速，并且发生碰撞电离，从而导致形成成对的电子和空穴。该空穴被已经施加至存储器栅极电极MG的负电压（－8V）加速成为热空穴，并且得到的热空穴被注入至ONO薄膜OX。由此注入的空穴在氮化硅薄膜N1中的陷阱中被捕获，并且降低存储器晶体管M1的阈值电压。
在读取时，例如分别施加1.5V、1.5V、0V、1.5V和0V至控制栅极电极CG、存储器栅极电极MG、源极区域D1s、漏极区域D1d和p阱W1。这意味着通过将待施加至存储器栅极电极MG的电压设置在写入状态下存储器晶体管M1的阈值电压与擦除状态下存储器晶体管M1的阈值电压之间，来相互区分写入状态和擦除状态。
以下将描述根据本发明实施例的SRAM。
首先，将描述配置SRAM的存储器单元MC3的等效电路。图3是示出第一实施例中SRAM的存储器单元MC3的等效电路图。如图3所示，该存储器单元MC3布置在成对的互补数据线（数据线DL2和数据线DL3）与字线WL之间的交叉点处，并且由成对的驱动器MOSFET Qd1和Qd2、成对的负载MOSFET Qp1和Qp2、以及成对的传输MOSFET Qt1和Qt2构成。驱动器MOSFET Qd1和Qd2与传输MOSFET Qt1和Qt2由n沟道型MOSFET构成，而负载MOSFETQp1和Qp2由p沟道型MOSFET构成。
在配置存储器单元MC3的六个MOSFET之中，驱动器MOSFETQd1与负载MOSFET Qp1配置CMOS（互补金属氧化物半导体）反相器INV1，而驱动器MOSFET Qd2与负载MOSFET Qp2配置CMOS反相器INV2。配置成对的CMOS反相器INV1和INV2的输入/输出端子（存储节点A和B）相互交叉链接，并且配置触发器电路作为存储一位信息的数据存储部分。该触发器电路的输入/输出端子之一（存储节点A）耦合至传输MOSFET Qt1的源极区域和漏极区域之一，而另一输入/输出端子（存储节点B）耦合至传输MOSFET Qt2的源极区域和漏极区域之一。
此外，传输MOSFET Qt1的源极区域和漏极区域的另一个耦合至数据线DL2，而传输MOSFET Qt2的源极区域和漏极区域的另一个耦合至数据线DL3。触发器电路的一端（负载MOSFET Qp1和Qp2的每一个的源极区域）耦合至电源电压（Vcc），而另一端（驱动器MOSFET Qd1和Qd2的每一个的源极区域）耦合至参考电压（Vss）。
以下将描述上述电路的操作。当CMOS反相器INV1的存储节点A的电势为高（H）时，驱动器MOSFET Qd2接通，以使得另一CMOS反相器INV2的存储节点B的电势变为低（L）。驱动器MOSFET Qd1因此关断，并且存储节点A的电势保持为高（H）。这意味着存储节点A和B的相应状态由锁存电路维持，其中成对的CMOS反相器INV1和INV2相互交叉链接，并且在施加电源电压期间存储数据。
字线WL耦合至传输MOSFET Qt1和Qt2的每一个的栅极电极，并且该字线WL控制传输MOSFET Qt1和Qt2的导通或者非导通。具体所述，当字线WL的电势为高（H）时，传输MOSFET Qt1和Qt2接通，并且锁存电路和互补数据线（数据线DL2和DL3）相互电耦合。结果，存储节点A和B的电势电平（H或L）出现在数据线DL2和DL3中，其被作为存储器单元MC3的数据而读出。
为了将数据写入存储器单元MC3中，字线WL被设置在（H）电势电平，并且传输MOSFET Qt1和Qt2接通以将数据线DL2和DL3的数据传输至存储节点A和B。因此，可以操作SRAM。
以下将描述根据本发明实施例的SRAM的布局配置结构。例如，如图4所示，SRAM的存储器单元MC3由形成在半导体衬底上的六个场效应晶体管构成，也即成对的驱动器MOSFET Qd1和Qd2、成对的负载MOSFET Qp1和Qp2、以及成对的传输MOSFET Qt1和Qt2。成对的驱动器MOSFET Qd1和Qd2以及成对的传输MOSFETQt1和Qt2由n沟道型MOSFET构成，而成对的负载MOSFET Qp1和Qp2由p沟道型MOSFET构成。图4是示出配置本实施例的半导体器件的SRAM的一部分的存储器单元MC3的平面布局。
具体地描述，半导体衬底采用元件隔离区域IE分隔为多个有源区域。采用元件隔离区域IE分隔的有源区域An1、An2、Ap1和Ap2在沿着半导体衬底的主表面的方向x（第二方向）上对准，并且被布置以便在垂直于方向x的方向y（第一方向）上延伸。这些有源区域An1、An2、Ap1和Ap2被元件隔离区域IE围绕。
在形成n沟道型MOSFET的有源区域An1和An2中，通过将诸如P（磷）或As（砷）的n型杂质引入有源区域An1和An2中来形成源极区域和漏极区域。源极区域和漏极区域之间的有源区域An1和An2具有经由栅极绝缘薄膜而在有源区域上的栅极电极G1。
栅极电极G1在与有源区域An1和An2沿着其延伸的方向y（第一方向）相交的方向x（第二方向）上延伸。因此，从形成在有源区域An1和An2上的栅极电极G1、以及形成在有源区域An1和An2中的源极区域和漏极区域形成n沟道型MOSFET，以便将栅极电极G1夹设在源极区域和漏极区域之间。类似地，从形成在有源区域Ap1和Ap2上的栅极电极G1、以及形成在有源区域Ap1和Ap2中的源极区域和漏极区域形成p沟道型MOSFET，以便将栅极电极G1夹设在源极区域和漏极区域之间。
例如，在SRAM的存储器单元MC3中，在相同有源区域An1中从形成在有源区域An1中的源极区域、漏极区域和两个栅极电极G1形成驱动器MOSFET Qd1和传输MOSFET Qt1。从形成在有源区域Ap1中的源极区域、漏极区域和栅极电极G1形成负载MOSFETQp1；以及从形成在有源区域Ap2中的源极区域、漏极区域和栅极电极G1形成负载MOSFET Qp2。类似地，在相同有源区域An2中从形成在有源区域An2中的源极区域、漏极区域和栅极电极G1形成驱动器MOSFET Qd2和传输MOSFET Qt2。
在p沟道型MOSFET的负载MOSFET Qp1和Qp2中，诸如B（硼）的p型杂质已被引入到栅极电极G1中，而在n沟道型MOSFET的传输MOSFET Qt1和Qt2以及驱动器MOSFET Qd1和Qd2中，诸如P（磷）或As（砷）的n型杂质已被引入到栅极电极G1中。这意味着诸如B（硼）的p型杂质已被引入到有源区域Ap1和Ap2上的栅极电极G1中，而诸如P（磷）或As（砷）的n型杂质已被引入到有源区域An1和An2上的栅极电极G1中。
以下将参照图5至图17描述制造本实施例的具有上述MONOS存储器和SRAM的半导体器件的方法。图5至图17是示出根据本实施例的半导体器件制造步骤的截面图。通过使用不同于图10的截面的截面，图11描述参照图10所描述的步骤。
图5至图10以及图12至图17各自示出四个区域的截面。从左至右分别是MONOS存储器形成区域1A、高击穿电压MOSFET形成区域1B、低击穿电压MOSFET形成区域1C、以及SRAM MOSFET形成区域1D。形成在SRAM MOSFET形成区域1D中的MOSFET是n沟道型MOSFET，而配置该MOSFET的栅极电极也配置在未示出区域中的p沟道型MOSFET的栅极电极。这意味着形成在SRAMMOSFET形成区域1D中的MOSFET的栅极电极在其一部分中（例如直接在如图4所示有源区域An1上方的部分）配置n沟道型MOSFET的栅极电极，并且在其它部分中（例如直接在如图4所示有源区域Ap1上方的部分）配置p沟道型MOSFET的栅极电极。
n沟道型和p沟道型MOSFET均形成在半导体衬底上，但是为便于理解对于半导体器件制造步骤的说明，将采用n沟道型MOSFET作为示例来描述制造步骤。此外，图1示出相互相邻的存储器单元MC1和MC2，但是在用于描述以下制造步骤的截面图中，仅示出其中将要形成彼此相向的两个MONOS存储器的存储器单元之一的区域，以简化附图。
首先，如图5所示，在提供由单晶硅制成的半导体衬底SB之后，多个沟槽以已知方式形成在半导体衬底SB的主表面中。在每个沟槽内部，形成由例如氧化硅薄膜制成的元件隔离区域（未示出）。元件隔离区域例如是具有STI（浅沟槽隔离）结构的绝缘薄膜。随后，p型杂质（例如B（硼））通过使用例如离子注入被注入到半导体衬底SB的主表面中以形成p阱W1。半导体衬底SB随后在1000℃被加热10秒以扩散通过离子注入而注入的杂质。
接着，分别在MONOS存储器形成区域1A、高击穿电压MOSFET形成区域1B、低击穿电压MOSFET形成区域1C和SRAM MOSFET形成区域1D中的半导体衬底SB的主表面上形成氧化硅薄膜X1、X2、X3和X4。氧化硅薄膜X2形成为厚度大于氧化硅薄膜X1、X3和X4的厚度。随后，未掺杂的多晶硅薄膜P1和P2例如通过CVD（化学气象沉积）相继地形成在半导体衬底SB的主表面上，由此该两层多晶硅薄膜P1和P2在垂直于半导体衬底SB的主表面的方向上相继地堆叠在半导体衬底SB的主表面上。这意味着多晶硅薄膜P2形成在多晶硅薄膜P1上。多晶硅薄膜P1和P2各自具有约44nm的薄膜厚度。
此时，存在薄的氧化硅薄膜（未示出）形成在多晶硅薄膜P1和P2之间的可能性，但是该氧化硅薄膜并非总是必需的。即使它们之间没有氧化硅薄膜，多晶硅薄膜P1和P2最初也不具有连续结晶性，并且形成为单独的层，使得它们相互并未结合成整体。这意味着在多晶硅薄膜P1和P2之间存在边界，并且硅的结晶性在该边界处中断。在后续步骤中完成MONOS存储器和其它MOSFET之后，这将同样地适用于它们。
在此，并非通过堆叠两层非晶硅薄膜并且随后通过加热处理来结晶这两层来形成多晶硅薄膜P1和P2，而是通过从开始就将多晶硅薄膜P1和P2形成为具有结晶性的薄膜来形成多晶硅薄膜P1和P2。
当如上所述形成厚度不同的氧化硅薄膜时，首先例如使用CVD在半导体衬底SB的整个主表面上形成厚的氧化硅薄膜。随后，使用光刻以从MONOS存储器形成区域1A、低击穿电压MOSFET形成区域1C和SRAM MOSFET形成区域1D去除氧化硅薄膜。接着，使用热氧化等工艺在已暴露的半导体衬底SB的主表面上形成厚度小于上述氧化硅薄膜的氧化硅薄膜。接着，多晶硅薄膜P1和P2形成在半导体衬底SB上。然后，n型杂质（例如As（砷）或P（磷））被离子注入到MONOS存储器形成区域1A中的多晶硅薄膜P1和P2中。
接着，如图6所示，通过使用CVD等工艺在多晶硅薄膜P2上形成氮化硅薄膜N2。应该注意的是可以在多晶硅薄膜P2与氮化硅薄膜N2之间形成氧化硅薄膜（未示出）。随后，采用光刻胶薄膜（未示出）覆盖在高击穿电压MOSFET形成区域1B、低击穿电压MOSFET形成区域1C和SRAM MOSFET形成区域1D中的半导体衬底SB的主表面。接着，使用干法蚀刻从MONOS存储器形成区域1A的从光刻胶薄膜暴露的部分去除氮化硅薄膜N2、多晶硅薄膜P2和P1以及氧化硅薄膜X1。
结果，在MONOS存储器形成区域1A中，直接在用光刻胶薄膜覆盖的区域下方形成由氧化硅薄膜X1制成的栅极绝缘薄膜GF1，并且直接在栅极绝缘薄膜GF1上方形成由多晶硅薄膜P1和P2的薄膜堆叠图案制成的控制栅极电极CG。
因为MONOS存储器特有的以下原因，MONOS存储器形成区域1A中的控制栅极电极CG由薄膜堆叠构成。本实施例的多晶硅薄膜P1是薄的，使得对将在稍后步骤中形成的存储器栅极电极MG向侧壁形式中的处理必然减小存储器栅极电极MG的高度并且也大大减小其在栅极长度方向上的长度。在最坏情形下，几乎没有形成存储器栅极电极MG。因此，通过采用用于控制栅极电极CG的多晶硅薄膜P1和P2的堆叠结构克服上述不便。
接着，如图7所示，通过使用光刻以及蚀刻从高击穿电压MOSFET形成区域1B、低击穿电压MOSFET形成区域1C、和SRAMMOSFET形成区域1D去除氮化硅薄膜N2，以在MONOS存储器形成区域1A的控制栅极电极CG上留下氮化硅薄膜N2。
随后，未采用光刻胶薄膜覆盖半导体衬底SB，通过使用ISSG（原位蒸汽产生）氧化或CVD在半导体衬底SB的主表面上相继形成（沉积）氧化硅薄膜X5、氮化硅薄膜N1、氧化硅薄膜X6和多晶硅薄膜P3。在形成氮化硅薄膜N1时，进行氮化处理。在ISSG氧化或者氮化处理步骤期间，在高达1000℃或更高的温度下加热半导体衬底SB数十秒。设置用于氮化处理的加热温度低于上述温度恶化了包括氮化硅薄膜N1的非易失性存储器的性能，因此设置加热温度低于上述温度使得难以维持半导体器件的性能。
伴随上述氧化硅薄膜X5、氮化硅薄膜N1和氧化硅薄膜X6的形成，控制栅极电极CG的杂质扩散。控制栅极电极CG由两层制成，使得可以防止非易失性存储器的阈值电压的提高。稍后将详述该现象。
多晶硅薄膜P1和P2、氧化硅薄膜X5、氮化硅薄膜N1、氧化硅薄膜X6和多晶硅薄膜P3相继形成在分别形成于高击穿电压MOSFET形成区域1B、低击穿电压MOSFET形成区域1C和SRAMMOSFET形成区域1D中的氧化硅薄膜X2、X3和X4上。在MONOS存储器形成区域1A中形成氧化硅薄膜X5、氮化硅薄膜N1、氧化硅薄膜X6以及多晶硅薄膜P3的薄膜堆叠，以便覆盖由栅极绝缘薄膜GF1、控制栅极电极CG和氮化硅薄膜N2制成的薄膜堆叠图案的侧壁和上表面，并且也覆盖半导体衬底SB的主表面。
在未示出区域中，MONOS存储器形成区域1A的薄膜堆叠图案在其侧部上具有配成一对的类似的薄膜堆叠图案。这两个薄膜堆叠图案在一定程度上相互分隔，使得形成在这两个薄膜堆叠图案的相对表面上的多晶硅薄膜P1的侧壁并未相互接触。氧化硅薄膜X5和X6以及氮化硅薄膜N1配置ONO薄膜OX。
接着，如图8所示，例如通过干法蚀刻部分地去除多晶硅薄膜P3，来暴露ONO薄膜OX的上表面。结果，多晶硅薄膜P3以侧壁的形式保留在包括MONOS存储器形成区域1A中的控制栅极电极CG的薄膜堆叠图案的两侧上的侧壁上。
随后，形成光刻胶薄膜（未示出），其覆盖高击穿电压MOSFET形成区域1B、低击穿电压MOSFET形成区域1C和SRAM MOSFET形成区域1D，并且也覆盖在薄膜堆叠图案的侧壁之一上形成的多晶硅薄膜P3。通过采用该光刻胶薄膜用作掩模进行蚀刻，去除在薄膜堆叠图案的另一侧壁上形成的多晶硅薄膜P3。结果，在控制栅极电极CG的侧壁之一上，经由ONO薄膜OX形成由多晶硅薄膜P3制成的存储器栅极电极MG。
在去除光刻胶薄膜之后，使用湿法蚀刻去除ONO薄膜OX以暴露高击穿电压MOSFET形成区域1B、低击穿电压MOSFET形成区域1C和SRAM MOSFET形成区域1D中的多晶硅薄膜P2。通过使用该湿法蚀刻，暴露半导体衬底SB的主表面以及MONOS存储器形成区域1A中的氮化硅薄膜N1的表面。结果，暴露控制栅极电极CG的未被存储器栅极电极MG覆盖的侧壁之一。
ONO薄膜OX仅保留在薄膜堆叠图案的侧壁之一与存储器栅极电极MG之间，以及存储器栅极电极MG与半导体衬底SB的主表面之间。ONO薄膜OX因此具有L形截面，并且电隔离控制栅极电极CG与存储器栅极电极MG。
接着，如图9所示，利用光刻胶薄膜PR覆盖MONOS存储器形成区域1A，并且利用光刻胶薄膜PR作为掩模，通过离子注入将n型杂质（例如As（砷）或P（磷））从多晶硅薄膜P2上方注入到多晶硅薄膜P1和P2中。随后，在p沟道型MOSFET形成区域（未示出）中，通过离子注入将p型杂质（例如B（硼））注入到多晶硅薄膜P1和P2中。
随后，如图10和图11所示，在通过使用抛光去除光刻胶薄膜PR之后，通过使用例如CVD相继在半导体衬底SB的整个主表面上形成（沉积）氧化硅薄膜X7和氮化硅薄膜N3。氧化硅薄膜X7由TEOS（四乙基原硅酸盐）制成。然后，可以进行平坦化步骤以后撤MONOS存储器形成区域1A中氮化硅薄膜N3的最顶表面，以便尽可能使得半导体衬底SB的主表面上的所有结构的高度相等，因为包括控制栅极电极CG和氮化硅薄膜N2的薄膜堆叠图案的高度高于在其它区域中包括多晶硅薄膜P1和P2的薄膜堆叠的高度。
图10是示出与图9的区域相同的区域的截面图，而图11示出穿过SRAM MOSFET形成区域1D的截面，并且其为在垂直于图10所示截面的方向上的截面。在此，参照图10，将首先描述在图9之后的制造步骤。
接着，如图10所示，进行光刻和蚀刻以图案化高击穿电压MOSFET形成区域1B、低击穿电压MOSFET形成区域1C和SRAMMOSFET形成区域1D中的氮化硅薄膜N3。随后，去除光刻胶薄膜并且采用氮化硅薄膜N3作为硬掩模，去除氧化硅薄膜X7、多晶硅薄膜P2和P1、以及氧化硅薄膜X2、X3和X4。结果，在高击穿电压MOSFET形成区域1B中的半导体衬底SB上形成由氧化硅薄膜X2制成的栅极绝缘薄膜GF2。此外，在低击穿电压MOSFET形成区域1C中的半导体衬底SB上形成由氧化硅薄膜X3制成的栅极绝缘薄膜GF3。另外，在SRAM MOSFET形成区域1D中的半导体衬底SB上形成由氧化硅薄膜X4制成的栅极绝缘薄膜GF4。
通过上述图案化形成的栅极绝缘薄膜GF2是具有比栅极绝缘薄膜GF1、GF3和GF4的厚度更大的厚度的氧化硅薄膜。直接在栅极绝缘薄膜GF2、GF3和GF4上方，分别形成由多晶硅薄膜P1和P2的堆叠制成的栅极电极G2、G3和G4。控制栅极电极CG、栅极电极G2、以及栅极绝缘薄膜GF1和GF2形成有在栅极长度方向上的大于栅极电极G3和G4以及栅极绝缘薄膜GF3和GF4的在栅极长度方向上的宽度的宽度。
随后，在约950℃进行激活退火以分别在栅极电极G2、G3和G4内部扩散已经在参照图9所述的离子注入步骤中注入的杂质。该激活退火是将要进行的扩散退火，以便在栅极电极的底表面附近扩散杂质，并且由此防止栅极电极的耗尽以及在对之后步骤中形成的MOSFET的操作期间防止MOSFET的阈值电压中的增加。
可以不在参考图10描述的用于形成每个栅极电极的图案化之后，而是在图10的图案化步骤之前、在图9的离子注入步骤之后进行上述加热处理。在图案化之前的激活退火提高杂质在水平方向（沿着半导体衬底SB的主表面的方向）上在多晶硅薄膜中的扩散量，并且有可能在处理之后减少栅极电极中剩余的杂质量。因此有可能通过在形成每个栅极电极之后进行激活退火来防止栅极电极中杂质量的减少。
在处理栅极电极之前的激活退火增加在水平方向上运动的杂质的量，使得其引起在p沟道型MOSFET形成区域与n沟道型MOSFET形成区域之间的多晶硅薄膜中杂质浓度的变化。当杂质浓度中出现变化时，取决于多晶硅薄膜中将配置栅极电极的位置并且这样的多晶硅薄膜被处理成栅极电极，多晶硅薄膜的处理尺寸中的变化由于杂质浓度的变化而发生。结果，由于栅极电极的处理尺寸中的变化，存在MOSFET特性改变的可能性。因此可以通过在激活退火之前进行栅极电极的处理来防止栅极电极的处理尺寸中的变化，并且提供具有改进的可靠性的半导体器件。
图11中示出SRAM MOSFET形成区域沿栅极电极的较长方向（也即在栅极宽度方向上）的截面图。图11是示出当完成参照图10描述的步骤时在制造步骤期间的半导体器件的截面图。如图11所示，半导体衬底SB在其主表面中具有元件隔离区域IE，并且采用该元件隔离区域将半导体衬底SB上的SRAM MOSFET形成区域1D和1E相互隔离。在此，SRAM MOSFET形成区域1D是n沟道型MOSFET形成区域，而SRAM MOSFET形成区域1E是p沟道型MOSFET形成区域。
采用元件隔离区域IE分隔在SRAM MOSFET形成区域1D和1E中的半导体衬底SB的上表面，并且在SRAM MOSFET形成区域1D中，半导体衬底SB在其主表面中具有引入p型杂质（例如B（硼））的p阱W1。在SRAM MOSFET形成区域1E中，半导体衬底SB在其主表面中具有引入n型杂质（例如As（砷）或P（磷））的n型阱W2。
栅极电极G4在元件隔离区域IE之上延伸，并且直接位于SRAMMOSFET形成区域1D和1E上方。这意味着在图11中所示的形成在SRAM MOSFET形成区域1D中的n沟道型MOSFET和形成在SRAM MOSFET形成区域1E中的p沟道型MOSFET共用栅极电极G4。图10中所示的栅极电极G4是图11中所示的直接在SRAMMOSFET形成区域1D的p阱W1上方的栅极电极G4的截面图。应该注意的是图11中所示n沟道型MOSFET的栅极电极G4的栅极宽度，也即p阱W1的将作为上述n沟道型MOSFET的沟道区域的上表面的宽度例如是68nm，该n沟道型MOSFET包括栅极电极G4和在栅极电极G4的较长方向上从元件隔离区域暴露的有源区域。
在图11中所示结构与参照图3和图4描述的SRAM之间的比较显示p阱W1对应于有源区域An1，而n阱W2对应于有源区域Ap1。如图11中所示，在作为用于形成n沟道型MOSFET的区域的SRAMMOSFET形成区域1D中，已经将n型杂质（例如As（砷）或P（磷））注入栅极电极G4中，而在作为用于形成p沟道型MOSFET的区域的SRAM MOSFET形成区域1E中，已经将p型杂质（例如B（硼））注入栅极电极G4中。
如上参照图5至图11所述，在本实施例中，控制栅极电极CG与栅极电极G2、G3和G4由相同层制成，也即多晶硅薄膜P1和P2（参照图9）。在将多晶硅薄膜P1和P3处理成栅极电极G2、G3和G4之前，在MONOS存储器形成区域1A中形成控制栅极电极CG、ONO薄膜OX和存储器栅极电极MG。在用于形成ONO薄膜OX的氮化处理之后，杂质在高击穿电压MOSFET形成区域1B、低击穿电压MOSFET形成区域1C和SRAM MOSFET形成区域1D中被注入到多晶硅薄膜P1和P2（参照图9）中。
当通过使用上述步骤在半导体衬底上形成非易失性存储器和MOSFET并且MOSFET的栅极电极由单个多晶硅薄膜层构成时，可能发生将参照图19描述的问题。作为比较性示例，图19示出在制造步骤期间的半导体器件，并且其是示出SRAM MOSFET的栅极电极G5的截面图。图19中示出的区域对应于图11中示出的区域，并且图19是沿着栅极电极G5的栅极宽度方向的截面图。图19中所示结构类似于图11中所示结构，除栅极电极G5由单个多晶硅薄膜层构成以及配置栅极电极G5的晶粒具有不同尺寸之外。在图19中，栅极电极G5中单独晶粒形式示出为并未剖切配置栅极电极G5的多晶硅薄膜，而图11中并未示出晶粒。
通过将要进行的氮化来形成配置ONO薄膜的氮化硅薄膜，整个半导体衬底SB暴露在约1000℃的高温，使得配置与控制栅极电极相同层的多晶硅薄膜的晶体长大。通过在氮化处理期间的高温，足够大以便阻挡在栅极宽度方向上作为有源区的p阱W1的上表面的晶粒GR已经形成在栅极电极G5中。这意味着在栅极电极G5的长度方向上，晶粒GR的宽度比直接其下方的有源区域的宽度要更大。
在图19所示栅极电极G5中，开口圆圈和填充圆圈示出注入栅极电极G5中的杂质。开口圆圈示出n型杂质（例如As（砷）或P（磷），而填充圆圈示出p型杂质（例如B（硼））。
如图19中所示，即使通过在类似于使用图9所描述的步骤中的离子注入将杂质注入包含晶粒GR的大晶体的多晶硅薄膜中，其也被大晶粒GR阻挡，使得在其中已经形成大晶粒GR的区域中，杂质并未注入多晶硅薄膜的较低部分中。此外，在离子注入之后，栅极电极G5加热至约950℃以将杂质扩散进入栅极电极G5中，主要通过穿过晶粒边缘扩散的杂质几乎不运动到具有已经长大的晶粒GR的区域中。
换言之，即使从多晶硅薄膜上方进行向包含晶粒GR的多晶硅薄膜中的离子注入，在具有晶粒GR的区域中，杂质被注入到晶粒GR上的表面中并且没有杂质被注入到直接在表面下方的区域中。即使在该情形下，如果通过随后进行的激活退火向多晶硅薄膜（栅极电极G5）的较低部分扩散在晶粒GR上的表面中存在的杂质，这也没有问题，但是晶粒GR上的表面中的杂质无法扩散进入刚好在其下方的区域中。在具有巨大晶粒GR的区域中，杂质几乎不能在栅极电极G5的下表面附近扩散。
通过MOSFET的操作，如果没有杂质已经被引入到由多晶硅制成的栅极电极的底表面附近，也即在栅极电极和直接在MOSFET沟道区域上方的栅极绝缘薄膜之间的边界附近的栅极电极中，大概可以发生栅极电极的耗尽以及阈值电压的增大。特别地，随着半导体器件的按比例缩减，存在覆盖直接在图19中所示作为有源区域的p阱W1的上表面上方的区域的一个晶粒GR的可能性。在该情形下，阈值电压的变化变得显著。
由于氮化处理期间高温加热，晶粒的生长程度是不确定的，并且取决于位置而不同，使得阈值电压在MOSFET之间变化。MOSFET特性的这种变化直接导致半导体器件可靠性的恶化，使得杂质的扩散需要扩大至栅极电极的底部部分，即使在如上所述的MOSFET栅极电极的离子注入和激活退火之前进行用于形成非易失性存储器的氮化处理。
氮化温度的降低和形成非易失性存储器时加热时间的减少可以视作用于克服上述问题的对策，但是这样的对策可能恶化非易失性存储器的性能并且也恶化半导体器件的可靠性。
另一方面，当增大用于将离子注入到配置栅极电极的多晶硅薄膜中的能量或者增大注入浓度作为对策时，存在杂质离子穿透栅极电极并且到达栅极绝缘薄膜和半导体衬底的可能性。
在高于激活退火温度的温度下加热处理可以视作用于将注入的杂质扩散到其中已经形成巨大晶粒的栅极电极中的手段。然而当加热处理温度提高时，在配置如图19所示的SRAM的栅极电极G5中，存在SRAM MOSFET形成区域1D中的栅极电极G5中的n型杂质（图中示出为开口圆圈）扩散到SRAM MOSFET形成区域1E中的栅极电极G5中的可能性。与其相反，存在SRAM MOSFET形成区域1E中的栅极电极G5中的p型杂质（图中示出为填充圆圈）扩散进入SRAM MOSFET形成区域1D中的栅极电极G5中的可能性。
栅极电极中的相互扩散可以使得每个MOSFET的性能恶化，导致半导体器件可靠性的恶化。这种互相扩散的问题不仅发生在SRAM中，还可以类似地发生在诸如其中n沟道型MOSFET和p沟道型MOSFET具有一个共用栅极电极的CMOS反相器的元件中。
在本实施例中，为了抑制在氮化处理期间晶粒生长，配置栅极电极的多晶硅薄膜形成为两个多晶硅薄膜层的堆叠结构。如图11所示，多晶硅薄膜P1和P2的每一个的薄膜厚度比作为单一层形成的栅极电极的薄膜厚度要小，使得晶粒生长的自由度减小，并且即使晶粒暴露于高氮化处理温度下也可以减小晶粒的生长量。
当进行向配置栅极电极G4的多晶硅薄膜中的离子注入（参照图9）并且通过加热处理扩散由离子注入引入的杂质时，防止晶粒生长有利于杂质甚至扩散至栅极电极G4的底部部分。这使得可以防止栅极电极G4的耗尽以及MOSFET的阈值电压的变化。结果，可以提供具有改进可靠性的半导体器件。
这种效应不仅可以产生在配置SRAM的MOSFET中，还可以在高击穿电压MOSFET和低击穿电压MOSFET中。特别地，在具有沿栅极宽度方向具有小宽度的有源区域的MOSFET中，当晶粒生长变大时元件特性的改变是显著的，使得晶粒生长的防止特别有效。此外在MONOS存储器形成区域1A的控制栅极电极CG中，也可以防止阈值电压变化，使得可以获得具有改进可靠性的半导体器件。
此外，并不需要改变离子注入至栅极电极中的条件或者提高用于扩散的退火温度，使得可以防止互相扩散的上述问题并且可以提供具有改进可靠性的半导体器件。
接着，如图12中所示，在每个区域中的半导体衬底SB的主表面中形成n-型半导体区域E1s、E1d、E2、E3和E4。具体所述，通过使用光刻胶薄膜（未示出），仅暴露高击穿电压MOSFET形成区域1B，并且采用该光刻胶薄膜和氮化硅薄膜N3（参照图10）作为掩模，以相对较低的浓度将n型杂质（例如As（砷）或P（磷））离子注入到半导体衬底SB的主表面中以在栅极电极G2一侧上半导体衬底SB的主表面中形成n-型半导体区域E2。
随后，去除光刻胶，随后去除氮化硅薄膜N3和氧化硅薄膜X7。接着通过使用CVD或类似方法在半导体衬底SB的整个主表面上形成氧化硅薄膜。接着通过使用干法蚀刻或类似方法去除一部分氧化硅薄膜以暴露存储器栅极电极MG和栅极电极G2至G4的上表面。结果，由氧化硅薄膜制成的偏移间隔物OX形成在控制栅极电极CG的一个侧壁上、存储器栅极电极MG的一个侧壁上、以及栅极电极G2至G4的两侧的侧壁上。
然后，通过使用光刻和离子注入在MONOS存储器形成区域1A中的半导体衬底SB的主表面上形成n-型半导体区域E1s和E1d。n-型半导体区域E1d形成在与控制栅极电极CG相邻的区域中的半导体衬底SB的主表面中，而n-型半导体区域E1s形成在与存储器栅极电极MG相邻的的区域中的半导体衬底SB的主表面中。在此，n-型半导体区域E1d形成为具有比n-型半导体区域E2的结深度更浅的结深度，而n-型半导体区域E1s形成为具有比n-型半导体区域E1d的结深度更浅的结深度。
然后，通过使用光刻和离子注入在低击穿电压MOSFET形成区域1C中的栅极电极G3的侧部上的半导体衬底SB的主表面中形成成对的n-型半导体区域E3。N-型半导体区域E3形成为具有比n-型半导体区域E2的结深度更浅的结深度。
接着，通过使用光刻和离子注入在SRAM MOSFET形成区域1D的两侧上的半导体衬底SB的主表面中形成成对的n-型半导体区域E4。N-型半导体区域E4形成为具有比n-型半导体区域E2的结深度更浅的结深度。在未示出区域中，通过使用离子注入将p型杂质（例如B（硼））注入到在其直接在其上方具有栅极电极G4的n阱的上表面中以形成成对的p-型半导体区域。
接着，如图13所示，例如，氧化硅薄膜使用CVD形成在半导体衬底SB的整个主表面上。随后使用干法蚀刻或类似方法去除一部分得到的氧化硅薄膜以暴露存储器栅极电极MG和栅极电极G2至G4的相应上表面。结果，由氧化硅薄膜制成的侧壁SW经由偏移间隔物OS形成在控制栅极电极CG的一个侧壁上、存储器栅极电极MG的一个侧壁上、以及栅极电极G2至G4的两侧上的侧壁上。配置侧壁SW的绝缘薄膜并非限定于氧化硅薄膜，并且备选地可以是氧化硅薄膜和氮化硅薄膜的堆叠。
然后，如图14所示，采用氮化硅薄膜N2以及栅极电极和侧壁的每一个作为掩模，以相对较高浓度将n型杂质（例如As（砷）或P（磷））离子注入到半导体衬底SB的主表面中以形成n+型半导体区域D1d、D1s和D2至D4。在该离子注入中杂质的剂量要大于用于形成延伸区域（n-型半导体区域E1d、E1s、和E2至E4）的离子注入的剂量。
n+型半导体区域D1d形成在与控制栅极电极CG相邻的区域中的半导体衬底SB的主表面中，而n+型半导体区域D1s形成在与存储器栅极电极MG相邻的区域中的半导体衬底SB的主表面中。N+型半导体区域D2至D4分别形成在栅极电极G2至G4的侧部上的半导体衬底SB的主表面中。通过单独的步骤，在未示出的p沟道型MOSFET形成区域中，以相对较高浓度将p型杂质（例如B（硼））离子注入到半导体衬底SB的主表面中以形成用作源极/漏极区域的p+型半导体区域。
n-型半导体区域E1d、E1s、和E2至E4分别是用于缓解在n+型半导体区域D1d、D1s、和D2至D4边缘处的电场的延伸区域。n-型半导体区域E1d、E1s、和E2至E4是具有低于n+型半导体区域D1d、D1s、和D2至D4的杂质浓度的半导体区域。n+型半导体区域D1d和D1s分别是用作漏极区域和源极区域的半导体区域。n+型半导体区域D2至D4分别是用作源极/漏极区域的半导体区域。
因此，每个区域中的源极/漏极区域具有LDD结构，其中其与具有相对较低的杂质浓度的延伸区域邻接。在此，n+型半导体区域D1d、D1s、和D2至D4具有比n-型半导体区域E2更小的，并且比n-型半导体区域E1d、E1s、E3和E4更大的深度。
随后，进行退火以扩散存在于n+型半导体区域D1d、D1s和D2至D4内部的杂质。在此执行的扩散退火是快速退火，例如在约1040℃下进行短时间。此外在该扩散退火中，配置每个栅极电极的多晶硅薄膜中的晶粒可以生长。作为在950℃下的上述激活退火的结果，每个栅极电极中的杂质已经完成扩散，使得即便在用于将杂质在n+型半导体区域中扩散的扩散退火中晶粒生长也不会引起栅极电极中扩散失败的问题。
通过上述步骤，在MONOS存储器形成区域1A中形成存储器单元MC1，存储器单元MC1是包括控制栅极电极CG、存储器栅极电极MG、ONO薄膜OX、n+型半导体区域D1d和D1s的MONOS存储器。存储器单元MC1包括包含控制栅极电极CG以及n+型半导体区域D1d和D1s的控制晶体管C1、以及包含存储器栅极电极MG、ONO薄膜OX和n+型半导体区域D1d与D1s的存储器晶体管M1。存储器单元MC2也如图1所示形成为与存储器单元MC1相邻。
在高击穿电压MOSFET形成区域1B中，形成包括栅极电极G2和n+型半导体区域（源极/漏极区域）D2的高击穿电压MOSFET Q2。高击穿电压MOSFET Q2例如是将要在半导体器件与外部器件之间负责电流的输入/输出的电路中使用的元件。因此其具有比其它MOSFET更大的栅极长度，并且具有相对较厚的栅极绝缘薄膜GF2。
在低击穿电压MOSFET形成区域1C中，形成包括栅极电极G3和n+型半导体区域（源极/漏极区域）D3的低击穿电压MOSFET Q3。该低击穿电压MOSFET Q3例如是配置逻辑电路并且需要以高速操作的元件。低击穿电压MOSFET Q3的驱动电压低于高击穿电压MOSFET Q2的驱动电压，并且其击穿电压也低于高击穿电压MOSFET Q2的击穿电压。
如下所述，MOSFET Q4与具有不同传导性类型的MOSFET具有共用的栅极电极G4，但是配置低击穿电压MOSFET Q3的一部分的栅极电极G3并未配置具有不同于n沟道型低击穿电压MOSFET Q3传导性类型（p沟道类型）的MOSFET的部分。这意味着在参照图9所述离子注入步骤中没有p型杂质（例如B（硼））注入栅极电极G3，而栅极电极G3仅用作n沟道型MOSFET的栅极电极。
在SRAM MOSFET形成区域1D中形成MOSFET Q4。MOSFETQ4对应于例如图3和图4中所示驱动器MOSFET Qd1，并且是配置SRAM的元件。其驱动在低于图14中所示高击穿MOSFET Q2的电压的电压下，并且其击穿电压低于高击穿电压MOSFET Q2的击穿电压。栅极电极G4配置n沟道型MOSFET Q4的一部分，并且此外在图14中未示出的另一区域中，配置p沟道型MOSFET，也即，图3和图4中所示负载MOSFET Qp1的一部分。因此，栅极电极G4配置由n沟道型MOSFET和p沟道型MOSFET构成的CMOS反相器INV1（参照图3）的栅极电极。
应该注意的是，如图3和图4所示，除了其中n沟道型MOSFET和p沟道型MOSFET具有共用栅极电极的驱动器MOSFET Qd1和Qd2以及负载MOSFET Qp1和Qp2之外，SRAM的存储器单元MC3还包括其中不同传导性类型的MOSFET并不共用栅极电极的传输MOSFET Qt1和Qt2。
上述驱动器MOSFET Qd1和Qd2、负载MOSFET Qp1和Qp2、以及传输MOSFET Qt1和Qt2具有类似于图14中所示MOSFET Q4的由两个多晶硅薄膜层制成的栅极结构。此外，驱动器MOSFET Qd1和Qd2、负载MOSFET Qp1和Qp2、以及传输MOSFET Qt1和Qt2的栅极电极由相同层的薄膜堆叠制成。可以不仅在CMOS反相器INV1（参照图3）的栅极电极中获得使用上述具有两层结构的栅极电极的本实施例的优点，而且也在配置SRAM的存储器单元MC3的任何MOSFET中获得这些优点。
本发明实施例的一个特性在于，如上所述，当形成非易失性存储器以及需要高温氮化处理的MOSFET时，控制栅极电极CG与栅极电极G2至G4全部由相同层的薄膜制成，并且此外控制栅极电极CG与栅极电极G2至G4各自由两层的薄膜堆叠制成，也即多晶硅薄膜P1和P2。这使其能够在氮化处理步骤期间抑制每个栅极电极中晶粒的生长，有利于杂质扩散进入每个栅极电极，并且因此提供具有改进可靠性的半导体器件。
在此使用的术语“它们由相同的层制成”意味着它们在处理之前由相同的层制成。通过对在参照图6描述的步骤中形成的多晶硅薄膜P1和P2制成的薄膜堆叠进行处理来获得图14中所示控制栅极电极CG与栅极电极G2至G4的每一个，使得它们由相同的层制成。
此外，如图11所示，当相互相邻的n沟道型MOSFET和p沟道型MOSFET具有共用的一个栅极电极时，用于改进半导体器件可靠性的激活退火温度的提高可以引起在位于n沟道型MOSFET与p沟道型MOSFET之间的栅极电极中杂质的互相扩散。另一方面，在本发明实施例中，通过使用如上所述的两层栅极结构，能够改进半导体器件的可靠性并且防止互相扩散而并未提高扩散退火温度。
接着，如图15所示，硅化物层S1通过使用已知的硅化技术形成在控制栅极电极CG、存储器栅极电极MG、栅极电极G2至G4、以及n+型半导体区域D1d和D1s与D2至D4的每一个的上表面上。具体的硅化步骤包括通过使用溅射在半导体衬底SB的主表面上沉积金属薄膜，加热处理半导体衬底SB以使得金属薄膜与半导体衬底SB反应，以及通过湿法蚀刻去除金属薄膜的未反应部分以形成硅化物层S1。硅化物层S1的组分的示例包括硅化镍、硅化钴、硅化钛和硅化铂。应该注意的是形成在控制栅极电极CG的上表面上的硅化物层并未示出在图中。
随后，如图16所示，例如通过使用CVD在半导体衬底SB的整个主表面上相继形成（沉积）由氮化硅薄膜制成的停止层绝缘薄膜ES以及由氧化硅薄膜制成的层间绝缘薄膜L1。接着，通过使用CMP抛光层间绝缘薄膜L1的上表面以平坦化该上表面。然后，在n+型半导体区域D1d、D1s和D2至D4的各自上表面上形成从层间绝缘薄膜L1的上表面穿透停止层绝缘薄膜ES的下表面并且到达硅化物层S1的接触孔。在未示出区域中，由此从其暴露硅化物层S1的上表面的接触孔直接形成在控制栅极电极CG、存储器栅极电极MG和栅极电极G2至G4的每一个的上方。
然后，在通过使用溅射在接触孔中形成诸如钛或氮化钛的薄阻挡层导体薄膜之后，采用钨薄膜填充接触孔。接着，使用CMP去除层间绝缘薄膜L1上的钨薄膜以形成包括钨薄膜的接触塞CP以用于填充多个接触孔。在未示出区域中，通过同样步骤，形成接触塞CP，该接触塞CP穿过层间绝缘薄膜L1和停止层绝缘薄膜ES并且到达在控制栅极电极CG、存储栅极电极MG、和栅极电极G2至G4的每一个上形成的硅化物层S1。
接着，如图17所示，通过使用已知技术的大马士革工艺在层间绝缘薄膜L1和接触塞CP上形成层间绝缘薄膜L2和金属接线MD、MS和MW。结果，完成本实施例的半导体器件。
具体所述，在通过使用CVD或类似方法在层间绝缘薄膜L1和接触塞CP上形成层间绝缘薄膜L2之后，使用光刻和干法蚀刻处理层间绝缘薄膜L2以形成从其暴露层间绝缘薄膜L1和接触塞CP的上表面的接线沟槽。层间绝缘薄膜L2是由例如SiOC制成的绝缘薄膜。
接着，在通过使用溅射等工艺在层间绝缘薄膜L2的上表面上以及接线沟槽的内侧壁和底部部分上形成由钽（Ta）、氮化钛（TiN）等制成的阻挡层导体薄膜或者它们的薄膜堆叠以及由铜（Cu）制成的种晶薄膜之后，通过电镀等工艺形成具有铜（Cu）作为主要成分的主要导体薄膜。随后，使用CMP抛光阻挡层导体薄膜、种晶薄膜和主要导体薄膜以暴露层间绝缘薄膜L2的上表面。结果，金属接线MD、MS和MW形成在穿透层间绝缘薄膜L2的接线沟槽中。
金属接线MD电耦合至n+型半导体区域（漏极区域）D1d，而金属接线MS电耦合至n+型半导体区域（源极区域）D1s。金属接线MW电耦合至作为源极/漏极区域的n+型半导体区域D2至D4。
通过上述步骤，完成本发明实施例的半导体器件。图1中所示存储器单元MC1对应于图2中所示存储器单元MC1，而图17中所示MOSFET Q4对应于图3和图4中所示驱动器MOSFET Qd1。这意味着图17中所示栅极电极G4对应于直接位于图4中所示有源区域An1上方的栅极电极G1。
（第二实施例）
在第一实施例中，图17中所示配置控制栅极电极CG和栅极电极G2至G4的多晶硅薄膜P1和P2具有几乎相同的薄膜厚度，而在本实施例中，多晶硅薄膜P1的厚度小于多晶硅薄膜P2的厚度。更具体地，多晶硅薄膜P1具有从40nm至24nm的薄膜厚度，而多晶硅薄膜P2具有从48nm至64nm的薄膜厚度。
图18A是示意性示出在第一实施例中堆叠的多晶硅薄膜P1和多晶硅薄膜P2中晶粒尺寸的示意性截面图，而图18B是示意性示出在本实施例中堆叠的多晶硅薄膜P1和多晶硅薄膜P2中晶粒尺寸的示意性截面图。在图18A中，多晶硅薄膜P1的厚度a等于多晶硅薄膜P2的厚度b，而在图18B中，多晶硅薄膜P1的多晶硅薄膜厚度a小于多晶硅薄膜P2的厚度b。
如图18B所示，通过对作为配置控制栅极电极CG和栅极电极G2至G4的多晶硅薄膜的下层（参照图17）的多晶硅薄膜P1进行减薄，可以减小多晶硅薄膜P1中晶粒的尺寸。这意味着作为下层的多晶硅薄膜P1中晶粒的尺寸可以小于作为上层的多晶硅薄膜P2中的晶粒尺寸。
这有利于杂质扩散到控制栅极电极CG和栅极电极G2至G4的每一个的底部部分中。与第一实施例相比，该实施例因此易于防止控制栅极电极CG和栅极电极G2至G4耗尽并且防止阈值电压变化。结果，本实施例中获得的半导体器件与第一实施例相比可以具有改进的可靠性。
在本实施例给定的示例中，控制栅极电极CG和栅极电极G2至G4的每一个的多晶硅薄膜P2的厚度是小的，但是也可以取决于栅极电极而在上部多晶硅薄膜与下部多晶硅薄膜之间提供厚度的差别。这意味着仅在控制栅极电极CG中，多晶硅薄膜P1的厚度可以小于多晶硅薄膜P2的厚度；或者仅在栅极电极G2至G4中，多晶硅薄膜P1的厚度可以小于多晶硅薄膜P2的厚度。
已基于一些实施例具体说明由本发明人做出的本发明。本发明并非限定于或者由这些实施例所限定，但是无需多言的是可以不脱离本发明的范围而以各种方式改变。
例如，在第一实施例和第二实施例中，MOSFET形成在半导体衬底上，但是半导体元件可以是MIS（金属绝缘体半导体）类型FET。
此外，在第一实施例和第二实施例中，在半导体器件的制造步骤的描述中作为示例而主要描述n沟道型MOSFET的制造步骤。也可以在半导体衬底上具有包括类似结构的p沟道型MOSFET。甚至对于p沟道型MOSFET使用具有上述两层结构的栅极电极也可以产生类似于在第一和第二实施例中所获得的优点。
在第一实施例和第二实施例中，作为示例主要描述由两层多晶硅薄膜P1和P2制成的栅极电极。层的数目并非限定于2，而是可以例如为3或更多。当层的数目为3或更多时，在第二实施例中，形成作为下层的多晶硅薄膜的厚度优选地小于形成作为上层的多晶硅薄膜的厚度。在例如三层的情形下，薄膜厚度希望以下层、中间层和上层的顺序而变薄。
此外，将描述实施例中所述的一些细节。
（1）一种制造具有在半导体衬底之上的非易失性存储器的半导体器件的方法，包括以下步骤：
（a）在半导体衬底之上形成第一绝缘薄膜；
（b）在第一绝缘薄膜之上形成第一多晶硅薄膜；
（c）在第一多晶硅薄膜之上形成第二多晶硅薄膜；
（d）将杂质引入到第一多晶硅薄膜和第二多晶硅薄膜中；
（e）图案化第一多晶硅薄膜和第二多晶硅薄膜以形成非易失性存储器的选择性栅极电极；
（f）形成具有在半导体衬底以及选择性栅极电极的侧壁之上的电荷存储薄膜的第二绝缘薄膜；以及
（g）在第二绝缘薄膜之上形成存储器栅极电极以便经由第二绝缘薄膜与选择性栅极电极的侧壁接触，
其中第一多晶硅薄膜的厚度小于第二多晶硅薄膜的厚度，并且
其中在步骤（f）中，激活第一多晶硅薄膜和第二多晶硅薄膜中的杂质。
（2）根据如（1）中所述的制造半导体器件的方法，
其中存储器栅极电极是侧壁形式。
（3）根据如（2）中所述的制造半导体器件的方法，
其中存储器栅极电极包括第三多晶硅薄膜，
其中存储器栅极电极在其之上具有硅化物层，并且
其中第二多晶硅薄膜在其之上具有第三绝缘薄膜并且不具有硅化物层。
（4）一种具有在半导体衬底之上的非易失性存储器的半导体器件，
非易失性存储器具有：
第一绝缘薄膜，形成在半导体衬底之上；
选择性栅极电极，形成在第一绝缘薄膜之上；
第二绝缘薄膜，形成在半导体衬底之上以及在选择性栅极电极的侧壁之上，并且具有电荷存储薄膜；以及
存储器栅极电极，形成在第二绝缘薄膜之上并且经由第二绝缘薄膜与选择性栅极电极的侧壁相邻，
其中选择性栅极电极具有形成在第一绝缘薄膜之上的第一多晶硅薄膜，以及形成在第一多晶硅薄膜之上的第二多晶硅薄膜，并且
其中第一多晶硅薄膜的厚度小于第二多晶硅薄膜的厚度。

Claims (18)

1.一种制造半导体器件的方法，包括步骤：
（a1）提供半导体衬底，在所述半导体衬底的主表面之上具有第一区域、第二区域和第三区域；
（b1）在所述半导体衬底的所述主表面之上相继堆叠第一绝缘薄膜、第一多晶硅薄膜和第二多晶硅薄膜；
（c1）处理所述第一区域中的所述第一多晶硅薄膜和所述第二多晶硅薄膜以形成包括所述第一多晶硅薄膜和所述第二多晶硅薄膜的选择性栅极电极；
（d1）经由通过相继堆叠第二绝缘薄膜和电荷存储薄膜形成的第三绝缘薄膜形成与所述选择性栅极电极的侧壁以及所述半导体衬底的所述主表面相邻的存储器栅极电极；
（e1）在所述步骤（d1）之后，在所述第二区域和所述第三区域中从所述第二多晶硅薄膜上方向所述第二多晶硅薄膜注入第一传导性类型的杂质；
（f1）在所述第二区域和所述第三区域中处理所述第二多晶硅薄膜和所述第一多晶硅薄膜，以在所述第二区域和所述第三区域中形成均包括所述第一多晶硅薄膜和所述第二多晶硅薄膜的第一栅极电极和第二栅极电极；以及
（g1）形成包括所述选择性栅极电极、所述存储器栅极电极和所述第三绝缘薄膜的非易失性存储器，形成包括所述第一栅极电极的所述第一传导性类型的第一场效应晶体管，以及形成所述第一传导性类型的第二场效应晶体管，所述第二场效应晶体管包括所述第二栅极电极并且具有比所述第一场效应晶体管的驱动电压低的驱动电压。
2.根据权利要求1所述的制造半导体器件的方法，
其中所述第二栅极电极配置第二传导性类型的第三场效应晶体管的一部分，所述第二传导性类型是与所述第一传导性类型不同的传导性类型。
3.根据权利要求2所述的制造半导体器件的方法，
其中所述第二场效应晶体管和所述第三场效应晶体管配置SRAM，
其中所述第二场效应晶体管是驱动器晶体管，并且
其中所述第三场效应晶体管是负载晶体管。
4.根据权利要求2所述的制造半导体器件的方法，
其中所述第二场效应晶体管和所述第三场效应晶体管配置CMOS反相器。
5.根据权利要求4所述的制造半导体器件的方法，在所述步骤（d1）之后但是在所述步骤（f1）之前进一步包括步骤：
从所述第二多晶硅薄膜上方向在所述半导体衬底之上的第四区域中的所述第二多晶硅薄膜注入所述第一传导性类型或者所述第二传导性类型的杂质，
其中在所述步骤（f1）中，在所述第四区域中的所述第二多晶硅薄膜和所述第一多晶硅薄膜被处理成包括所述第一多晶硅薄膜和所述第二多晶硅薄膜的第三栅极电极，
其中在所述步骤（g1）中，形成包括所述第三栅极电极并且具有比所述第一场效应晶体管的驱动电压低的驱动电压的第四场效应晶体管，以及
其中所述第三栅极电极并不配置与所述第四场效应晶体管不同传导性类型的场效应晶体管的部分。
6.根据权利要求1所述的制造半导体器件的方法，在所述步骤（e1）之后但是在所述步骤（g1）之前进一步包括步骤：
（f2）加热所述第一多晶硅薄膜和所述第二多晶硅薄膜。
7.根据权利要求6所述的制造半导体器件的方法，
其中在所述步骤（f1）之后进行所述步骤（f2）。
8.根据权利要求1所述的制造半导体器件的方法，
其中在所述步骤（d1）中，在形成所述电荷存储薄膜时进行氮化处理。
9.根据权利要求1所述的制造半导体器件的方法，
其中在所述步骤（b1）中，使所述第一多晶硅薄膜的厚度小于所述第二多晶硅薄膜的厚度。
10.一种制造半导体器件的方法，所述半导体器件具有在半导体衬底之上形成的场效应晶体管，包括步骤：
（a）在所述半导体衬底之上形成所述场效应晶体管的栅极绝缘薄膜；
（b）在所述栅极绝缘薄膜之上形成第一多晶硅薄膜；
（c）在所述第一多晶硅薄膜之上形成第二多晶硅薄膜；
（d）向所述第一多晶硅薄膜和所述第二多晶硅薄膜中引入杂质；以及
（e）图案化所述第一多晶硅薄膜和所述第二多晶硅薄膜以形成所述场效应晶体管的栅极电极，
其中所述第一多晶硅薄膜的厚度小于所述第二多晶硅薄膜的厚度，并且
其中在所述步骤（d）之后进行加热处理步骤，以用于激活在所述第一多晶硅薄膜和所述第二多晶硅薄膜中的杂质。
11.根据权利要求10所述的制造半导体器件的方法，
其中在所述步骤（e）之后进行所述加热处理步骤。
12.一种半导体器件，包括：
半导体衬底，在所述半导体衬底的主表面之上具有第一区域、第二区域和第三区域；
非易失性存储器，形成于所述第一区域中；
第一传导性类型的第一场效应晶体管，形成于所述第二区域中；以及
所述第一传导性类型的第二场效应晶体管，形成于所述第三区域中并且具有比所述第一场效应晶体管的驱动电压低的驱动电压，
其中所述非易失性存储器包括：
选择性栅极电极，具有经由第一绝缘薄膜在所述半导体衬底之上相继堆叠的第一多晶硅薄膜和第二多晶硅薄膜；以及
存储器栅极电极，经由通过相继堆叠第二绝缘薄膜和电荷存储薄膜形成的第三绝缘薄膜而与所述选择性栅极电极的侧壁以及所述半导体衬底的所述主表面邻接，
其中所述第一场效应晶体管具有第一栅极电极，所述第一栅极电极包括在所述半导体衬底之上相继堆叠的第三多晶硅薄膜和第四多晶硅薄膜，
其中所述第二场效应晶体管具有第二栅极电极，所述第二栅极电极包括在所述半导体衬底之上相继堆叠的第五多晶硅薄膜和第六多晶硅薄膜，
其中所述第一多晶硅薄膜、所述第三多晶硅薄膜和所述第五多晶硅薄膜是相同层的薄膜，并且
其中所述第二多晶硅薄膜、所述第四多晶硅薄膜和所述第六多晶硅薄膜是相同层的薄膜。
13.根据权利要求12所述的半导体器件，
其中所述第二栅极电极配置第二传导性类型的第三场效应晶体管的一部分，所述第二传导性类型是与所述第一传导性类型不同的传导性类型。
14.根据权利要求13所述的半导体器件，
其中所述第二场效应晶体管和所述第三场效应晶体管配置SRAM，
其中所述第二场效应晶体管是驱动器晶体管，并且
其中所述第三场效应晶体管是负载晶体管。
15.根据权利要求13所述的半导体器件，
其中所述第二场效应晶体管和所述第三场效应晶体管配置CMOS反相器。
16.根据权利要求15所述的半导体器件，进一步包括：
第四场效应晶体管，在所述半导体衬底之上的第四区域中，
其中配置所述第四场效应晶体管的第三栅极电极至少包括与所述第一多晶硅薄膜相同层的第七多晶硅薄膜以及与所述第二多晶硅薄膜相同层的在所述第七多晶硅薄膜之上的第八多晶硅薄膜，并且
其中所述第三栅极电极并不配置具有与所述第四场效应晶体管的传导性类型不同的传导性类型的场效应晶体管的部分。
17.根据权利要求12所述的半导体器件，
其中所述电荷存储薄膜是氮化硅薄膜。
18.根据权利要求12所述的半导体器件，其中所述第一多晶硅薄膜的厚度、所述第三多晶硅薄膜的厚度以及所述第五多晶硅薄膜的厚度分别小于所述第二多晶硅薄膜的厚度、所述第四多晶硅薄膜的厚度以及所述第六多晶硅薄膜的厚度。
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