CN104681598B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的各个实施例涉及半导体器件及其制造方法。本发明提供了一种特性得到改进的具有非易失性存储器的半导体器件。在半导体器件中，非易失性存储器在控制栅极电极部与存储器栅极电极部之间具有高k绝缘膜(高介电常数膜)，而外围电路区域的晶体管具有高k/金属构造。布置在控制栅极电极部与存储器栅极电极部之间的高k绝缘膜，缓和了在存储器栅极电极部的在控制栅极电极部之侧的端部(角部)处的电场强度。这使得减少了电荷在电荷积累部(氮化硅膜)中的不均匀分布，并且改进了擦除精度。

Description

半导体器件及其制造方法
相关申请的交叉引用
2013年11月26日提交的日本专利申请2013-243953号的公开的包括说明书、附图和摘要的全文以引用的方式全部并入本文。
技术领域
本实施例涉及一种半导体器件及其制造方法，并且适于用在例如具有非易失性存储器单元的半导体器件及其制造方法中。
背景技术
具有如下存储器单元区域和外围电路区域的半导体器件已经得到了广泛使用，该存储器单元区域中具有例如形成在半导体衬底上的非易失性存储器的存储器单元，该外围电路区域中具有由例如MISFET(金属绝缘体半导体场效应晶体管)构成的并且形成在半导体衬底上的外围电路。
作为非易失性存储器，有时使用由使用MONOS(金属-氧化物-氮化物-氧化物半导体)膜的分裂栅极(split gate)单元构成的存储器单元。该存储器单元由两个MISFET构成，即，具有控制栅极电极的控制晶体管和具有存储器栅极电极的存储器晶体管。当这类非易失性存储器的存储器单元和构造(configure)外围电路的MISFET一起装载在半导体衬底上时，栅极电极形成在各自的区域中。
例如，专利文献1(日本特开2011-49282号公报)公开了一种制造半导体器件的方法，包括：通过大马士革工艺从高k膜和金属栅极电极形成MISFET。
专利文献2(日本特开2011-103332号公报)和专利文献3(日本特开2010-108976号公报)公开了一种具有非易失性存储器和形成在外围电路区域中的MISFET的半导体器件。根据这两个专利文献，高介电常数膜被用作MISFET的栅极绝缘膜。
专利文献4(日本特开2010-87252号公报)公开了一种在控制栅极电极下方具有作为栅极绝缘膜的高介电常数膜的分裂栅极晶体管。
专利文献5(日本特开2009-59927号公报)公开了一种制造非易失性半导体存储器器件的方法，包括：在伪栅极的侧壁上形成存储器栅极电极，然后去除伪栅极以形成控制栅极电极。
专利文献6(日本特开2012-248652号公报)公开了一种具有由金属膜和在金属膜上的硅膜的堆叠膜所构成的存储器栅极电极的分裂栅极非易失性存储器。
[专利文献]
[专利文献1]日本特开2011-49282号公报
[专利文献2]日本特开2011-103332号公报
[专利文献3]日本特开2010-108976号公报
[专利文献4]日本特开2010-87252号公报
[专利文献5]日本特开2009-59927号公报
[专利文献6]日本特开2012-248652号公报
发明内容
非易失性存储器等的存储器单元和构造外围电路的MISFET有时装载在相同的半导体衬底上。
作为该MISFET的栅极绝缘膜，例如，有时使用具有比氮化硅膜的比介电常数(specific dielectric constant)更高的比介电常数的高介电常数膜(所谓的高k膜)；以及，作为MISFET的栅极电极，有时使用所谓的金属栅极电极。
具有这类MISFET和存储器单元两者的半导体器件要求多种研讨以找到适合其的制造步骤。此外，从最小化或减少功耗的角度来看，有时期望存储器单元具有高k膜或金属栅极电极。因此，有必要基于需要一起装载的存储器单元和MISFET的特性研讨它们的构造(configuration)或者器件的制造步骤。
其他问题和新颖特征将通过本文的说明和附图显而易见。
接下来将对本文所公开的实施例中的典型实施例的概要进行简要描述。
根据本文所公开的一个实施例的半导体器件具有：第一绝缘膜，形成在第一栅极电极部与半导体衬底之间；以及，第二绝缘膜，形成在第二栅极电极部与半导体衬底之间以及在第一栅极电极部与第二栅极电极部之间并且在膜中具有电荷积累部。第一绝缘膜形成在第一栅极电极部与半导体衬底之间以及在第一栅极电极部与第二栅极电极部之间并且具有比氮化硅膜的介电常数更高的介电常数。第一栅极电极部与第一绝缘膜在其之间具有金属化合物膜。
根据本文所公开的一个实施例的半导体器件的制造方法包括：在半导体衬底的第一区域中经由第一绝缘膜形成第一导电膜，在第一导电膜的上表面和侧表面上以及在与第一区域相邻的第二区域中顺次形成第二绝缘膜和第二导电膜，以及对第二绝缘膜和第二导电膜进行蚀刻以在第二区域中经由第二绝缘膜留下第二导电膜。第二绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。
在本文所公开的典型实施例中示出的半导体器件可以具有改进的特性。
在本文所公开的典型实施例中示出的半导体器件的制造方法可以提供具有良好特性的半导体器件。
附图说明
图1是示出了第一实施例的半导体器件的截面视图；
图2是示出了第一实施例的半导体器件的截面视图；
图3是示出了第一实施例的半导体器件的截面视图；
图4是示出了第一实施例的半导体器件的存储器阵列的平面图；
图5是示出了第一实施例的半导体器件的存储器阵列的电路图；
图6是示出了第一实施例的半导体器件的构造示例的框图；
图7是示出了第一实施例的半导体器件的截面视图；
图8是示出了擦除操作从其开始至结束的流程的流程图；
图9是示出了写入操作从其开始至结束的流程的流程图；
图10示出了擦除脉冲的第一示例；
图11示出了擦除脉冲的第二示例；
图12示出了擦除脉冲的第三示例；
图13示出了写入脉冲的第一示例；
图14示出了写入脉冲的第二示例；
图15是示出了第一实施例的半导体器件的制造步骤的流程图；
图16是示出了第一实施例的半导体器件的制造步骤的截面视图；
图17是示出了第一实施例的半导体器件的制造步骤的截面视图；
图18是示出了在图16的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图19是示出了在图17的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图20是示出了在图18的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图21是示出了在图19的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图22是示出了在图20的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图23是示出了在图21的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图24是示出了在图22的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图25是示出了在图23的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图26是示出了在图24的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图27是示出了在图25的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图28是示出了在图26的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图29是示出了在图27的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图30是示出了在图28的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图31是示出了在图29的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图32是示出了在图30的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图33是示出了在图31的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图34是示出了在图32的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图35是示出了在图33的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图36是示出了在图34的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图37是示出了在图35的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图38是示出了在图36的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图39是示出了在图37的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图40是示出了在图38的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图41是示出了在图39的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图42是示出了在图40的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图43是示出了在图41的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图44是示出了在图42的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图45是示出了在图43的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图46是示出了在图44的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图47是示出了在图45的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图48是示出了在图46的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图49是示出了在图47的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；
图50是示出了第二实施例的半导体器件的截面视图；
图51是示出了第二实施例的半导体器件的制造步骤的截面视图；
图52是示出了在图51的制造步骤之后的第二实施例的半导体器件的制造步骤的截面视图；
图53是示出了在图52的制造步骤之后的第二实施例的半导体器件的制造步骤的截面视图；
图54是示出了在图53的制造步骤之后的第二实施例的半导体器件的制造步骤的截面视图；
图55是示出了在图54的制造步骤之后的第二实施例的半导体器件的制造步骤的截面视图；
图56是示出了在图55的制造步骤之后的第二实施例的半导体器件的制造步骤的截面视图；
图57是示出了在图56的制造步骤之后的第二实施例的半导体器件的制造步骤的截面视图；
图58是示出了第三实施例的半导体器件的截面视图；
图59是示出了第三实施例的半导体器件的制造步骤的截面视图；
图60是示出了在图59的制造步骤之后的第三实施例的半导体器件的制造步骤的截面视图；
图61是示出了在图60的制造步骤之后的第三实施例的半导体器件的制造步骤的截面视图；
图62是示出了在图61的制造步骤之后的第三实施例的半导体器件的制造步骤的截面视图；
图63是示出了在图62的制造步骤之后的第三实施例的半导体器件的制造步骤的截面视图；
图64是示出了在图63的制造步骤之后的第三实施例的半导体器件的制造步骤的截面视图；
图65是示出了第四实施例的半导体器件的截面视图；
图66是示出了第五实施例的半导体器件的截面视图；
图67是示出了第五实施例的半导体器件的制造步骤的截面视图；
图68是示出了在图67的制造步骤之后的第五实施例的半导体器件的制造步骤的截面视图；
图69是示出了在图68的制造步骤之后的第五实施例的半导体器件的制造步骤的截面视图；
图70是示出了在图69的制造步骤之后的第五实施例的半导体器件的制造步骤的截面视图；
图71是示出了在图70的制造步骤之后的第五实施例的半导体器件的制造步骤的截面视图；
图72是示出了在图71的制造步骤之后的第五实施例的半导体器件的制造步骤的截面视图；
图73是示出了在图72的制造步骤之后的第五实施例的半导体器件的制造步骤的截面视图；
图74是示出了在图73的制造步骤之后的第五实施例的半导体器件的制造步骤的截面视图；
图75是示出了在图74的制造步骤之后的第五实施例的半导体器件的制造步骤的截面视图；
图76是示出了在图75的制造步骤之后的第五实施例的半导体器件的制造步骤的截面视图；
图77是示出了在图76的制造步骤之后的第五实施例的半导体器件的制造步骤的截面视图；
图78是示出了在图77的制造步骤之后的第五实施例的半导体器件的制造步骤的截面视图；
图79是示出了第六实施例的半导体器件的截面视图；
图80是示出了第六实施例的半导体器件的截面视图；
图81是示出了第六实施例的半导体器件的制造步骤的截面视图；
图82是示出了第六实施例的半导体器件的制造步骤的截面视图；
图83是示出了在图81的制造步骤之后的第六实施例的半导体器件的制造步骤的截面视图；
图84是示出了在图82的制造步骤之后的第六实施例的半导体器件的制造步骤的截面视图；
图85是示出了在图83的制造步骤之后的第六实施例的半导体器件的制造步骤的截面视图；
图86是示出了在图84的制造步骤之后的第六实施例的半导体器件的制造步骤的截面视图；
图87是示出了在图85的制造步骤之后的第六实施例的半导体器件的制造步骤的截面视图；
图88是示出了在图86的制造步骤之后的第六实施例的半导体器件的制造步骤的截面视图；
图89是示出了在图87的制造步骤之后的第六实施例的半导体器件的制造步骤的截面视图；
图90是示出了在图88的制造步骤之后的第六实施例的半导体器件的制造步骤的截面视图；
图91是示出了在图89的制造步骤之后的第六实施例的半导体器件的制造步骤的截面视图；
图92是示出了在图90的制造步骤之后的第六实施例的半导体器件的制造步骤的截面视图；
图93是示出了在图91的制造步骤之后的第六实施例的半导体器件的制造步骤的截面视图；
图94是示出了在图92的制造步骤之后的第六实施例的半导体器件的制造步骤的截面视图；
图95是示出了在图93的制造步骤之后的第六实施例的半导体器件的制造步骤的截面视图；
图96是示出了在图94的制造步骤之后的第六实施例的半导体器件的制造步骤的截面视图；
图97是示出了在图95的制造步骤之后的第六实施例的半导体器件的制造步骤的截面视图；
图98是示出了在图96的制造步骤之后的第六实施例的半导体器件的制造步骤的截面视图；
图99是示出了第七实施例的半导体器件的截面视图；
图100是示出了第八实施例的半导体器件的截面视图；
图101是示出了第八实施例的半导体器件的制造步骤的截面视图；
图102是示出了在图101的制造步骤之后的第八实施例的半导体器件的制造步骤的截面视图；
图103是示出了在图102的制造步骤之后的第八实施例的半导体器件的制造步骤的截面视图；
图104是示出了在图103的制造步骤之后的第八实施例的半导体器件的制造步骤的截面视图；
图105是示出了第九实施例的半导体器件的截面视图；
图106是示出了第九实施例的半导体器件的制造步骤的截面视图；
图107是示出了在图106的制造步骤之后的第九实施例的半导体器件的制造步骤的截面视图；
图108是示出了在图107的制造步骤之后的第九实施例的半导体器件的制造步骤的截面视图；
图109是示出了在图108的制造步骤之后的第九实施例的半导体器件的制造步骤的截面视图；
图110是示出了在图109的制造步骤之后的第九实施例的半导体器件的制造步骤的截面视图；
图111是示出了在图110的制造步骤之后的第九实施例的半导体器件的制造步骤的截面视图；
图112是示出了在图111的制造步骤之后的第九实施例的半导体器件的制造步骤的截面视图；
图113是示出了在图112的制造步骤之后的第九实施例的半导体器件的制造步骤的截面视图；
图114是示出了在图113的制造步骤之后的第九实施例的半导体器件的制造步骤的截面视图；
图115是示出了第十实施例的半导体器件的截面视图；
图116是示出了第十一实施例的半导体器件的其中一个外围晶体管的构造的截面视图；以及
图117是示出了第十二实施例的半导体器件的存储器单元的构造的截面视图。
具体实施方式
在以下实施例中，出于方便的目的，如有必要通过将本发明划分成多个部分或多个实施例来对本发明进行说明。除非另有说明，否则这些部分或实施例并非彼此无关，并且一个部分或实施例可以为另一个部分或实施例的全部或部分的修改示例、详细说明、补充说明等。在以下实施例中，当提及元件的数目等等(包括：个数、数值、数量、范围等等)时，该数目不限于特定数目并且可以是小于或大于该特定数目的数目，除非另有特别指出或在原理上明显限于特定数目。
进一步地，在以下实施例中，其构造部件(包括元件步骤等等)并不一定是必要的，除了另有特别指出或者在原理上明显必要的情况之外。同样，在以下实施例中，当提及构造部件等等的形状、位置关系等等时，与其接近或相似的形状基本上被包括在其中，除非特别指出或者在原理上明显不同的情况之外。这也适用于上面提及的数目(包括个数、数值、数量、范围等)。
在下文中将基于附图对实施例进行详细描述。在用于描述实施例的所有附图中，具有相同功能的构件将用相同或相似的符号表示并且避免重复说明。当存在彼此相似的多个构件(部位)时，可以向附图标记添加符号以示出单独或特定的部位。在以下的实施例中，除非另有特别需要，否则原则上不再对相同或相似部分重复说明。
在以下实施例中使用的附图中，即使在截面视图中也可能不绘制影线以便于对其的理解，以及即使在平面图中也可能绘制影线以便于对其的理解。
在截面视图和平面图中，每个部位的尺寸不对应实际器件的尺寸。为了有助于理解这些图，可以相对地放大特定部位的尺寸。即使截面视图和平面图彼此相对应时，也可以相对放大特定部位的尺寸以有助于理解附图。
(第一实施例)
在下文中将参考一些附图对本实施例的半导体器件的结构进行描述。
[结构说明]
本实施例的半导体器件具有形成在存储器单元区域MA中的存储器单元(存储器晶体管、控制晶体管)和形成在外围电路区域PA中的外围晶体管。本文中所描述的晶体管也称为“MISFET”(金属绝缘体半导体场效应晶体管)。
(存储器单元的结构说明)
图1至图3是示出了本实施例的半导体器件的截面视图。图4是示出了本实施例的半导体器件的存储器阵列的平面图。例如，图1与图4的A-A截面相对应；图2与图4的B-B截面和C-C截面相对应；以及，图3与图4的D-D截面相对应。图5是示出了本实施例的半导体器件的存储器阵列的电路图。图6是示出了本实施例的半导体器件的构造示例的框图。
如图1至图3所示，存储器单元(元件)由具有控制栅极电极部CG的控制晶体管和具有存储器栅极电极部MG的存储器晶体管构成。
更加具体地，存储器单元具有布置在半导体衬底100(p阱PW)之上的控制栅极电极部CG和布置在半导体衬底100(p阱PW)之上并且与控制栅极电极部CG相邻的存储器栅极电极部MG。例如，控制栅极电极部CG和存储器栅极电极部MG均由硅膜构成。硅膜在其之上具有金属硅化物膜SIL。
存储器单元进一步具有布置在控制栅极电极部CG与半导体衬底100(p阱PW)之间的绝缘膜和金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。如图1所示，存储器单元具有作为绝缘膜的氧化硅膜113和高k绝缘膜(高介电常数膜)114。进一步地，高k绝缘膜114和控制栅极电极部CG在其之间具有作为金属化合物膜(阻隔膜)的氮化钛膜115。
高k绝缘膜(高介电常数膜)114位于控制栅极电极部CG与半导体衬底100(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
氮化钛膜115(金属化合物膜)位于控制栅极电极部CG与半导体衬底100(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
存储器单元进一步具有布置在存储器栅极电极部MG与半导体衬底100(p阱PW)之间的绝缘膜ONO(106、107、108)。绝缘膜ONO由例如氧化硅膜106、在氧化硅膜106上的氮化硅膜107、以及在氮化硅膜107上的氧氮化硅膜108组成。氮化硅膜107将充当电荷积累部。
绝缘膜ONO(106、107、108)设置在存储器栅极电极部MG与半导体衬底100(p阱PW)之间以及在控制栅极电极部CG与存储器栅极电极部MG之间。
这意味着，控制栅极电极部CG和存储器栅极电极部MG在其之间具有绝缘膜ONO(106、107、108)、高k绝缘膜(高介电常数膜)114和金属化合物膜(氮化钛膜115)，这几层膜从存储器栅极电极部MG之侧按照所提及的顺序布置。
存储器单元进一步具有形成在半导体衬底100的p阱PW中的源极区域MS和漏极区域MD。存储器栅极电极部MG和控制栅极电极部CG在其合成模式的侧壁部上具有由绝缘膜构成的侧壁膜(侧壁绝缘膜、侧壁间隔件)SW。
源极区域MS由n+型半导体区域119b和n-型半导体区域119a组成。n-型半导体区域119a是形成为与控制栅极电极部CG的侧壁自对准的区域。n+型半导体区域119b是形成为与侧壁膜SW的在控制栅极电极部CG之侧的侧表面自对准的区域，并且具有比n-型半导体区域119a的结深度更深的结深度和比其杂质浓度更高的杂质浓度。由轻掺杂半导体区域和重掺杂半导体区域组成的这类源极电极(或漏极电极)称为具有LDD(轻掺杂漏极)结构的源极电极(或漏极电极)。
漏极区域MD由n+型半导体区域111b和n-型半导体区域111a组成。n-型半导体区域111a是形成为与存储器栅极电极部MG的侧壁自对准的区域。n+型半导体区域111b是形成为与侧壁膜SW的在存储器栅极电极部MG之侧的侧表面自对准的区域，并且具有比n-型半导体区域111a的结深度更深的结深度和比其杂质浓度更高的杂质浓度。
在本说明书中，源极区域MS和漏极区域MD基于向其施加的电压的幅度而限定。在将稍后描述的写入操作时施加了高电压的半导体区域将在下文中称为“漏极区域MD”，在写入操作时施加了低电压的半导体区域将在下文中称为“源极区域MS”。
控制栅极电极部CG、存储器栅极电极部MG、源极区域MS(n+型半导体区域119b)、和漏极区域MD(n+型半导体区域111b)在其之上具有金属硅化物膜SIL。
存储器单元在其上具有作为层间绝缘膜的氧化硅膜121，并且，在该氧化硅膜121上具有作为层间绝缘膜的氧化硅膜124。该氧化硅膜124在其上具有布线125等。
在图1中示出的两个存储器单元基本上对称布置，而漏极区域MD介于其间。如稍后将描述的，多个存储器单元布置在存储器单元区域MA中。例如，在图1中示出的存储器单元区域MA中的左侧的存储器单元，在其更左侧具有另一存储器单元(未图示)，该另一存储器单元具有共同的源极区域MS。
在下文中，在其间布置有该源极区域的控制栅极电极部之间的区域被称为“区域CCA”。在下文中在其间布置有该漏极区域MD的存储器栅极电极部MG之间的区域被称为“区域MMA”。在图1中，区域MMA在其两侧上均具有区域CCA。该区域CCA包括高k绝缘膜(高介电常数膜)114和沿着控制栅极电极部CG的侧壁布置的金属化合物膜(氮化钛膜115)的形成区域。另一方面，区域MMA包括沿着存储器栅极电极部MG的侧壁布置的绝缘膜ONO(106、107、108)的形成区域。
如上所描述的，存储器单元布置在图1中的水平方向(栅极长度方向)上，从而使得均被两个相邻存储器单元共享的漏极区域MD和源极区域交替地布置，从而它们构造存储器单元阵列。此外，在垂直于图1的纸平面的方向(栅极宽度方向)上布置有多个存储器单元阵列。因此，多个存储器单元按照阵列形式放置。在下文中将参考图4至图6对存储器单元阵列进行描述。
(存储器阵列)
如图4所示，存储器单元的控制栅极电极部CG(CG1、CG2、CG3、CG4)和存储器栅极电极部MG(MG1、MG2、MG3、MG4)在方向Y(与A-A截面部交叉的方向，纸平面的纵方向)上延伸。
多个有源区域(影线部)设置成在方向X上延伸的线形状，并且，在方向X上延伸的线通过在方向Y上延伸的耦合部彼此耦合。这些有源区域由元件隔离区域103限定并且是p阱PW的暴露区域。
控制栅极电极部CG关于上面所提及的耦合部对称，并且，存储器栅极电极部MG也关于上面所提及的耦合部对称。控制栅极电极部CG(CG1、CG2、CG3、CG4)之侧的有源区域，在其之上具有接触部。布线(ML1、ML2、ML3、ML4)在方向X上延伸，从而将布置在方向X上的接触部耦合。耦合部在其之间具有漏极区域MD。该区域(在耦合部之间)是稍后将描述的漏极线(漏极1、漏极2)。接触部在其下方具有源极区域MS。布线(ML1、ML2、ML3、ML4)是稍后将描述的源极线(源极1、源极2、源极3、源极4)。
如图5所示，存储器单元(存储器晶体管、控制晶体管)按照阵列形式布置在漏极1和漏极2与源极1、源极2、源极3和源极4之间的交叉点处。
如图6所示，存储器单元阵列9在存储器部B中。例如，该存储器部B和逻辑部A构造本实施例的半导体器件C。
存储器部B由例如控制电路1、输入/输出电路2、地址缓冲器3、行译码器4、列译码器5、验证传感放大器电路6、高速读出传感放大器电路7、写入电路8、存储器单元阵列9和电源电路10组成。控制电路1控制在从逻辑部A输入之后暂时存储在控制电路1中的控制信号。控制电路1还控制在存储器单元阵列9中的存储器单元的控制栅极电极部CG和存储器栅极电极部MG的电位。各种数据，诸如从存储器阵列9读出或写入存储器阵列9的数据或程序数据，输入至输入/输出电路2或从输入/输出电路2输出。地址缓冲器3将从逻辑部A输入的地址暂时存储在其中。行译码器4和列译码器5中的每一个均耦合至地址缓冲器3。行译码器4基于从地址缓冲器3输出的行地址进行译码，而列译码器5基于从地址缓冲器3输出的列地址进行译码。验证传感放大器电路6是用于读出/写入验证操作的传感放大器。高速读出传感放大器电路7是在数据读出时使用的读出传感放大器。写入电路8将经由输入/输出电路2输入的写入数据锁存，并且控制数据写入。电源电路10由电压生成电路和电流修整电路11等组成，该电压生成电路用于生成在数据写入、数据擦除、数据验证等时使用的各种电压，该电流修整电路用于生成任意电压值并将任意电压值供应至写入电路。
在图4至图6中示出的构造仅仅是示例，并且，本实施例的半导体器件的构造不限于此。
(外围晶体管的说明)
设置在存储器单元阵列9周围的各种电路由元件诸如外围晶体管组成。图7是示出了本实施例的半导体器件的截面视图。
如图7所示，外围晶体管具有布置在半导体衬底100(p阱PW)之上的栅极电极部GE和设置在栅极电极部GE的两侧在p阱PW中的源极/漏极区域SD。栅极电极部GE由金属电极膜122和在金属电极膜122上的金属膜123组成。外围晶体管进一步具有布置在栅极电极部GE与半导体衬底100(p阱PW)之间的绝缘膜和金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。如图7所示，外围晶体管具有作为绝缘膜的氧化硅膜113和高k绝缘膜(高介电常数膜)114、以及作为金属化合物膜的设置在高k绝缘膜114与栅极电极部GE之间的氮化钛膜115。
栅极电极部GE在其侧壁部上具有由绝缘膜构成的侧壁膜SW。源极/漏极区域SD由n+型半导体区域119b和n-型半导体区域119a组成。n-型半导体区域119a形成为与栅极电极部GE的侧壁自对准。n+型半导体区域119b形成为与侧壁膜SW的侧表面自对准，并且具有比n-型半导体区域119a的结深度更深的结深度和比其杂质浓度更高的杂质浓度。该源极/漏极区域SD(n+型半导体区域119b)在其上具有金属硅化物膜SIL。
外围晶体管的栅极电极部GE在其两侧上都具有作为层间绝缘膜的氧化硅膜121，并且该氧化硅膜121在其上具有作为层间绝缘膜的氧化硅膜124。
(操作)
接下来，将对存储器单元的基本操作的一个示例进行描述。作为存储器单元的操作，将对三个操作进行描述，即，(1)读出操作、(2)擦除操作、以及(3)写入操作。然而，这些操作存在各种定义，并且尤其，擦除操作和写入操作有时相反地定义。
(1)读出操作
例如，通过向在控制栅极电极部CG之侧的源极区域MS施加约1.2V的正电位并且向控制栅极电极部CG施加约1.2V的正电位，来接通在控制栅极电极部CG下方的沟道。通过将存储器栅极电极部MG设置在预定电位(指在写入状态的阈值电压与擦除状态的阈值电压之间的中间电位)下，可以将保持电荷数据作为电流读出。通过将在写入状态的阈值电压与擦除状态的阈值电压之间的中间电位设置在0V，在电源电路中将待施加至存储器栅极电极部MG的电压升压变得不必要，从而可以实现高速读出。
(2)擦除操作
例如，向存储器栅极电极部MG施加12V的电压，向控制栅极电极部CG施加0V的电压，向在存储器栅极电极部MG之侧的漏极区域MD施加0V的电压，以及向在控制栅极电极部CG之侧的源极区域MS施加0V的电压。通过FN隧穿现象(FN隧穿机制)将空穴从存储器栅极电极部MG之侧注射到氮化硅膜107(电荷积累部)中以实现擦除(FN隧穿机制)。然而，可以将在控制栅极电极部CG之侧的源极区域MS电开启(electrically open)，或者，可以向控制栅极电极部CG施加约1V的电位。
图8是图示了擦除操作从其开始至结束的流程的流程图。如图8所示，施加擦除脉冲并且将空穴注射到氮化硅膜107中以实现擦除。然后，执行验证操作以发现存储器单元是否已经达到所需的阈值电压。当存储器单元没有达到所需的阈值电压时，重复施加擦除脉冲的序列。当存储器单元达到所需的阈值电压时，结束擦除操作。
当在第一次擦除操作(N＝1)之后执行了验证操作、并且然后进一步执行擦除操作(N>1)时，擦除条件不必与用于第一次擦除操作的擦除条件相同。图10示出了擦除脉冲的示例。如图10所示，通过将存储器栅极电极部MG设置在12V、将控制栅极电极部CG设置在0V、将漏极区域MD(漏极)设置在0V、将源极区域MS(源极)设置在0V、以及将p阱PW(阱)设置在0V，来执行第一次擦除操作(N＝1)。然后，通过将存储器栅极电极部MG设置在14V、将控制栅极电极部CG设置在0V、将漏极区域MD(漏极)设置在0V、将源极区域MS(源极)设置在0V、以及将p阱PW(阱)设置在0V，来执行第二次或后续的擦除操作(N>1)。
在图11中示出了擦除脉冲的第二示例。如图11所示，可以向p阱PW(阱)施加负电位。如图11所示，通过将存储器栅极电极部MG设置在11V、将控制栅极电极部CG设置在0V、将漏极区域MD(漏极)设置在0V、将源极区域MS(源极)设置在0V、以及将p阱PW(阱)设置在-1V，来执行第一次擦除操作(N＝1)。然后，通过将存储器栅极电极部MG设置在13V、将控制栅极电极部CG设置在0V、将漏极区域MD(漏极)设置在0V、将源极区域MS(源极)设置在0V、以及将p阱PW(阱)设置在-1V，来执行第二次或后续的擦除操作(N>1)。在这种情况下，在存储器栅极电极部MG与p阱PW(阱)之间的电位差变得大于在存储器栅极电极部MG与控制栅极电极部CG之间的电位差。这有助于将空穴注射到在存储器栅极电极部MG下方的氮化硅膜107中。结果，可以高效地擦除氮化硅膜107中的电子。
可以通过带带隧穿在衬底(阱)之侧生成热空穴并且将其注射到氮化硅膜107(BTBT机制)中，来实现擦除操作。在图12中示出了擦除脉冲的第三示例。如图12所示，通过将存储器栅极电极部MG设置在-6V、将控制栅极电极部CG设置在0V、将漏极区域MD(漏极)设置在开启状态下、将源极区域MS(源极)设置在6V、以及将p阱PW(阱)设置在0V，来执行第一次擦除操作(N＝1)。然后，通过将存储栅器极电极部MG设置在-7V、将控制栅极电极部CG设置在0V、将漏极区域MD(漏极)设置在开启状态下、将源极区域MS(源极)设置在7V、以及将p阱PW(阱)设置在0V，来执行第二次或后续的擦除操作(N>1)。在这种情况下，可以将存储器单元的阈值电压设置为更低，从而可以增加沟道电流，此外还可以加快存储器单元的擦除操作。
(3)写入操作
例如，向存储器栅极电极部MG施加10.5V的电压，向控制栅极电极部CG施加0.9V的电压，向在存储器栅极电极部MG之侧的漏极区域MD施加4.6V的电压，以及向在控制栅极电极部CG之侧的源极区域MS施加低于向漏极区域施加的电位的电位，例如0.3V。结果，执行将电子集中注射到存储器栅极电极部MG的在控制栅极电极部CG之侧的端部中。该注射机制称为SSI(源极侧热电子)注射机制。
图9是示出了写入操作从其开始至结束的流程的流程图。如图9所示，通过施加SSI脉冲以将电子注射到氮化硅膜107中，来执行写入操作。然后，执行验证操作以执行对存储器单元是否已经达到所需的阈值电压的验证。当存储器单元尚未达到所需的阈值电压时，重复施加SSI脉冲的序列。当存储器单元已经达到所需的阈值电压时，结束写入操作。
当在第一次写入操作(N＝1)之后执行了验证操作、并且然后进一步执行写入操作(N>1)时，写入条件不必与用于第一次写入操作的写入条件相同。图13示出了写入脉冲的第一示例。如图13所示，通过将存储器栅极电极部MG设置在10V、将控制栅极电极部CG设置在0.9V、将漏极区域MD(漏极)设置在4.5V、将源极区域MS(源极)设置在0.3V、以及将p阱PW(阱)设置在0V，来执行第一次写入操作(N＝1)。然后，通过将存储器栅极电极部MG设置在11V、将控制栅极电极部CG设置在0.9V、将漏极区域MD(漏极)设置在4.9V、将源极区域MS(源极)设置在0.3V、以及将p阱PW(阱)设置在0V，来执行第二次或后续的写入操作(N>1)。
在图14中示出了写入脉冲的第二示例。如图14所示，可以向p阱PW(阱)施加负电位。如图14所示，通过将存储器栅极电极部MG设置在10V、将控制栅极电极部CG设置在1.5V、将漏极区域MD(漏极)设置在4.5V、源极区域MS(源极)设置在0.3V、以及将p阱PW(阱)设置在-1V，来执行第一次擦除操作(N＝1)。然后，通过将存储器栅极电极部MG设置在11V、将控制栅极电极部CG设置在1.5V、将漏极区域MD(漏极)设置在4.9V、源极区域MS(源极)设置在0.3V、以及将p阱PW(阱)设置在-1V，来执行第二次或后续的写入操作(N>1)。在这种情况下，可以使在漏极区域MD与p阱PW(阱)之间的电位差或者在存储器栅极电极部MG与p阱PW(阱)之间的电位差更大，从而可以实现高速写入操作。
在本实施例中，由于控制栅极电极部CG和存储器栅极电极部MG在其之间具有高k绝缘膜(高介电常数膜)114，所以，在擦除时缓和了在存储器栅极电极部MG的在控制栅极电极部CG之侧的端部(角部)处的电场强度。这使得可以减少电荷在电荷积累部(氮化硅膜107)中的不均匀分布，从而改进了擦除精度。
尤其，相较于通过BTBT机制擦除，当通过上面所提及的FN隧穿机制执行擦除时，在存储器栅极电极部MG的在控制栅极电极部CG之侧的端部(角部)处的电场变得更大。在该端部处发生许多空穴的集中注射。结果，由于电荷(空穴、电子)在电荷积累部(氮化硅膜107)中的分布发生了变化，所以，擦除精度估计会下降。
在本实施例中，另一方面，控制栅极电极部CG和存储器栅极电极部MG在其之间具有高k绝缘膜(高介电常数膜)114，从而，在擦除操作时缓和了在存储器栅极电极部MG的在控制栅极电极部CG之侧的端部(角部)处的电场强度，导致了擦除精度的改进。
进一步地，在本实施例中，控制栅极电极部CG和存储器栅极电极部MG在其之间具有绝缘膜ONO(106、107、108)、高k绝缘膜114和金属化合物膜(氮化钛膜115)，这几层膜从存储器栅极电极部MG之侧顺次布置，从而使得，在擦除时缓和了在存储器栅极电极部MG的在控制栅极电极部CG之侧的端部(角部)处的电场强度。这导致了擦除精度的改进。
在本实施例中，虽然已经对n-MOS型存储器单元进行了详细描述，但是p-MOS型存储器单元如果具有本实施例的构造也可以产生与n-MOS型存储器单元相似的优点。同样，作为外围晶体管，虽然将n-MOS型晶体管作为示例示出，但是p-MOS型晶体管也可以用作外围晶体管，或者可以在外围电路区域PA中形成n-MOS型晶体管和p-MOS型晶体管两者。
[制造方法的说明]
接下来，参考图15至图49，将对本实施例的半导体器件的制造方法进行描述。图15是示出了本实施例的半导体器件的制造步骤的流程图，并且图16至图49是示出了本实施例的半导体器件的制造步骤的截面视图。
接下来将参考这些附图对在存储器单元区域MA中形成存储器单元和在外围电路区域PA中形成外围晶体管的步骤进行描述。
如图15所示，半导体器件的制造流程包括：形成元件隔离区域的步骤(ST1)、形成阱的步骤(ST2)、形成存储器栅极电极部和电荷积累膜的步骤(ST3)、形成控制栅极电极部和外围晶体管的步骤(ST4)、和形成接触(塞)和布线的步骤(ST5)。在下文中将对这些步骤进行具体描述。
首先，如图16和图17所示，在半导体衬底100的主表面中形成元件隔离区域103。具体描述如下，首先提供例如具有约1Ωcm至10Ωcm的比电阻并且由p型单晶硅构成的半导体衬底作为半导体衬底100。接下来，将半导体衬底100被热氧化以形成约10nm厚的氧化硅膜101。然后，通过CVD(化学气相沉积)等将约50nm厚的氮化硅膜102沉积在氧化硅膜101上。接下来，使用光刻技术或干法蚀刻对氧化硅膜101、氮化硅膜102和半导体衬底100进行蚀刻以形成约150nm深的元件隔离沟槽(trench)。通过CVD等将氧化硅膜沉积在氮化硅膜102上并且还沉积在元件隔离沟槽中，之后，通过CMP(化学机械抛光)等将在元件隔离沟槽外部的氧化硅膜去除，以使用绝缘膜诸如氧化硅膜填充元件隔离沟槽。这类元件隔离工艺称为STI(浅沟槽隔离)。
接下来，如图18和图19所示，在半导体衬底100中形成p阱PW。首先，去除氮化硅膜102。然后，在将氧化硅膜101用作无阻隔膜的同时执行p型杂质(例如，硼(B))的离子注入以形成p阱PW。虽然图18和图19仅仅图示了p阱PW形成区域，但是也可以通过n型杂质的离子注入在另一区域中形成n阱。
接下来，如图20和图21所示，在半导体衬底100上形成多晶硅膜105。多晶硅膜105是在其形成为侧壁形状的情况下构造存储器栅极电极部MG的侧壁的膜。侧壁也可以由其他材料膜构成。
首先，在通过湿法蚀刻等去除氧化硅膜101之后，通过热氧化在半导体衬底100上形成约2nm厚的氧化硅膜104。然后，通过CVD等在氧化硅膜104和元件隔离区域103上形成约120nm厚的多晶硅膜105。
接下来，如图22和图23所示，在多晶硅膜105中形成开口部OA1。通过例如光刻技术和干法蚀刻从区域MMA去除多晶硅膜105和底层氧化硅膜104，来形成该开口部OA1。换言之，在区域CCA中留下多晶硅膜105和氧化硅膜104的堆叠膜。此时，还在外围电路区域PA中留下多晶硅膜105和氧化硅膜104的堆叠膜。开口部OA1具有例如约200nm的宽度。
接下来，如图24至图27所示，形成绝缘膜ONO(106、107、108)和存储器栅极电极部MG。首先，如图24和图25所示，在开口部OA1中和在多晶硅膜105上形成绝缘膜ONO(106、107、108)。例如，通过热氧化在半导体衬底100上形成氧化硅膜106，并且由此形成的氧化硅膜106具有约4nm的厚度。可以使用CVD等形成氧化硅膜106。然后，例如通过CVD将约6nm厚的氮化硅膜107沉积在氧化硅膜106上。该氮化硅膜107充当存储器单元的电荷积累部并且成为构造绝缘膜ONO的中间层。然后，通过CVD将约8nm厚的氧氮化硅膜108沉积在氮化硅膜107上。如此，可以形成由氧化硅膜106、氮化硅膜107和氧氮化硅膜108构成的绝缘膜ONO。
由此得到的绝缘膜ONO用作存储器晶体管的栅极绝缘膜并且具有电荷保持(电荷积累)功能。因此，其具有至少三层的堆叠结构，并且，这些层被构造为使内层(氮化硅膜107)的电位势垒高度小于外层(氧化硅膜106和氧氮化硅膜108)的电位势垒高度。在本实施例中，虽然氮化硅膜107形成为在绝缘膜ONO内的电荷积累部，但是另一种绝缘膜，诸如氧氮化硅膜、氧化铝膜、氧化铪膜或氧化钽膜，也可以用作电荷积累部。构造绝缘膜ONO的每个膜的厚度不限于上面所提及的厚度，并且如有需要，可以例如根据所得存储器单元的操作机制对该厚度进行调节。
接下来，通过CVD等将约40nm厚的多晶硅膜109沉积在绝缘膜ONO(106、107、和108)上(图24和图25)。
接下来，如图26和图27所示，在开口部OA1(多晶硅膜105)的侧壁部上形成侧壁形状的多晶硅膜109。
例如，对多晶硅膜109进行回蚀刻(etch back)。在该回蚀刻步骤中，通过各向异性蚀刻去除距其表面预定厚度的多晶硅膜109。该回蚀刻步骤可以使侧壁形状(侧壁膜形状)的多晶硅膜109留在开口部OA1(多晶硅膜105)的侧壁部上。该多晶硅膜109成为存储器栅极电极部MG。存储器栅极长度(存储器栅极电极部MG的栅极长度)根据多晶硅膜109的沉积厚度确定。通过调节多晶硅膜105的沉积厚度和多晶硅膜109的沉积厚度，可以调节存储器栅极电极部MG的高度。可以设置伪栅极形成区域，以便改进存储器栅极的可加工性。例如，形成在存储器栅极阵列的端部处的存储器单元的性能估计会变化。例如，多晶硅膜109的尺寸可以发生变化，引起存储器单元的性能变化。因此可以在存储器阵列的端部处形成伪栅极形成区域，并且将形成在控制栅极电极部CG的两个端部处的多晶硅膜109用作伪栅极，从而防止其对存储器单元的操作做出贡献。
接下来，如图28和图29所示，形成漏极区域MD和氧化硅膜112。
首先，将多晶硅膜105和多晶硅膜109用作掩模，将n型杂质诸如砷(As)或磷(P)注入到开口部OA1的底表面(p阱PW)中以形成n-型半导体区域111a。该n-型半导体区域111a形成为与多晶硅膜109的侧壁自对准。接下来，在多晶硅膜109的侧壁部上形成侧壁膜(侧壁绝缘膜)SW。例如，通过CVD等将氧化硅膜沉积在开口部OA1中以及在多晶硅膜105和109上。通过各向异性干法蚀刻去除距其表面预定厚度的氧化硅膜以在多晶硅膜109的侧壁部上形成侧壁膜SW。然后，将多晶硅膜105和109和侧壁膜SW用作掩模，将n型杂质诸如砷(As)或磷(P)注入到开口部OA1的底表面(p阱PW)中以形成n+型半导体区域111b。该n+型半导体区域111b形成为与侧壁膜SW自对准。n+型半导体区域111b具有比n-型半导体区域111a的杂质浓度更高的杂质浓度和比其结深度更深的结深度。由此，通过上面所提及的步骤形成由n-型半导体区域111a和n+型半导体区域111b组成的漏极区域MD。
接下来，在开口部OA1中以及在多晶硅膜105和109上沉积氧化硅膜112。该氧化硅膜112优选地是具有大的湿法蚀刻率的SOG(旋涂玻璃)膜，因为其在接下来的步骤中将被去除。
接下来，如图30和图31所示，去除氧化硅膜112的上部，直到多晶硅膜105的表面暴露出来为止。例如，使用诸如CMP和湿法蚀刻等方法来去除氧化硅膜112的上部，直到多晶硅膜105的表面暴露出来为止。通过该步骤，使用氧化硅膜112填充在多晶硅膜109之间的开口部OA1。结果，在存储器单元区域MA中，多晶硅膜109覆盖有氧化硅膜112并且区域CCA的多晶硅膜105暴露。此外，还暴露出来了外围电路区域PA的多晶硅膜105。
接下来，如图32和图33所示，去除多晶硅膜105并且形成高k绝缘膜114等。首先，去除多晶硅膜105，并且通过热氧化等在区域CCA的半导体衬底100(p阱PW)上形成约1nm厚的氧化硅膜113。接下来，在氧化硅膜113和氧化硅膜112上形成高k绝缘膜114。可以使用例如氧化铪膜作为高k绝缘膜114。例如，使用CVD等来沉积约5nm厚的氧化铪膜。接下来，通过CVD等来将约10nm厚的氮化钛膜115沉积在高k绝缘膜114上。
接下来，通过CVD等将约100nm厚的多晶硅膜116沉积在氮化钛膜115上(图32和图33)。
接下来，如图34和图35所示，通过使用CMP等去除多晶硅膜116的上部，来使多晶硅膜116平面化。此时，控制抛光量，从而使布置在半导体衬底100(p阱PW)上的多晶硅膜116的表面高度经由氧化硅膜113、高k绝缘膜114和氮化钛膜115的堆叠膜距半导体衬底100(p阱PW)约80nm。通过该步骤，在区域MMA中，暴露出来了多晶硅膜109和氧化硅膜112；而在区域CCA中，暴露出来了多晶硅膜116。区域MMA的多晶硅膜109成为存储器栅极电极部MG。
接下来，如图36和图37所示，使用CVD等将氮化硅膜117沉积在多晶硅膜116和109和氧化硅膜112上。接下来，通过光刻技术和干法蚀刻，将仅仅在外围电路区域PA中留下氮化硅膜117。
接下来，如图38和图39所示，在存储器单元区域MA中形成控制栅极电极部CG；在外围电路区域PA中形成用于栅极电极部的置换的多晶硅膜116；以及形成存储器单元的源极区域MS和外围晶体管的源极/漏极区域SD。
首先，使用光刻技术和干法蚀刻来对多晶硅膜116以及氧化硅膜113、高k绝缘膜114和氮化钛膜115的堆叠膜进行蚀刻。通过该步骤，在存储器单元区域MA中形成控制栅极电极部CG。在外围电路区域PA中，对氮化硅膜117、多晶硅膜116、以及氧化硅膜113、高k绝缘膜114和氮化钛膜115的堆叠膜进行蚀刻。通过该步骤，形成用于栅极电极部的置换的多晶硅膜116。用于栅极电极部的置换的多晶硅膜116在其上具有余留的氮化硅膜117。
通过上面所提及的蚀刻，在存储器单元区域MA的区域CCA中，将在控制栅极电极部CG的一侧的半导体衬底100(p阱PW)暴露出来，并且在外围电路区域PA中，将在多晶硅膜116的两侧的半导体衬底100(p阱PW)暴露出来。
接下来，将氧化硅膜112、控制栅极电极部CG和多晶硅膜116用作掩模，将n型杂质诸如砷(As)或磷(P)注入到半导体衬底100(p阱PW)的暴露部分中以形成n-型半导体区域119a。此时，n-型半导体区域119a形成为与控制栅极电极部CG或多晶硅膜116自对准。
接下来，在控制栅极电极部CG和多晶硅膜116的侧壁部上形成侧壁膜(侧壁绝缘膜)SW。通过CVD等将氧化硅膜118沉积在半导体衬底100(p阱PW)上，包括氧化硅膜112、控制栅极电极部CG和多晶硅膜116各自的上表面。然后，通过各项异性干法蚀刻去除距其表面预定厚度的所得氧化硅膜118以在控制栅极电极部CG和多晶硅膜116相应侧壁部上形成侧壁膜。
接下来，将控制栅极电极部CG、多晶硅膜116、侧壁膜SW等用作掩模，将n型杂质诸如砷(As)或磷(P)注入到半导体衬底100(p阱PW)中以形成n+型半导体区域119b。此时，该n+型半导体区域119b形成为与侧壁膜SW自对准。该n+型半导体区域119b具有比n-型半导体区域119a的杂质浓度更高的杂质浓度和比其结深度更深的结深度。通过该步骤，在存储器单元区域MA中，形成了由n-型半导体区域119a和n+型半导体区域119b组成的源极区域MS。在外围电路区域PA中，形成了由n-型半导体区域119a和n+型半导体区域119b组成的源极/漏极区域SD。
接下来，如图40和图41所示，通过硅化物技术，在控制栅极电极部CG、存储器栅极电极部MG、源极区域MS、漏极区域MD和源极/漏极区域SD上形成金属硅化物膜SIL。
首先，通过湿法蚀刻等去除氧化硅膜112。这使控制栅极电极部CG、存储器栅极电极部MG、源极区域MS、漏极区域MD、和源极/漏极区域SD暴露出来。然后，在半导体衬底100上形成金属膜(未图示)，之后，通过对半导体衬底100的热处理，以使得在控制栅极电极部CG、存储器栅极电极部MG、源极区域MS、漏极区域MD、和源极/漏极区域SD中的每一个与金属膜之间发生反应。结果，在控制栅极电极部CG、存储器栅极电极部MG、源极区域MS、漏极区域MD、和源极/漏极区域SD中的每一个上形成了金属硅化物膜SIL。上面所提及的金属膜由例如镍或镍铂合金构成，并且可以使用溅射等来形成。然后，去除金属膜的未反应部分。由此形成的金属硅化物膜SIL对扩散电阻或接触电阻的减小有贡献。
接下来，如图42至图47所示，使用金属膜123等置换在外围电路区域PA中的多晶硅膜116，以形成外围晶体管的栅极电极部GE。
首先，如图42和图43所示，通过CVD等将氧化硅膜121作为层间绝缘膜沉积在控制栅极电极部CG、存储器栅极电极部MG、多晶硅膜116之上。然后，去除该氧化硅膜121的上部直到氮化硅膜117的表面暴露出来为止。例如，使用例如CMP等将氧化硅膜121的上部抛光，直到氮化硅膜117的表面暴露出来为止。在该步骤完成之后，控制栅极电极部CG和存储器栅极电极部MG在其之上具有氧化硅膜121。
接下来，使用湿法蚀刻等来去除氮化硅膜117以将在外围电路区域PA中的多晶硅膜116暴露出来。接下来，通过蚀刻来去除多晶硅膜116。通过该步骤，在外围晶体管的栅极电极部形成区域中设置凹槽(recess)(沟槽、洼槽(dent))TGE。
接下来，如图44和图45所示，在氧化硅膜121上以及在凹槽TGE中形成金属电极膜122和金属膜123。例如，沉积由氮化钽/钛/铝等构成的约20nm厚的膜作为金属电极膜122，之后，将铝膜形成为金属膜123。可以通过例如溅射来形成这些膜。
接下来，如图46和图47所示，去除金属电极膜122和金属膜123直到氧化硅膜121的表面暴露出来为止。例如，使用CMP等将金属电极膜122和金属膜123抛光，直到氧化硅膜121的表面暴露出来为止。通过该步骤，使用金属膜123经由金属电极膜122填充凹槽TGE。这意味着，在凹槽TGE中形成了外围晶体管的栅极电极部GE。换言之，在外围电路区域PA中的多晶硅膜116被金属电极膜122和金属膜123的堆叠膜置换了。
作为金属电极膜122，可以使用金属材料，例如具有导电性的金属膜或金属化合物膜(例如，金属氮化物膜)。该金属电极膜122构造金属栅极电极。金属电极膜122和位于金属电极膜122下方的氮化钛膜155(金属化合物膜或阻隔膜)也可以被视为金属栅极电极。虽然该氮化钛膜115(金属化合物膜或阻隔膜)用作防止金属材料扩散的阻隔膜，但是也可以将其视为金属电极膜122的一部分。在金属栅极电极膜122上形成金属膜123以便进一步减小栅极电极部GE的电阻。
在本实施例中，虽然将n沟道型MISFET描述为外围晶体管的示例，但是也可以形成p沟道型MISFET。除了导电类型相反之外，可以按照与n沟道型MISFET相似的形成方式形成p沟道型MISFET。可以使用由氮化钽/氮化钛/氮化钽构成的约20nm厚的膜作为p沟道型MISFET的金属电极膜。
接下来，如图48和图49所示，通过CVD等将氧化硅膜124作为层间绝缘膜沉积在氧化硅膜121上以及栅极电极部GE上。接下来，在该氧化硅膜124中形成塞(未图示)，并且进一步地，在氧化硅膜124上形成布线125。塞可以通过用导电膜填充在层间绝缘膜中的接触孔来形成。例如，可以通过将导电膜沉积在氧化硅膜124上然后将其图案化来形成布线125。然后，通过重复上面所提及的形成层间绝缘膜、塞和布线的步骤，可以形成两个或多个布线层。
通过上面所提及的步骤，可以形成本实施例的半导体器件。由此，通过上面所提及的步骤，可以在相同的半导体衬底上，高效地形成存储器单元(存储器晶体管、控制晶体管)和外围晶体管，该存储器单元形成在存储器单元区域MA中，该外围晶体管形成在外围电路区域PA中并且具有高k绝缘膜和金属电极膜。换言之，可以将存储器单元(存储器晶体管、控制晶体管)和采用高k/金属构造的外围晶体管设置在相同的半导体衬底上。
(第二实施例)
在第一实施例的半导体器件中，虽然仅仅外围晶体管采用了高k/金属构造，但是构造存储器单元的控制晶体管也可以采用该高k/金属构造。
在下文中将参考附图对本实施例的半导体器件的结构进行描述。
[结构说明]
本实施例的半导体器件具有形成在存储器单元区域MA中的存储器单元(存储器晶体管、控制晶体管)和形成在外围电路区域PA中的外围晶体管。
(存储器单元的结构说明)
图50是示出了本实施例的半导体器件的截面视图。除了控制栅极电极部CG由金属电极膜122和在金属电极膜122上的金属膜123组成之外，本实施例的半导体器件具有与第一实施例(参考图1等)的构造相似的构造。然而，在本实施例的半导体器件中，布置在控制栅极电极部CG和存储器栅极电极部MG上的不是氧化硅膜121而是氧化硅膜124。换言之，氧化硅膜121被布置为填充在控制栅极电极部CG之间以及在存储器栅极电极部MG之间，而且氧化硅膜121、控制栅极电极部CG和存储器栅极电极部MG在其上具有氧化硅膜124。在下文中将对结构进行更加具体地描述。
如图50所示，存储器单元由具有控制栅极电极部CG的控制晶体管和具有存储器栅极电极部MG的存储器晶体管组成。
更加具体地，与第一实施例相似，存储器单元具有设置在半导体衬底100(p阱PW)之上的控制栅极电极部CG和设置在半导体衬底100(p阱PW)之上并且与控制栅极电极部CG相邻的存储器栅极电极部MG。例如，存储器栅极电极部MG由硅膜构成，而控制栅极电极部CG由金属电极膜122和在金属电极膜122上的金属膜123构成。硅膜上在其之具有金属硅化物膜SIL。
存储器单元进一步具有绝缘膜和设置在控制栅极电极部CG与半导体衬底100(p阱PW)之间的金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。存储器单元具有作为绝缘膜的氧化硅膜113和高k绝缘膜(高介电常数膜)114、以及作为金属化合物膜的设置在高k绝缘膜114与控制栅极电极部CG之间的氮化钛膜115。
高k绝缘膜(高介电常数膜)114位于控制栅极电极部CG与半导体衬底100(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
氮化钛膜115(金属化合物膜)位于控制栅极电极部CG与半导体衬底100(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
存储器单元进一步具有设置在存储器栅极电极部MG与半导体衬底100(p阱PW)之间的绝缘膜ONO(106、107、108)。绝缘膜ONO由例如氧化硅膜106、在氧化硅膜106上的氮化硅膜107、和在氮化硅膜107上的氧氮化硅膜108组成。氮化硅膜107将充当电荷积累部。
绝缘膜ONO(106、107、108)位于存储器栅极电极部MG与半导体衬底100(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
这意味着，控制栅极电极部CG和存储器栅极电极部MG在其之间具有从存储器栅极电极部MG之侧顺次设置的绝缘膜ONO(106、107、108)、高k绝缘膜(高介电常数膜)114和金属化合物膜(氮化钛膜115)。
存储器单元进一步具有形成在半导体衬底100的p阱PW中的源极区域MS和漏极区域MD。存储器栅极电极部MG和控制栅极电极部CG在其合成模式的侧壁部上具有由绝缘膜构成的侧壁膜(侧壁绝缘膜、侧壁间隔件)SW。
与第一实施例相似，源极区域MS由n+型半导体区域119b和n-型半导体区域119a组成，漏极区域MD由n+型半导体区域111b和n-型半导体区域111a组成。存储器栅极电极部MG、源极区域MS(n+型半导体区域119b)和漏极区域MD(n+型半导体区域111b)在其之上具有金属硅化物膜SIL。
存储器单元在其上具有作为层间绝缘膜的氧化硅膜121，并且该氧化硅膜121在其上具有作为层间绝缘膜的氧化硅膜124。该氧化硅膜124在其上具有布线125等。
外围晶体管的构造与第一实施例的外围晶体管的构造相似，从而省略了对其的说明。存储器单元的操作示例也与第一实施例的存储器单元的操作示例相似，从而省略了对其的说明。
由此，根据本实施例，由于控制栅极电极部CG和存储器栅极电极部MG在其之间具有高k绝缘膜(高介电常数膜)114，所以，如在第一实施例中一样，在擦除时缓和了在存储器栅极电极部MG的在控制栅极电极部CG之侧的端部(角部)处的电场强度。这使得减少了电荷在电荷积累部(氮化硅膜107)中的不均匀分布并且改进了擦除精度。尤其，即使在使用上面所提及的FN隧穿机制来执行擦除操作的情况下，也可以改进擦除精度。
此外，控制晶体管还采用高k/金属构造，这有助于减小控制栅极电极部的电阻并且减小控制晶体管的功耗。结果，所得控制晶体管可以具有改进的特性。
在本实施例中，虽然已经对n-MOS型存储器单元进行了详细描述，但是具有本实施例的构造的p-MOS型存储器单元也可以产生与n-MOS型存储器单元相似的优点。此外，虽然将n-MOS型晶体管用作外围晶体管，但是也可以将p-MOS型晶体管用作外围晶体管。n-MOS型晶体管和p-MOS型晶体管均可以形成在外围电路区域PA中。
同样，其中每一个都在第一实施例中描述的、在图4和图5中示出的存储器阵列的构造或者在图6中示出的电路框图示例也可以适用于本实施例的半导体器件。
[制造方法的说明]
接下来将参考图51至图57对本实施例的半导体器件的制造方法进行描述。图51至图57是示出了本实施例的半导体器件的制造步骤的截面视图。
在下文中将对在存储器单元区域MA中形成存储器单元和在外围电路区域PA中形成外围晶体管的步骤进行描述。
直到形成氮化硅膜117的步骤之前的步骤与第一实施例(图16至图37)的这些步骤相似。具体描述如下，如在第一实施例中一样，在半导体衬底100的主表面中形成元件隔离区域103，在半导体衬底100中形成p阱PW。接下来，如在第一实施例中一样，形成绝缘膜ONO(106、107、108)和侧壁形状的存储器栅极电极部MG(多晶硅膜109)。接下来，在形成漏极区域MD和侧壁膜SW之后，在多晶硅膜109之间形成氧化硅膜112。接下来，在半导体衬底100上形成氧化硅膜113、高k绝缘膜114和氮化钛膜115，之后，形成多晶硅膜116。接下来，去除多晶硅膜116的上部。如此，在区域MMA中经由绝缘膜ONO(106、107、108)形成存储器栅极电极部MG，而在区域CCA中经由氧化硅膜113、高k绝缘膜114和氮化钛膜115形成多晶硅膜116。在外围电路区域PA中经由氧化硅膜113、高k绝缘膜114和氮化钛膜115形成多晶硅膜116。
然后，如图51所示，使用CVD等将氮化硅膜117沉积在多晶硅膜116和109和氧化硅膜112上。
接下来，如图52所示，通过光刻技术和干法蚀刻，在存储器单元区域MA中，在控制栅极电极部形成区域和区域MMA中留下，而在外围电路区域PA中留下氮化硅膜17，在栅极电极部形成区域中留下氮化硅膜17。然后，将所得氮化硅膜117用作掩模，对多晶硅膜116等进行蚀刻。余留下来的多晶硅膜116是用于控制栅极电极部的置换的多晶硅膜，或者是用于栅极电极部的置换的多晶硅膜。
接下来，将氮化硅膜117等用作掩模，将n型杂质诸如砷(As)或磷(P)注入到半导体衬底100(p阱PW)的暴露部分中以形成n-型半导体区域119a。此时，n-型半导体区域119a形成为与多晶硅膜116的侧壁自对准。接下来，如在第一实施例中一样，在多晶硅膜116的侧壁部上形成侧壁膜(侧壁绝缘膜)SW，并且将多晶硅膜116、侧壁膜SW等用作掩模，将n型杂质诸如砷(As)或磷(P)注入到半导体衬底100(p阱PW)中以形成与侧壁膜SW自对准的n+型半导体区域119b。该n+型半导体区域119b具有比n-型半导体区域119a的杂质浓度更高的杂质浓度和比其结深度更深的结深度。通过该步骤，在存储器单元区域MA中，形成了由n-型半导体区域119a和n+型半导体区域119b组成的源极区域MS。在外围电路区域PA中，形成了由n-型半导体区域119a和n+型半导体区域119b组成的源极/漏极区域SD。
接下来，如图53所示，去除在存储器栅极电极部MG上的氮化硅膜117，并且如在第一实施例中一样，形成金属硅化物膜SIL(图54)。首先，通过湿法蚀刻等去除氮化硅膜117。结果，存储器栅极电极部MG、源极区域MS、漏极区域MD、和源极/漏极区域SD暴露了出来。接下来，在半导体衬底100上形成金属膜(未图示)。对所得半导体衬底100进行热处理以在存储器栅极电极部MG、源极区域MS、漏极区域MD、和源极/漏极区域SD中的每一个与金属膜之间发生反应，从而在存储器栅极电极部MG、源极区域MS、漏极区域MD、和源极/漏极区域SD中的每一个之上形成金属硅化物膜SIL。
接下来，如图55所示，通过CVD等将氧化硅膜121作为层间绝缘膜沉积在存储器栅极电极部MG、源极区域MS、漏极区域MD、和源极/漏极区域SD、和多晶硅膜116之上。接下来，去除氧化硅膜121的上部直到氮化硅膜117的表面暴露出来为止。例如，使用CMP等对氧化硅膜121的上部抛光直到氮化硅膜117的表面暴露出来为止。然后，通过湿法蚀刻等去除氮化硅膜117以将在存储器单元区域MA和外围电路区域PA中的多晶硅膜116暴露出来。接下来，通过蚀刻去除多晶硅膜116。通过该步骤，在控制栅极电极部形成区域中设置凹槽(沟槽、洼槽)TCG，并且在外围晶体管的栅极电极部形成区域中设置凹槽TGE。
接下来，如图56所示，在氧化硅膜121上以及在凹槽TCG和TGE中形成金属电极膜122和金属膜123。例如，沉积由氮化钽/钛/铝等构成的约20nm厚的膜，之后，形成铝膜。可以例如通过溅射形成这些膜。
接下来，如图57所示，去除金属电极膜122和金属膜123直到氧化硅膜121的表面暴露出来为止。例如，使用CMP等将金属电极膜122和金属膜123抛光直到氮化硅膜117的表面暴露出来为止。通过该步骤，经由金属电极膜122使用金属膜123填充凹槽TCG和TGE。这意味着，在凹槽TCG中形成了控制栅极电极部CG并且在凹槽TGE中形成了外围晶体管的栅极电极部GE。换言之，用金属电极膜122和金属膜123的堆叠膜置换在存储器单元区域MA中的多晶硅膜116，并且用金属电极膜122和金属膜123的堆叠膜置换在外围电路区域PA中的多晶硅膜116。
接下来，通过CVD等将氧化硅膜124作为层间绝缘膜沉积在氧化硅膜121和栅极电极部GE上。接下来，在该氧化硅膜124中形成塞(未图示)，并且进一步地，在氧化硅膜124上形成布线125(参考图50)。可以通过用导电膜填充在层间绝缘膜中的接触孔来形成塞。例如，可以通过将导电膜沉积在氧化硅膜124上然后对其进行图形化来形成布线125。然后，可以通过重复执行形成层间绝缘膜、塞和布线的步骤，形成两个或更多个布线层。
通过上面所提及的步骤，可以形成本实施例的半导体器件。由此，通过上面所提及的步骤，可以在相同的半导体衬底上高效地形成存储器单元和外围晶体管，该存储器单元形成在存储器单元区域MA中并且具有控制晶体管，该控制晶体管具有高k绝缘膜的和金属电极膜，该外围晶体管形成在外围电路区域PA中并且具有高k绝缘膜和金属电极膜。换言之，可以将采用高k/金属构造的存储器单元和采用高k/金属构造的外围晶体管设置在相同的半导体衬底上。
(第三实施例)
在第一实施例的半导体器件中，虽然仅仅外围晶体管使用了金属电极膜，但是构造存储器单元的存储器晶体管和控制晶体管也可以使用金属电极膜。
在下文中将参考附图对本实施例的半导体器件的结构进行描述。
[结构说明]
本实施例的半导体器件具有形成在存储器单元区域MA中的存储器单元(存储器晶体管、控制晶体管)和形成在外围电路区域PA中的外围晶体管。
(存储器单元的结构说明)
图58是示出了本实施例的半导体器件的截面视图。除了存储器栅极电极部MG和控制栅极电极部CG中的每一个均由金属电极膜122和在金属电极膜122上的金属膜123组成之外，本实施例的半导体器件具有与第一实施例(参考图1等)的构造相似的构造。然而，在本实施例的半导体器件中，控制栅极电极部CG和存储器栅极电极部MG中的每一个在其上不具有氧化硅膜121而是具有氧化硅膜124。这意味着，氧化硅膜121布置为填充在控制栅极电极部CG之间以及在存储器栅极电极部MG之间。氧化硅膜121、控制栅极电极部CG和存储器栅极电极部MG在其上具有氧化硅膜124。在下文中将对本实施例的结构进行详细描述。
如图58所示，存储器单元由具有控制栅极电极部CG的控制晶体管和具有存储器栅极电极部MG的存储器晶体管组成。
更加具体地，与第一实施例的存储器单元相似，存储器单元具有设置在半导体衬底100(p阱PW)之上的控制栅极电极部CG以及设置在半导体衬底100(p阱PW)之上并且与控制栅极电极部CG相邻的存储器栅极电极部MG。例如，存储器栅极电极部MG和控制栅极电极部CG均由金属电极膜122和在金属电极膜122上的金属膜123构成。
存储器单元进一步具有绝缘膜和设置在控制栅极电极部CG与半导体衬底100(p阱PW)之间的金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。存储器单元具有作为绝缘膜的氧化硅膜113和高k绝缘膜(高介电常数膜)114以及作为金属化合物膜的设置在高k绝缘膜114与控制栅极电极部CG之间的氮化钛膜115。
高k绝缘膜(高介电常数膜)114位于控制栅极电极部CG与半导体衬底100(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
氮化钛膜115(金属化合物膜)位于控制栅极电极部CG与半导体衬底100(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
存储器单元进一步具有设置在存储器栅极电极部MG与半导体衬底100(p阱PW)之间的绝缘膜ONO(106、107、108)。绝缘膜ONO由例如氧化硅膜106、在氧化硅膜106上的氮化硅膜107、和在氮化硅膜107上的氧氮化硅膜108组成。氮化硅膜107将充当电荷积累部。
绝缘膜ONO(106、107、108)位于存储器栅极电极部MG与半导体衬底100(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
这意味着，控制栅极电极部CG和存储器栅极电极部MG在其之间具有从存储器栅极电极部MG之侧顺次设置的绝缘膜ONO(106、107、108)、高k绝缘膜(高介电常数膜)114和金属化合物膜(氮化钛膜115)。
存储器单元进一步具有在半导体衬底100的p阱PW中的源极区域MS和漏极区域MD。存储器栅极电极部MG和控制栅极电极部CG在其合成模式的侧壁部上具有由绝缘膜构成的侧壁膜(侧壁绝缘膜、侧壁间隔件)SW。
如在第一实施例中一样，源极区域MS由n+型半导体区域119b和n-型半导体区域119a组成，而漏极区域MD由n+型半导体区域111b和n-型半导体区域111a组成。源极区域MS(n+型半导体区域119b)和漏极区域MD(n+型半导体区域111b)在其之上具有金属硅化物膜SIL。
存储器单元区域MA具有作为层间绝缘膜的氧化硅膜121，并且该氧化硅膜121在其上具有作为层间绝缘膜的氧化硅膜124。该氧化硅膜124在其上具有布线125等。
外围晶体管的构造与第一实施例的外围晶体管的构造相似，从而省略了对其的说明。存储器单元的操作示例也与第一实施例的存储器单元的操作示例相似，从而省略了对其的说明。
在本实施例中，由于控制栅极电极部CG与存储器栅极电极部MG在其之间具有高k绝缘膜(高介电常数膜)114，所以如在第一实施例中一样，在擦除时缓和了在存储器栅极电极部MG的在控制栅极电极部CG之侧的端部(角部)处的电场强度。这可以减少电荷在电荷积累部(氮化硅膜107)中的不均匀分布，从而改进了擦除精度。尤其，即使在使用上面所提及的FN隧穿机制执行擦除操作的情况下，也可以改进擦除精度。
此外，还针对控制晶体管和存储器晶体管使用金属电极膜，可以有效地减小控制栅极电极部和存储器栅极电极部的电阻并且减小这些晶体管的功耗。结果，这些晶体管可以具有改进的特性。
在本实施例中，虽然已经对n-MOS型存储器单元进行了详细描述，但是具有本实施例的构造的p-MOS型存储器单元也可以产生与n-MOS型存储器单元相似的优点。此外，虽然将n-MOS型晶体管示出为外围晶体管的示例，但是也可以将p-MOS型晶体管用作外围晶体管。n-MOS型晶体管和p-MOS型晶体管均可以形成在外围电路区域PA中。
同样，各个在第一实施例中描述的、在图4和图5中示出的存储器阵列的构造或在图6中示出的电路框图示例也可以适用于本实施例的半导体器件。
[制造方法的说明]
接下来将参考图59至图64对本实施例的半导体器件的制造方法进行描述。图59至图64是示出了本实施例的半导体器件的制造步骤的截面视图。
在下文中将对在存储器单元区域MA中形成存储器单元和在外围电路区域PA中形成外围晶体管的步骤进行描述。
直到形成氮化硅膜117的步骤之前的步骤与第一实施例(图16至图37)的这些步骤相似。具体描述如下，如在第一实施例中一样，在半导体衬底100主表面中形成元件隔离区域(103)，在半导体衬底100中形成p阱PW。接下来，如在第一实施例中一样，形成绝缘膜ONO(106、107、108)和侧壁形状的多晶硅膜109。该多晶硅膜109是用于存储器栅极电极部的置换的多晶硅膜。接下来，在形成漏极区域MD和侧壁膜SW之后，在多晶硅膜109之间形成氧化硅膜112。接下来，在半导体衬底100上形成氧化硅膜113、高k绝缘膜114和氮化钛膜115，之后，在其上形成多晶硅膜116。接下来，去除多晶硅膜116的上部。如此，在区域MMA中经由绝缘膜ONO(106、107、108)形成多晶硅膜109，而在区域CCA中经由氧化硅膜113、高k绝缘膜114和氮化钛膜115形成多晶硅膜116。在外围电路区域PA中经由氧化硅膜113、高k绝缘膜114和氮化钛膜115形成多晶硅膜116。该多晶硅膜109是用于存储器栅极电极部的置换的多晶硅膜。多晶硅膜116是用于控制栅极电极部的置换的多晶硅膜、或者是用于栅极电极部的置换的多晶硅膜。
然后，如图59所示，使用CVD等将氮化硅膜117沉积在多晶硅膜116和109和氧化硅膜112上。接下来，在存储器单元区域MA中，通过光刻技术和蚀刻在控制栅极电极部形成区域和区域MMA中留下氮化硅膜117。在外围电路区域PA中，在栅极电极部形成区域中留下氮化硅膜117。
接下来，将氮化硅膜117等用作掩模，通过将n型杂质诸如砷(As)或磷(P)注入到半导体衬底100(p阱PW)的暴露部分中来形成n-型半导体区域119a。此时，n-型半导体区域119a形成为与多晶硅膜116的侧壁自对准。接下来，如在第一实施例中一样，在多晶硅膜116的侧壁部上形成侧壁膜(侧壁绝缘膜)SW，并且将多晶硅膜116、侧壁膜SW等用作掩模，将n型杂质诸如砷(As)或磷(P)注入到半导体衬底100(p阱PW)中。结果，n+型半导体区域119b形成为与侧壁膜SW自对准。该n+型半导体区域119b具有比n-型半导体区域119a的杂质浓度更高的杂质浓度和比其结深度更深的结深度。通过该步骤，在存储器单元区域MA中，形成了由n-型半导体区域119a和n+型半导体区域119b组成的源极区域MS。在外围电路区域PA中，形成了由n-型半导体区域119a和n+型半导体区域119b组成的源极/漏极区域SD。
接下来，如图60所示，去除在漏极区域MD(n+型半导体区域111b)上的氧化硅膜112和氮化硅膜117，并且如在第一实施例中一样，形成金属硅化物膜SIL(图61)。例如，首先，通过湿法蚀刻等去除在漏极区域MD(n+型半导体区域111b)上的氧化硅膜112和氮化硅膜117。结果，源极区域MS、漏极区域MD、和源极/漏极区域SD暴露了出来。接下来，在半导体衬底100上形成金属膜(未图示)。对所得半导体衬底100进行热处理以在源极区域MS、漏极区域MD、和源极/漏极区域SD中的每一个与金属膜之间发生反应，从而在源极区域MS、漏极区域MD、和源极/漏极区域SD中的每一个之上形成金属硅化物膜SIL。
接下来，如图62所示，通过CVD等将氧化硅膜121作为层间绝缘膜沉积在氮化硅膜117和金属硅化物膜SIL上。接下来，去除氧化硅膜121的上部直到氮化硅膜117的表面暴露出来为止。例如，通过使用例如CMP等对氧化硅膜121的上部抛光直到氮化硅膜117的表面暴露出来为止。然后，通过湿法蚀刻等去除氮化硅膜117以将在存储器单元区域MA和外围电路区域PA中的多晶硅膜116和109暴露出来。接下来，通过蚀刻去除多晶硅膜116和109。通过该步骤，如图63所示，在存储器栅极电极部形成区域中设置凹槽(沟槽、洼槽)TMG，在控制栅极电极部形成区域中设置凹槽(沟槽、洼槽)TMG，并且，在外围晶体管的栅极电极部形成区域中设置凹槽TGE。
接下来，如图64所示，在氧化硅膜121上以及在凹槽TMG、TCG和TGE中形成金属电极膜122和金属膜123。例如，沉积由氮化钽/钛/铝等构成的约20nm厚的膜，之后形成铝膜。可以例如通过溅射形成这些膜。
接下来，去除金属电极膜122和金属膜123直到氧化硅膜121的表面暴露出来为止。例如，使用CMP等将金属电极膜122和金属膜123抛光直到氮化硅膜121的表面暴露出来为止。通过该步骤，经由金属电极膜122使用金属膜123填充凹槽TMG、TCG和TGE。这意味着，在凹槽TMG中形成存储器栅极电极部MG，在凹槽TCG中形成控制栅极电极部CG，并且在凹槽TGE中形成外围晶体管的栅极电极部GE。换言之，用金属电极膜122和金属膜123的堆叠膜置换在存储器单元区域MA中的多晶硅膜116和109，用金属电极膜122和金属膜123的堆叠膜置换在外围电路区域PA中的多晶硅膜116。
然后，通过CVD等将氧化硅膜124作为层间绝缘膜沉积在氧化硅膜121和栅极电极部GE等上。接下来，在该氧化硅膜124中形成塞(未图示)，并且进一步地，在氧化硅膜124上形成布线125(参考图58)。可以通过用导电膜填充在层间绝缘膜中的接触孔来形成塞。例如，可以通过将导电膜沉积在氧化硅膜124上然后对其进行图形化来形成布线125。然后，通过执行上面所提及的形成层间绝缘膜、塞和布线的步骤可以形成两个或多个布线层。
通过上面所提及的步骤，可以形成本实施例的半导体器件。由此，通过上面所提及的步骤，可以在相同的半导体衬底上高效地形成存储器单元(存储器晶体管、控制晶体管)和外围晶体管，该存储器单元形成在存储器单元区域MA中并且具有高k绝缘膜和金属电极膜，该外围晶体管形成在外围电路区域PA中并且具有高k绝缘膜和金属电极膜。换言之，可以将采用高k/金属构造的存储器单元(存储器晶体管、控制晶体管)和采用高k/金属构造的外围晶体管设置在相同的半导体衬底上。
(第四实施例)
在本实施例中，n-MOS型晶体管和p-MOS型晶体管均形成在外围电路区域PA中。控制栅极电极部CG和在外围电路区域PA中的n-MOS型晶体管的栅极电极部由相同的材料构成，而存储器栅极电极部MG和在外围电路区域PA中的p-MOS型晶体管的栅极电极部由相同的材料构成。
接下来将参考附图对本实施例的半导体器件的结构进行描述。
[结构说明]
本实施例的半导体器件具有形成在存储器单元区域MA中的存储器单元(存储器晶体管、控制晶体管)和形成在外围电路区域PA中的外围晶体管。
图65是示出了本实施例的半导体器件的截面视图。外围电路区域PA在其区域NTA中具有n-MOS型晶体管，而在其区域PTA中具有p-MOS型晶体管。n-MOS型晶体管的栅极电极部GE和控制栅极电极部CG中的每一个均由金属电极膜122A和在金属电极膜122A上的金属膜123A构成，而p-MOS型晶体管的栅极电极部GE和存储器栅极电极部MG中的每一个均由金属电极膜122B和在金属电极膜122B上的金属膜123B构成。其他构造与第一实施例(参考图1等)的构造相似。在下文中将对结构进行具体描述。
如图65所示，存储器单元由具有控制栅极电极部CG的控制晶体管和具有存储器栅极电极部MG的存储器晶体管组成。
具体描述如下，与第一实施例的存储器单元相似，存储器单元具有设置在半导体衬底100(p阱PW)之上的控制栅极电极部CG和设置在半导体衬底100(p阱PW)之上并且与控制栅极电极部CG相邻的存储器栅极电极部MG。例如，控制栅极电极部CG由金属电极膜122A和在金属电极膜122A上的金属膜123A构成，而存储器栅极电极MG由金属电极膜122B和在金属电极膜122B上的金属膜123B构成。
金属电极膜122A由例如氮化钽/钛/铝构成。金属电极膜122B由例如氮化钽/氮化钛/氮化钽构成。虽然金属膜123A和金属膜123B均由铝膜构成，但是它们也可以由彼此不同的膜构成。
存储器单元进一步具有绝缘膜和设置在控制栅极电极部CG与半导体衬底100(p阱PW)之间的金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。存储器单元具有作为绝缘膜的氧化硅膜113和高k绝缘膜(高介电常数膜)114。进一步地，高k绝缘膜114与控制栅极电极部CG在其之间具有作为金属化合物膜的氮化钛膜115。
高k绝缘膜(高介电常数膜)114位于控制栅极电极部CG与半导体衬底100(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
氮化钛膜115(金属化合物膜)位于控制栅极电极部CG与半导体衬底100(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
存储器单元进一步具有设置在存储器栅极电极部MG与半导体衬底100(p阱PW)之间的绝缘膜ONO(106、107、108)。绝缘膜ONO由例如氧化硅膜106、在氧化硅膜106上的氮化硅膜107、和在氮化硅膜107上的氧氮化硅膜108构成。氮化硅膜107将充当电荷积累部。
绝缘膜ONO(106、107、108)位于存储器栅极电极部MG与半导体衬底100(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
这意味着，控制栅极电极部CG与存储器栅极电极部MG在其之间具有从存储器栅极电极部MG之侧顺次设置的绝缘膜ONO(106、107、108)、高k绝缘膜(高介电常数膜)114和金属化合物膜(氮化钛膜115)。
存储器单元进一步具有形成在半导体衬底100的p阱PW中的源极区域MS和漏极区域MD。存储器栅极电极部MG和控制栅极电极部CG在其合成模式的侧壁部上具有由绝缘膜构成的侧壁膜(侧壁绝缘膜、侧壁间隔件)SW。
与第一实施例的源极区域MS相似，源极区域MS由n+型半导体区域119b和n-型半导体区域119a组成。漏极区域MD由n+型半导体区域111b和n-型半导体区域111a组成。源极区域MS(n+型半导体区域119b)和漏极区域MD(n+型半导体区域111b)在其之上具有金属硅化物膜SIL。
存储器单元区域MA具有作为层间绝缘膜的氧化硅膜121，并且该氧化硅膜121在其上具有作为层间绝缘膜的氧化硅膜124。该氧化硅膜124在其上具有布线125等。
外围电路区域PA在其中具有n-MOS型晶体管和p-MOS型晶体管两者。n-MOS型晶体管在区域NTA中，而p-MOS型晶体管在区域PTA中。
n-MOS型晶体管具有布置在半导体衬底100(p阱PW)之上的栅极电极部GE以及设置在栅极电极部GE的两侧在p阱PW中的源极/漏极区域SD。栅极电极部GE由金属电极膜122A和在金属电极膜122A上的金属膜123A组成。外围晶体管具有布置在栅极电极部GE与半导体衬底100(p阱PW)之间的绝缘膜和金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。外围晶体管具有作为绝缘膜的氧化硅膜113和高k绝缘膜(高介电常数膜)114以及作为金属化合物膜的设置在高k绝缘膜114与栅极电极部GE之间的氮化钛膜115。
栅极电极部GE在其侧壁部上具有由绝缘膜构成的侧壁膜SW。源极/漏极区域SD由n+型半导体区域119b和n-型半导体区域119a组成。n-型半导体区域119a形成为与栅极电极部GE的侧壁自对准。n+型半导体区域119b形成为与侧壁膜SW的侧表面自对准，并且具有比n-型半导体区域119a的结深度更深的结深度和比其杂质浓度更高的杂质浓度。该源极/漏极区域SD(n+型半导体区域119b)在其上具有金属硅化物膜SIL。
p-MOS型晶体管具有布置在半导体衬底100(p阱PW)之上的栅极电极部GE和设置在栅极电极部GE的两侧在n阱NW中的源极/漏极区域SD。栅极电极部GE由金属电极膜122B和在金属电极膜122B上的金属膜123B组成。外围晶体管具有布置在栅极电极部GE与半导体衬底100(p阱PW)之间的绝缘膜和金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。外围晶体管具有作为绝缘膜的氧化硅膜113和高k绝缘膜(高介电常数膜)114以及作为金属化合物膜的设置在高k绝缘膜114与栅极电极部GE之间的氮化钛膜115。
栅极电极部GE在其侧壁部上具有由绝缘膜构成的侧壁膜SW。源极/漏极区域SD由p+型半导体区域119d和p-型半导体区域119c组成。p-型半导体区域119c形成为与栅极电极部GE的侧壁自对准。p+型半导体区域119d形成为与侧壁膜SW的侧表面自对准并且具有比p-型半导体区域119c的结深度更深的结深度和比其杂质浓度更高的杂质浓度。该源极/漏极区域SD(p+型半导体区域119d)在其之上具有金属硅化物膜SIL。
外围电路区域PA在其中具有作为层间绝缘膜的氧化硅膜121，并且该氧化硅膜121在其上具有作为层间绝缘膜的氧化硅膜124。
根据本实施例，由于控制栅极电极部CG和存储器栅极电极部MG在其之间具有高k绝缘膜(高介电常数膜)114，所以如在第一实施例中一样，在擦除时缓和了在存储器栅极电极部MG的在控制栅极电极部CG之侧的端部(角部)处的电场强度。这使得减少了电荷在电荷积累部(氮化硅膜107)中的不均匀分布并且改进了擦除精度。尤其，即使在使用上面所提及的FN隧穿机制执行擦除操作的情况下，也可以改进擦除精度。
此外，由于控制晶体管和存储器晶体管均使用金属电极膜，所以由于控制栅极电极部和存储器栅极电极部的电阻的减小以及这些晶体管的功耗的减小的影响，这些晶体管可以具有改进的特性。
进一步地，因为构造控制栅极电极部和存储器栅极电极部的膜可以各自单独地选自金属电极膜和金属膜，每个晶体管的阈值电压可以易于调节。例如，这可以降低在栅极电极部下方的杂质浓度(沟道注入)，从而抑制每个晶体管的阈值电压的变化。
同样，其中每一个都在第一实施例中描述的、在图4和图5中示出的存储器阵列的构造或在图6中示出的电路框图示例也可以适用于本实施例的半导体器件。
[制造方法的说明]
接下来将对制造本发明的半导体器件的方法进行描述。将对在存储器单元区域MA中形成存储器单元和在外围电路区域PA中形成外围晶体管的步骤进行描述。
直到形成氧化硅膜121的步骤(参考图62)之前的步骤与第三实施例的这些步骤相似，从而省略了对其的说明。
通过使用光刻和蚀刻，去除在图62中示出的氮化硅膜117中的在区域CCA和区域NTA中的氮化硅膜117。使在区域CCA和区域NTA中的多晶硅膜116暴露出来。接下来，通过蚀刻去除多晶硅膜116。结果，在区域NTA中，在控制栅极电极部形成区域中设置凹槽(沟槽、洼槽)，并且在栅极电极部形成区域中设置凹槽。
接下来，如在第三实施例中的一样，经由金属电极膜122A使用金属膜123A填充凹槽。例如，在半导体衬底上形成由例如氮化钽/钛/铝和铝膜构成的约20nm厚的膜之后，使用CMP等对这些膜中的每个膜的上部抛光。
然后，通过蚀刻将多晶硅膜116从区域MMA和区域PTA去除。结果，在区域PTA中，在存储器栅极电极部形成区域中设置凹槽(沟槽、洼槽)，并且在栅极电极部形成区域中设置凹槽。
如在第三实施例中的一样，然后，经由金属电极膜122B使用金属膜122B填充凹槽。金属电极膜122B由与金属电极膜122A不同的材料构成。例如，在半导体衬底上形成由例如氮化钽/氮化钛/氮化铝和铝膜构成的约20nm厚的膜之后，使用CMP等对这些膜中的每个膜的上部抛光。
接下来，通过CVD等将氧化硅膜124作为层间绝缘膜沉积在氧化硅膜121和栅极电极部GE等上。接下来，在该氧化硅膜124中形成塞(未图示)，并且进一步地，在氧化硅膜124上形成布线125(参考图65)。
通过上面所提及的步骤，可以形成本实施例的半导体器件。由此，通过上面所提及的步骤，可以在相同的半导体衬底上高效地形成存储器单元(存储器晶体管、控制晶体管)和外围晶体管，该存储器单元形成在存储器单元区域MA中并且具有高k绝缘膜和金属电极膜，该外围晶体管形成在外围电路区域PA中并且具有高k绝缘膜和金属电极膜。尤其，可以在相同的半导体衬底上高效地形成分别具有不同金属膜的存储器单元和分别具有不同金属膜的外围晶体管(n-MOS型晶体管和p-MOS型晶体管)。
(第五实施例)
在第一实施例的半导体器件中，存储器栅极电极部MG形成为侧壁形状。控制栅极电极部CG也可以形成为侧壁形状。
接下来将参考附图对本实施例的半导体器件的结构进行描述。
[结构说明]
本实施例的半导体器件具有形成在存储器单元区域MA中的存储器单元(存储器晶体管、控制晶体管)和形成在外围电路区域PA中的外围晶体管。
(存储器单元的结构说明)
图66是示出了本实施例的半导体器件的截面视图。如图66所示，存储器单元由具有控制栅极电极部CG的控制晶体管和具有存储器栅极电极部MG的存储器晶体管组成。
更加具体地，存储器单元具有布置在半导体衬底500(p阱PW)之上的控制栅极电极部CG和布置在半导体衬底500(p阱PW)之上并且与控制栅极电极部CG相邻的存储器栅极电极部MG。例如，存储器栅极电极部MG由硅膜构成，而控制栅极电极部CG由金属电极膜516和在金属电极膜516上的金属膜517构成。
存储器单元进一步具有布置在控制栅极电极部CG与半导体衬底500(p阱PW)之间的绝缘膜和金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。如图66所示，存储器单元具有作为绝缘膜的氧化硅膜510和高k绝缘膜(高介电常数膜)511以及作为金属化合物膜的设置在高k绝缘膜511与控制栅极电极部CG之间的氮化钛膜512。
高k绝缘膜(高介电常数膜)511位于控制栅极电极部CG与半导体衬底500(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
氮化钛膜512(金属化合物膜)位于控制栅极电极部CG与半导体衬底500(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
存储器单元进一步具有设置在存储器栅极电极部MG与半导体衬底500(p阱PW)之间的绝缘膜ONO(504、505、506)。绝缘膜ONO由例如氧化硅膜504、在氧化硅膜504上的氮化硅膜505、和在氮化硅膜505上的氧氮化硅膜506构成。氮化硅膜505将充当电荷积累部。
绝缘膜ONO(504、505、506)位于存储器栅极电极部MG与半导体衬底500(p阱PW)之间。存储器栅极电极部MG在其上具有氧化硅膜508。绝缘膜ONO(504、505、506)、存储器栅极电极部MG和氧化硅膜508的堆叠膜在其侧壁上具有侧壁形状的氧化硅膜509。
这意味着，控制栅极电极部CG与存储器栅极电极部MG在其之间具有从存储器栅极电极部MG之侧顺次设置的氧化硅膜509、高k绝缘膜(高介电常数膜)511和金属化合物膜(氮化钛膜512)。
存储器单元进一步具有形成在半导体衬底500的p阱PW中的源极区域MS和漏极区域MD。
源极区域MS由形成为与控制栅极电极部CG的侧表面自对准的n+型半导体区域514组成，而漏极区域MD由从存储器栅极电极部MG的侧表面下方形成的n+型半导体区域514组成。
存储器单元区域MA具有作为层间绝缘膜的氧化硅膜515，并且该氧化硅膜515在其上具有作为层间绝缘膜的氧化硅膜518。该氧化硅膜518在其上具有布线520等。
(外围晶体管的结构说明)
如图66所示，外围晶体管具有布置在半导体衬底500(p阱PW)之上的栅极电极部GE和设置在栅极电极部GE的两侧在p阱PW中的源极/漏极区域SD。栅极电极部GE由金属电极膜516和在金属电极膜516上的金属膜517组成。外围晶体管进一步具有布置在栅极电极部GE与半导体衬底500(p阱PW)之间的绝缘膜和金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。如图66所示，外围晶体管具有作为绝缘膜的氧化硅膜510和高k绝缘膜(高介电常数膜)511以及作为金属化合物膜的在高k绝缘膜511与栅极电极部GE之间的氮化钛膜512。
源极/漏极区域SD由n+型半导体区域514组成。n-型半导体区域514形成为与栅极电极部GE的侧壁自对准。
外围电路区域PA在其中具有作为层间绝缘膜的氧化硅膜515，并且该氧化硅膜515在其上具有作为层间绝缘膜的氧化硅膜518。
由此，在本实施例中，控制栅极电极部CG与存储器栅极电极部MG在其之间具有高k绝缘膜(高介电常数膜)511，从而在擦除时缓和了在存储器栅极电极部MG的在控制栅极电极部CG之侧的端部(角部)处的电场强度。这使得减少了电荷在电荷积累部(氮化硅膜505)中的不均匀分布并且改进了擦除精度。
尤其，当通过FN隧穿机制执行擦除时，相较于BTBT机制，在存储器栅极电极部MG的在控制栅极电极部CG之侧的端部(角部)处的电场变得更大，引起许多空穴集中注射到该端部中。这有助于电荷在电荷积累部(氮化硅膜505)中的分布发生变化，这可能会使擦除精度下降。
在本实施例中，另一方面，控制栅极电极部CG与存储器栅极电极部MG在其之间具有高k绝缘膜(高介电常数膜)511，从而在擦除时缓和了在存储器栅极电极部MG的在控制栅极电极部之侧的端部(角部)处的电场强度。这使得改进了擦除精度。
进一步地，在本实施例中，控制栅极电极部CG与存储器栅极电极部MG在其之间具有从存储器栅极电极部MG之侧顺次布置的氧化硅膜509、高k绝缘膜(高介电常数膜)511和金属化合物膜(氮化钛膜512)，从而，在擦除时缓和了在存储器栅极电极部MG的在控制栅极电极部CG之侧的端部(角部)处的电场强度。这使得改进了擦除精度。
在本实施例中，虽然已经对n-MOS型存储器单元进行了详细描述，但是具有本实施例的构造的p-MOS型存储器单元也可以产生与n-MOS型存储器单元相似的优点。同样，虽然n-MOS型晶体管作为外围晶体管的示例示出，但是也可以将p-MOS型晶体管用作外围晶体管，或者，可以在外围电路区域PA中形成n-MOS型晶体管和p-MOS型晶体管两者。
同样，其中每一个都在第一实施例中描述的、在图4和图5中示出的存储器阵列的构造或在图6中示出的电路框图示例也可以适用于本实施例的半导体器件。
[制造方法的说明]
接下来将参考图67至图78对制造本实施例的半导体器件的方法进行描述。图67至图78是示出了本实施例的半导体器件的制造步骤的截面视图。
接下来将参考这些附图对在存储器单元区域MA中形成存储器单元和在外围电路区域PA中形成外围晶体管的步骤进行描述。
首先，在半导体衬底500的主表面中形成元件隔离区域。如在第一实施例中一样，通过在半导体衬底500上形成氧化硅膜501和氮化硅膜502(各个在图67中示出)，形成元件隔离沟槽(未图示)并且使用氧化硅膜填充沟槽，来形成元件隔离区域。
接下来，如图68所示，在半导体衬底500中形成p阱PW。如在第一实施例中一样，经由氧化硅膜501，通过p型杂质(例如，硼(B))的离子注入形成p阱PW。
接下来，如图69所示，在半导体衬底500(p阱PW)上形成绝缘膜ONO(504、505、506)，之后，形成多晶硅膜507和在多晶硅膜507上的氧化硅膜508。
首先，在半导体衬底500上形成氧化硅膜504。例如，通过热氧化，形成氧化硅膜504为具有约4nm的厚度。可以通过使用CVD等形成氧化硅膜504。然后，通过例如CVD将约6nm厚的氮化硅膜505沉积在氧化硅膜504上。该氮化硅膜505成为存储器单元的电荷积累部并且成为构造绝缘膜ONO的中间层。接下来，通过CVD等将约8nm厚的氧氮化硅膜506沉积在氮化硅膜505上。结果，可以形成由氧化硅膜504、氮化硅膜505和氧氮化硅膜506组成的绝缘膜ONO。
接下来，通过CVD等在氧氮化硅膜506(绝缘膜ONO)上形成约40nm厚的多晶硅膜507。该多晶硅膜507将作为存储器栅极电极部MG。接下来，通过CVD等在多晶硅膜507上形成约60nm厚的氧化硅膜508。
接下来，如图70所示，将绝缘膜ONO、多晶硅膜507和氧化硅膜508图案化以形成存储器栅极电极部MG。例如，通过光刻技术在氧化硅膜508上在存储器栅极电极部形成区域中形成光致抗蚀剂膜(未图示)，并且将该光致抗蚀剂膜用作掩模，对绝缘膜ONO、多晶硅膜507和氧化硅膜508进行蚀刻。结果，经由ONO膜在半导体器件500(p阱PW)上形成由多晶硅膜507组成的存储器栅极电极部MG。氧化硅膜508已经余留在存储器栅极电极部MG上。该余留下来的氧化硅膜508可以称为“封盖绝缘膜(cap insulating film)”。
接下来，在存储器栅极电极部MG的侧壁上形成侧壁形状的氧化硅膜509。这意味着，在绝缘膜ONO、多晶硅膜507和氧化硅膜508的堆叠膜的侧壁部上形成氧化硅膜509。
例如，通过CVD等将氧化硅膜509沉积在半导体衬底500(p阱PW)以及堆叠膜上。接下来，通过各向异性干法蚀刻去除距其表面预定厚度的氧化硅膜509，以在堆叠膜的侧壁上形成侧壁形状的氧化硅膜(侧壁膜)509。虽然在本文中提及的氧化硅膜(侧壁膜)509具有单层结构，但是其也可以具有堆叠膜结构。例如，通过将氧化硅膜、氮化硅膜和氧化硅膜顺次沉积在半导体衬底500(p阱PW)上然后对其进行各向异性干法蚀刻，可以形成具有三层结构的侧壁膜。由此，通过使用具有堆叠膜结构的侧壁膜，可以进一步改进在存储器栅极电极部MG与控制栅极电极部CG之间的击穿电压。
接下来，如图71所示，在氧化硅膜(侧壁膜)509和堆叠膜上以及在半导体衬底500(p阱PW)上形成高k绝缘膜511、氮化钛膜512和多晶硅膜513。
首先，在半导体衬底500上形成氧化硅膜510。例如通过热氧化，形成氧化硅膜510为具有约1nm的厚度。然后，在氧化硅膜(侧壁膜)509和堆叠膜上以及在氧化硅膜510上形成高k绝缘膜511。例如，可以使用氧化铪膜作为高k绝缘膜511。例如，用CVD等沉积约5nm的氧化铪膜。然后，通过CVD等将约10nm厚的氮化钛膜512沉积在高k绝缘膜511上。
接下来，通过CVD等将约40nm厚的多晶硅膜513沉积在氮化钛膜512上。该多晶硅膜513将作为用于控制栅极电极部的置换的多晶硅膜。因此，根据该多晶硅膜513的沉积厚度，来确定控制栅极长度(控制栅极电极部CG的栅极长度)。
接下来，如图72所示，用掩模(未图示)覆盖多晶硅膜513的在外围电路区域PA中的上表面，并且对在存储器单元区域MA中的多晶硅膜513进行回蚀刻。在该回蚀刻步骤中，通过各向异性干法蚀刻去除距其表面预定厚度的多晶硅膜513。通过该步骤，经由氧化硅膜(侧壁膜)509、高k绝缘膜511和氮化钛膜512，将多晶硅膜513按照侧壁形状(侧壁膜形状)留在存储器栅极电极部MG的两侧(绝缘膜ONO、多晶硅膜507和氧化硅膜508的堆叠膜的两侧)。此时，去除氮化钛膜512、高k绝缘膜511和氧化硅膜510的、除了沿着侧壁部并且在侧壁形状的多晶硅膜513下方布置的那些部分之外的、相应部分。位于区域CCA之侧的侧壁形状的多晶硅膜513是用于控制栅极电极部的置换的多晶硅膜。接下来，去除掩模(未图示)。
接下来，如图73所示，在外围电路区域PA中的多晶硅膜513形成为用于栅极电极部的置换的那样，同时去除位于区域MMA之侧的、侧壁形状的多晶硅膜513。接下来，形成存储器单元的源极区域MS和漏极区域MD，并且形成外围晶体管的源极/漏极区域SD。
首先，通过光刻技术，在按照侧壁形状位于区域CCA中的多晶硅膜513上、以及在外围晶体管的栅极电极部形成区域中，形成光致抗蚀剂膜(未图示)。将该光致抗蚀剂膜用作掩模，蚀刻位于区域MMA中的多晶硅膜513。通过该蚀刻，去除在多晶硅膜513下方的氮化钛膜512、高k绝缘膜511、和氧化硅膜510。沿着多晶硅膜513的侧壁部布置的氮化钛膜512和高k绝缘膜511沿着存储器栅极电极部MG的侧壁部余留下来。沿着存储器栅极电极部MG的侧壁部余留下来的氮化钛膜512、高k绝缘膜511、氧化硅膜510和氧化硅膜509称为侧壁残留膜(sidewall residual film)。
接下来，注入n型杂质诸如砷(As)或磷(P)，以在存储器单元区域MA中形成存储器单元的源极区域MS和漏极区域MD，并且在外围电路区域PA中形成源极/漏极区域SD。更加具体地，将存储器栅极电极部MG(包括侧壁残留膜)和多晶硅膜513用作掩模，通过将n型杂质诸如砷(As)或磷(P)的离子注入到半导体衬底100(p阱PW)的暴露部分中，来形成n+半导体区域514。此时，调节n型杂质的注入条件或热扩散条件，从而在区域MMA中使n型杂质从侧壁驻留膜的在存储器栅极电极部MG的侧壁部上的下部向存储器栅极电极部MG的端部扩散。在存储器单元区域MA中的区域MMA的n+型半导体区域514成为存储器单元的漏极区域MD，并且在存储器单元区域MA中的区域CCA的n+型半导体区域514成为存储器单元的源极区域MS。在外围电路区域PA中的n+型半导体区域514成为外围晶体管的源极/漏极区域SD。因为在存储器栅极电极部MG处，受到绝缘膜ONO、多晶硅膜507和氧化硅膜508的影响，高度为约120nm，该高度可以在注入n型杂质的时候防止杂质穿透并且到达在存储器栅极电极部MG下方的沟道区域。
之后，通过在第一实施例中所描述的硅化物技术，可以在存储器单元的源极区域MS和漏极区域MD上以及在外围晶体管的源极/漏极区域SD上形成金属硅化物膜(未图示)。
接下来，如图74至图78所示，用金属电极膜516等置换多晶硅膜513以形成存储器单元的控制栅极电极部CG和外围晶体管的栅极电极部GE。
首先，如图74所示，通过CVD等将氧化硅膜515作为层间绝缘膜沉积在多晶硅膜513和存储器栅极电极部MG上。接下来，如图75所示，使用CMP等将该氧化硅膜515的上部抛光直到多晶硅膜513的在存储器单元区域MA和外围电路区域PA中的表面暴露出来为止。接下来，如图76所示，通过蚀刻去除多晶硅膜513。通过该步骤，在外围电路区域PA中，在存储器单元区域MA的控制栅极电极部形成区域中形成凹槽(沟槽、洼槽)TCG，并且在外围晶体管的栅极电极部形成区域中形成凹槽(沟槽)TGE。
接下来，如图77所示，在凹槽TCG和TGE中以及在氧化硅膜515上，经由金属电极膜516形成金属膜517。例如，在沉积了由氮化钽/钛/铝构成的约20nm厚的膜之后，形成铝膜。可以例如通过溅射形成这些膜。
接下来，如图78所示，去除金属电极膜516和金属膜517直到氧化硅膜515的表面暴露出来为止。例如，使用CMP等将金属电极膜516和金属膜517抛光直到氧化硅膜515的表面暴露出来为止。通过该步骤，经由金属电极膜516使用金属膜517填充凹槽TCG和TGE。这意味着，在凹槽TCG中形成存储器单元的控制栅极电极部CG，并且在凹槽TGE中形成外围晶体管的栅极电极部GE。换言之，使用金属电极膜516和金属膜517的堆叠膜置换在存储器单元区域MA中的多晶硅膜513和在外围电路区域PA中的多晶硅膜513。
接下来，通过CVD等将氧化硅膜518作为层间绝缘膜沉积在氧化硅膜515、控制栅极电极部CG、栅极电极部GE等上。接下来，在所得氧化硅膜515和518中形成塞，并且进一步地，在氧化硅膜518上形成布线518(参考图66)。可以通过将导电膜嵌入在层间绝缘膜中来形成塞。例如，可以通过将导电膜沉积在氧化硅膜518上然后对其进行图形化来形成布线520。之后，可以通过重复形成层间绝缘膜、塞和布线的步骤来形成两个或多个布线层。
通过上面所提及的步骤，可以形成本实施例的半导体器件。由此，通过上面所提及的步骤，可以在相同的半导体衬底上高效地形成存储器单元和外围晶体管，该存储器单元形成在存储器单元区域MA中并且具有高k绝缘膜和金属电极膜，该外围晶体管形成在外围电路区域PA中并且具有高k绝缘膜和金属膜。换言之，可以将采用用于其控制晶体管的高k/金属构造的存储器单元和采用高k/金属构造的外围晶体管设置在相同的半导体衬底上。
根据本实施例，在第一实施例中所描述的多晶硅膜105，即在形成侧壁形状的存储器栅极电极部MG时构造侧壁的膜，变得不必要。因此，形成或去除多晶硅膜105的步骤变得不必要，从而可以简化半导体器件的制造步骤。
(第六实施例)
在第五实施例中，在半导体衬底的主表面中形成元件隔离区域之后，在半导体衬底上形成绝缘膜ONO。作为替代方案，可以在半导体衬底上形成绝缘膜ONO之后，形成元件隔离区域。
接下来将参考附图对本实施例的半导体器件的结构进行描述。
[结构说明]
本实施例的半导体器件具有形成在存储器单元区域MA中的存储器单元(存储器晶体管、控制晶体管)和形成在外围电路区域PA中的外围晶体管。
图79和图80是示出了本实施例的半导体器件的截面视图。在图79的左边(部分A-A)的图与图4的截面A-A相对应，图79的中央图(部分B-B)与图4的B-B截面相对应，在图79的右边的图(部分C-C)与C-C截面相对应。
如图79所示，存储器单元由具有控制栅极电极部CG的控制晶体管和具有存储器栅极电极部MG的存储器晶体管组成。如图79的左边的附图所示，本实施例的存储器单元具有与第五实施例(图66)的构造相似的构造。
具体描述如下，存储器单元具有布置在半导体衬底600(p阱PW)之上的控制栅极电极部CG和布置在半导体衬底600(p阱PW)之上并且与控制栅极电极部CG相邻的存储器栅极电极部MG。例如，存储器栅极电极部MG由硅膜(604和607)构成，而控制栅极电极部CG由金属电极膜616和在金属电极膜616上的金属膜617构成。
存储器单元进一步具有布置在控制栅极电极部CG与半导体衬底600(p阱PW)之间的绝缘膜和金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。如图79所示，存储器单元具有作为绝缘膜的氧化硅膜610和高k绝缘膜(高介电常数膜)611。进一步地，高k绝缘膜611与控制栅极电极部CG在其之间具有作为金属化合物膜的氮化钛膜612。
高k绝缘膜(高介电常数膜)611位于控制栅极电极部CG与半导体衬底600(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
氮化钛膜612(金属化合物膜)位于控制栅极电极部CG与半导体衬底600(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
存储器单元进一步具有布置在存储器栅极电极部MG与半导体衬底600(p阱PW)之间的绝缘膜ONO(601、602、603)。绝缘膜ONO由例如氧化硅膜601、在氧化硅膜601上的氮化硅膜602、和在氮化硅膜602上的氧氮化硅膜603组成。氮化硅膜602将充当电荷积累部。
绝缘膜ONO(601、602、603)位于存储器栅极电极部MG与半导体衬底600(p阱PW)之间。该存储器栅极电极部MG在其上具有氧化硅膜608。绝缘膜ONO(601、602、603)、存储器栅极电极部MG和氧化硅膜608的堆叠膜在其侧壁上具有侧壁形状的氧化硅膜609。
这意味着，控制栅极电极部CG与存储器栅极电极部MG在其之间具有从存储器栅极电极部MG之侧顺次设置的氧化硅膜609、高k绝缘膜(高介电常数膜)611和金属化合物膜(氮化钛膜612)。
存储器单元进一步具有形成在半导体衬底600的p阱PW中的源极区域MS和漏极区域MD。
源极区域MS由形成为与控制栅极电极部CG的侧表面自对准的n+型半导体区域614组成，而漏极区域MD由从存储器栅极电极部MG的侧表面下方形成的n+型半导体区域614组成。
存储器单元区域MA具有作为层间绝缘膜的氧化硅膜615，并且进一步地，该氧化硅膜615在其上具有作为层间绝缘膜的氧化硅膜618。该氧化硅膜618在其上具有布线620等。
然而，在本实施例中，如图79的中央图所示，元件隔离区域606穿透绝缘膜ONO并且到达半导体衬底的中间。
在第一实施例中，如参考图4所描述的，有源区域(影线部分)设置为按照线形状在方向X上延伸，从而布置了存储器单元阵列。多个存储器单元阵列布置在方向Y上(栅极宽度方向)。在图79的中央图中的截面B-B中，作为替代方案，交替地布置了有源区域(p阱PW的暴露区域)和元件隔离区域606。在本实施例中，元件隔离区域606形成为穿透绝缘膜ONO。在方向X上按照线形状延伸的有源区域，经由在方向Y上延伸的耦合部彼此耦合，从而该耦合在其上具有绝缘膜ONO。
在图80中示出的外围晶体管具有与第五实施例(图66)中的构造相似的构造，从而省略了对其的说明。存储器单元的操作示例与第一实施例的存储器单元的操作示例相似，从而省略了对其的说明。
在本实施例中，与第五实施例相似，控制栅极电极部CG与存储器栅极电极部MG在其之间具有高k绝缘膜(高介电常数膜)611，从而在擦除时缓和了在存储器栅极电极部MG的在控制栅极电极部CG之侧的端部(角部)处的电场强度。这可以减少电荷在电荷积累部(氮化硅膜602)中的不均匀分布，从而改进了擦除精度。尤其，即使在使用上面所提及的FN隧穿机制来执行擦除操作的情况下，也可以改进擦除精度。
此外，控制晶体管还采用高k/金属构造以减小控制栅极电极部CG的电阻并且减小控制晶体管的功耗。结果，所得控制晶体管可以具有改进的特性。
在本实施例中，元件隔离区域606穿透绝缘膜ONO，从而可以抑制在元件隔离区域606上的经由绝缘膜ONO的电荷扩散。结果，存储器单元可以具有改进的操作特性。
在本实施例中，虽然已经对n-MOS型存储器单元进行了详细描述，但是具有本实施例的构造的p-MOS型存储器单元也可以产生与n-MOS型存储器单元相似的优点。同样，虽然n-MOS型晶体管作为外围晶体管的示例示出，但是也可以将p-MOS型晶体管用作外围晶体管，或者可以在外围电路区域PA中形成n-MOS型晶体管和p-MOS型晶体管两者。
[制造方法的说明]
接下来将参考图81至图98对制造本实施例的半导体器件的方法进行描述。图81至图98是示出了本实施例的半导体器件的制造步骤的截面视图。
下文将参考这些附图对在存储器单元区域MA中形成存储器单元和在外围电路区域PA中形成外围晶体管的步骤进行描述。
首先，如图81和图82所示，在半导体衬底600中形成p阱PW、并且在半导体衬底600上形成由氧化硅膜601、氮化硅膜602和氧氮化硅膜603组成的绝缘膜ONO之后，在半导体衬底600的主表面中形成元件隔离区域606。
更加具体地，可以通过按照与第一实施例相似的方式将p型杂质(例如，硼(B))离子注入在半导体衬底600中，来形成在半导体衬底600中的p阱PW。
接下来，在半导体衬底600(p阱PW)上形成绝缘膜ONO(601、602、603)，之后，形成多晶硅膜604和在多晶硅膜604上的氮化硅膜605。首先，在半导体衬底600上形成氧化硅膜601。例如，通过热氧化形成该氧化硅膜601为具有约4nm的厚度。可以使用CVD等形成氧化硅膜601。然后，例如通过CVD将约6nm厚的氮化硅膜602沉积在氧化硅膜601上。该氮化硅膜602成为存储器单元的电荷积累部并且成为构造绝缘膜ONO的中间层。接下来，通过CVD等将约8nm厚的氧氮化硅膜603沉积在氮化硅膜602上。结果，可以形成由氧化硅膜601、氮化硅膜602和氧氮化硅膜603组成的绝缘膜ONO。
然后，通过CVD等在氧氮化硅膜603(绝缘膜ONO)上形成约20nm厚的多晶硅膜604。该多晶硅膜604将作为存储器栅极电极部MG的一部分。然后，通过CVD等在多晶硅膜604上形成约50nm厚的氮化硅膜605。
接下来，形成元件隔离区域606。可以使用在第一实施例中所描述的STI来形成该元件隔离区域606。具体描述如下，形成穿透氮化硅膜605、多晶硅膜604和绝缘膜ONO并且到达半导体衬底600(p阱PW)的约150nm深的元件隔离沟槽，并且使用氧化硅膜填充该沟槽以形成元件隔离区域606。
接下来，如图83和图84所示，在去除氮化硅膜605之后，在元件隔离区域606和多晶硅膜604上形成具有等于或大于去除的氮化硅膜605的厚度的厚度的多晶硅膜607。结果，通过多晶硅膜607使由元件隔离区域606隔离的多个多晶硅膜604彼此耦合。这两层多晶硅膜604和607将作为存储器栅极电极部MG。然后，通过CVD等在多晶硅膜607上形成氧化硅膜608。
接下来，如图85和图86所示，通过光刻技术在存储器栅极电极部形成区域中形成光致抗蚀剂膜(未图示)。将该光致抗蚀剂膜用作掩模，对氧化硅膜608、多晶硅膜607和604、和绝缘膜ONO进行干法蚀刻。结果，经由绝缘膜ONO在半导体器件600(p阱PW)上形成存储器栅极电极部MG(多晶硅膜604和607)。该存储器栅极电极部MG在其上具有残留的氧化硅膜608。
接下来，如在第五实施例中的，在存储器栅极电极部MG的侧壁上形成侧壁形状的氧化硅膜609。接下来，在半导体衬底600上形成氧化硅膜610，然后在半导体衬底600(p阱PW)上，包括在氧化硅膜(侧壁膜)609和氧化硅膜608上，如第五实施例中所示形成高k绝缘膜611、氮化钛膜612和多晶硅膜613。
接下来，如图87和图88所示，使用掩模膜(未图示)覆盖多晶硅膜613的在外围电路区域PA中的上表面，并且对在存储器单元区域MA中的多晶硅膜613进行回蚀刻。在该回蚀刻步骤中，如在第五实施例中的，通过各向异性干法蚀刻去除距其表面预定厚度的多晶硅膜613。通过该步骤，将多晶硅膜613按照侧壁形状(侧壁膜形状)经由氧化硅膜(侧壁膜)609、高k绝缘膜611和氮化钛膜612留在存储器栅极电极部MG的两侧(绝缘膜ONO、多晶硅膜604、607和氧化硅膜608的堆叠膜的两侧)。按照侧壁形状位于区域CCA之侧的多晶硅膜613是用于控制栅极电极部的置换的多晶硅膜。接下来，去除上面所提及的掩模(未图示)。
接下来，如图89和图90所示，在去除按照侧壁形状位于区域MMA之侧的多晶硅膜613的同时，在外围电路区域PA中形成用于栅极电极部的置换的多晶硅膜613。接下来，形成存储器单元的源极区域MS和漏极区域MD并且形成外围晶体管的源极/漏极区域SD。这些步骤与第五实施例的这些步骤相似。
之后，通过在第一实施例中所描述的硅化物技术，可以在存储器单元的源极区域MS和漏极区域MD上以及在外围晶体管的源极/漏极区域SD上形成金属硅化物膜(未图示)。
接下来，如图91至图98所示，使用金属电极膜616等置换多晶硅膜613以形成存储器单元的控制栅极电极部CG和外围晶体管的栅极电极部GE。
首先，如图91和图92所示，通过CVD等在多晶硅膜613和氧化硅膜608上形成作为层间绝缘膜的氧化硅膜615。接下来，如图93和图94所示，使用CMP等将该氧化硅膜615的上部抛光直到多晶硅膜613的在存储器单元区域MA和外围电路区域PA中的表面暴露出来为止。接下来，通过蚀刻去除多晶硅膜613。通过该步骤，如图95和图96所示，在外围电路区域PA中，在存储器单元区域MA的控制栅极电极部形成区域中形成凹槽(沟槽、洼槽)TCG，并且在外围晶体管的栅极电极部形成区域中形成凹槽(沟槽、洼槽)TGE。
接下来，如在第五实施例中的，经由金属电极膜616，在凹槽TCG和凹槽TGE中以及在氧化硅膜615上，形成金属膜617。接下来，如图97和图98所示，通过CMP等去除金属电极膜616和金属膜617直到氧化硅膜615的表面暴露出来为止。由此，经由金属电极膜616使用金属膜617填充凹槽TCG和凹槽TGE，形成存储器单元的控制栅极电极部CG和外围晶体管的栅极电极部GE。
接下来，如在第五实施例中的，通过CVD等将氧化硅膜618作为层间绝缘膜沉积在氧化硅膜615、氧化硅膜608、控制栅极电极部CG和栅极电极部GE上。接下来，在所得氧化硅膜618中形成塞(未图示)，并且进一步地，在氧化硅膜618上形成布线620(参考图79和图80)。之后，通过重复形成层间绝缘膜、塞和布线的步骤可以形成两个或多个布线层。
通过上面所提及的步骤，可以形成本实施例的半导体器件。由此，通过上面所提及的步骤，可以在相同的半导体衬底上高效地形成存储器单元和外围晶体管，该存储器单元形成在存储器单元区域MA中并且具有的控制晶体管，该控制晶体管具有高k绝缘膜和金属电极膜，该外围晶体管形成在外围电路区域PA中并且具有高k绝缘膜和金属电极膜。换言之，可以将用于其控制晶体管的采用高k/金属构造的存储器单元和采用高k/金属构造的外围晶体管装载在相同的半导体衬底上。
根据本实施例，在第一实施例中所描述的多晶硅膜105，即在形成侧壁形状的存储器栅极电极部MG时构造侧壁的膜，变得不必要。因此，形成或去除多晶硅膜105的步骤变得不必要，从而可以简化半导体器件的制造步骤。
此外，根据本实施例，通过在半导体衬底上形成绝缘膜ONO之后形成元件隔离区域，可以形成元件隔离区域606从而使其穿透绝缘膜ONO。如上面所描述的，这使得可以抑制在元件隔离区域606上的经由绝缘膜ONO的电荷扩散，从而提供操作特性得到改进的存储器单元。
(第七实施例)
在第五实施例中，虽然在经由氧化硅膜509等在存储器栅极电极部MG的两侧形成侧壁形状(侧壁膜形状)的多晶硅膜513之后，去除了位于区域MMA之侧的多晶硅膜513，但是该多晶硅膜也可以余留下来。接下来将参考附图对本实施例的半导体器件的结构进行描述。
[结构说明]
本实施例的半导体器件具有形成在存储器单元区域MA中的存储器单元(存储器晶体管、控制晶体管)和形成在外围电路区域PA中的外围晶体管。
图99是示出了本实施例的半导体器件的截面视图。如图99所示，本实施例的存储器单元由具有控制栅极电极部CG的控制晶体管和具有存储器栅极电极部MG的存储器晶体管组成。
除了区域MMA在其中具有伪控制栅极电极部DCG之外，本实施例与第五实施例(图66)相似。
具体描述如下，存储器单元具有布置在半导体衬底700(p阱PW)之上的控制栅极电极部CG、布置在半导体衬底700(p阱PW)之上并且与控制栅极电极部CG相邻的存储器栅极电极部MG、和布置在半导体衬底700(p阱PW)之上并且与存储器栅极电极部MG相邻的伪控制栅极电极部DCG。例如，存储器栅极电极部MG由硅膜构成，而控制栅极电极部CG由金属电极膜716和在金属电极膜716上的金属膜717构成。伪控制栅极电极部DCG由金属电极膜716和在金属电极膜716上的金属膜717构成。
存储器单元进一步具有布置在控制栅极电极部CG与半导体衬底700(p阱PW)之间的绝缘膜和金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。如图99所示，存储器单元具有作为绝缘膜的氧化硅膜710和高k绝缘膜(高介电常数膜)711。进一步地，高k绝缘膜711与控制栅极电极部CG在其之间具有作为金属化合物膜的氮化钛膜712。
高k绝缘膜(高介电常数膜)711位于控制栅极电极部CG与半导体衬底700(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
氮化钛膜712(金属化合物膜)位于控制栅极电极部CG与半导体衬底700(p阱PW)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。
存储器单元进一步具有布置在伪控制栅极电极部DCG与半导体衬底700(p阱PW)之间的绝缘膜和金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。如图99所示，存储器单元具有作为绝缘膜的氧化硅膜710和高k绝缘膜(高介电常数膜)711。进一步地，高k绝缘膜711与伪控制栅极电极部DCG在其之间具有作为金属化合物膜的氮化钛膜712。
高k绝缘膜(高介电常数膜)711位于伪控制栅极电极部DCG与半导体衬底700(p阱PW)之间以及伪控制栅极电极部DCG与存储器栅极电极部MG之间。
氮化钛膜712(金属化合物膜)位于伪控制栅极电极部DCG与半导体衬底700(p阱PW)之间以及伪控制栅极电极部DCG与存储器栅极电极部MG之间。
存储器单元进一步具有布置在存储器栅极电极部MG与半导体衬底700(p阱PW)之间的绝缘膜ONO(704、705、706)。绝缘膜ONO由例如氧化硅膜704、在氧化硅膜704上的氮化硅膜705、和在氮化硅膜705上的氧氮化硅膜706组成。氮化硅膜705将充当电荷积累部。
绝缘膜ONO(704、705、706)位于存储器栅极电极部MG与半导体衬底700(p阱PW)之间。该存储器栅极电极部MG在其上具有氧化硅膜708。绝缘膜ONO(704、705、706)、存储器栅极电极部MG和氧化硅膜708的堆叠膜在其侧壁在其上具有侧壁形状的氧化硅膜709。
这意味着，控制栅极电极部CG与存储器栅极电极部MG在其之间具有从存储器栅极电极部MG之侧顺次设置的氧化硅膜709、高k绝缘膜(高介电常数膜)711和金属化合物膜(氮化钛膜712)。
存储器单元进一步具有形成在半导体衬底700的p阱PW中的源极区域MS和漏极区域MD。
源极区域MS由形成为与控制栅极电极部CG的侧表面自对准的n+型半导体区域714组成，而漏极区域MD由从存储器栅极电极部MG的侧表面下方形成的n+型半导体区域714组成。该漏极区域MD在其之上具有伪栅极电极部DCG。然而，该伪控制栅极电极部DCG不会对存储器单元的操作有贡献。例如，在存储器单元操作时，通过将伪控制栅极电极部DCG设置为在浮置电位或固定电位(例如，0V的接地电位)，对伪控制栅极电极部DCG进行控制，使其不会对存储器单元的操作有贡献。
存储器单元区域MA具有作为层间绝缘膜的氧化硅膜715，并且该氧化硅膜715在其上具有作为层间绝缘膜的氧化硅膜718。该氧化硅膜718在其上具有布线720等。
本实施例的外围晶体管与第五实施例(图66)的外围晶体管相似，从而省略了对其的说明。除了上面所提及的对伪控制栅极电极部DCG的控制之外，存储器单元的操作示例与第一实施例的操作示例相似，从而省略了对其的说明。
根据本实施例，与第五实施例相似，控制栅极电极部CG与存储器栅极电极部MG在其之间具有高k绝缘膜(高介电常数膜)711，从而，在擦除时缓和了在存储器栅极电极部MG的在控制栅极电极部CG之侧的端部(角部)处的电场强度。这可以减少电荷在电荷积累部(氮化硅膜705)中的不均匀分布，从而改进了擦除精度。尤其，即使在使用上面所提及的FN隧穿机制来执行擦除操作的情况下，也可以改进擦除精度。
此外，控制晶体管也采用高k/金属构造以减小控制栅极电极部CG的电阻并且减小控制晶体管的功耗。结果，所得控制晶体管的性能可以具有改进的特性。
在本实施例中，虽然已经对n-MOS型存储器单元进行了详细描述，但是具有本实施例的构造的p-MOS型存储器单元也可以产生与n-MOS型存储器单元相似的优点。同样，虽然n-MOS型晶体管作为外围晶体管的示例示出，但是也可以将p-MOS型晶体管用作外围晶体管，或者可以在外围电路区域PA中形成n-MOS型晶体管和p-MOS型晶体管两者。
同样，其中每一个在第一实施例中描述的、在图4和图5中示出的存储器阵列的构造或在图6中示出的电路框图示例也可以适用于本实施例的半导体器件。
[制造方法的说明]
接下来，将对本实施例的半导体器件的制造方法(图99)进行描述。在本实施例中，如第五实施例中的图72所示，在将侧壁形状的多晶硅膜(513)留在存储器栅极电极部MG的两侧的同时，形成存储器单元的源极区域MS和漏极区域MD并且形成外围晶体管的源极/漏极区域SD。接下来，如在第五实施例中一样，使用金属电极膜716和在金属电极膜716上的金属膜717置换多晶硅膜(513)以形成存储器单元的控制栅极电极部CG和伪控制栅极电极部DCG以及外围晶体管的栅极电极部GE。
由此，通过上面所提及的步骤，在第五实施例中所描述的去除多晶硅膜(513)的步骤变得不必要。这可以简化半导体器件的制造步骤。
(第八实施例)
在第五实施例的半导体器件中，仅仅外围晶体管使用金属电极膜。构造存储器单元的存储器晶体管和控制晶体管也可以使用金属电极膜。
下文将参考附图对本实施例的半导体器件的结构进行描述。
[结构说明]
本实施例的半导体器件具有形成在存储器单元区域MA中的存储器单元(存储器晶体管、控制晶体管)和形成在外围电路区域PA中的外围晶体管。
图100是示出了本实施例的半导体器件的截面视图。如图100所示，存储器单元由具有控制栅极电极部CG的控制晶体管和具有存储器栅极电极部MG的存储器晶体管组成。
除了存储器栅极电极部MG的构造之外，本实施例的半导体器件其与第五实施例相似，从而，将仅仅对存储器栅极电极部MG进行描述，将省略对其他构造的说明。
如图100所示，与控制栅极电极部CG或外围晶体管的栅极电极部GE相似地，存储器栅极电极部MG由金属电极膜817和位于金属电极膜817上的金属膜818组成。
由此，本实施例的半导体器件具有与第五实施例的构造相似的构造，从而，如在第五实施例中的，半导体器件可以具有改进的擦除精度。
此外，在本实施例的半导体器件中，控制晶体管和存储器晶体管也使用了金属电极膜。这可以减小控制栅极电极部和存储器栅极电极部的电阻并且减小这些晶体管的功耗。结果，由此得到的控制晶体管可以具有改进的特性。
[制造方法的说明]
接下来将参考图101至图104对制造本实施例的半导体器件的方法进行描述。图101至图104是示出了本实施例的半导体器件的制造步骤的截面视图。
接下来将参考附图对在存储器单元区域MA中形成存储器单元和在外围电路区域PA中形成外围晶体管的步骤进行描述。
如在第五实施例中，在半导体衬底800上形成元件隔离区域和p阱PW。
接下来，如图101所示，在半导体衬底800(p阱PW)上形成绝缘膜ONO(804、805、806)。然后，在绝缘膜ONO上形成阻挡膜ES。
具体描述如下，在半导体衬底800上形成氧化硅膜804。例如通过热氧化形成该氧化硅膜804为具有约4nm的厚度。可以使用CVD等形成氧化硅膜804。接下来，例如通过CVD将约6nm厚的氮化硅膜805沉积在氧化硅膜804上。该氮化硅膜805将充当存储器单元的电荷积累部并且成为构造绝缘膜ONO的中间层。然后，通过CVD将约8nm厚的氧氮化硅膜806沉积在氮化硅膜805上。结果，可以形成由氧化硅膜804、氮化硅膜805和氧氮化硅膜806组成的绝缘膜ONO。
接下来，通过CVD等将约5nm厚的氮化硅膜作为阻挡膜ES沉积在氧氮化硅膜806(绝缘膜ONO)上。
接下来，通过CVD等将约80nm厚的多晶硅膜807沉积在阻挡膜ES上。然后，通过CVD等将约20nm厚的多晶硅膜808沉积在多晶硅膜807上。
接下来，如图102所示，如在第五实施例中的，将绝缘膜ONO、阻挡膜ES、多晶硅膜807和氧化硅膜808图案化以形成用于存储器栅极电极部的置换的多晶硅膜807。接下来，如在第五实施例中的，在用于存储器栅极电极部的置换的多晶硅膜807的侧壁上形成侧壁形状的氧化硅膜809。
接下来，如图103所示，如在第五实施例中的，在控制栅极电极部形成区域中设置凹槽(沟槽、洼槽)TCG，并且在外围晶体管的栅极电极部形成区域中设置凹槽TGE。此时，还在存储器栅极电极部形成区域中设置凹槽(沟槽、洼槽)TMG。
例如，如在第五实施例中的，在形成氧化硅膜810、高k绝缘膜811、氮化钛膜812、和用于置换的多晶硅膜(未图示)之后，将这些膜(未图示)按照侧壁形状留在用于存储器栅极电极部的置换的多晶硅膜807的两侧。从按照侧壁形状的用于置换的多晶硅膜去除多晶硅膜的位于区域MMA之侧的部分。余留下来的用于置换的多晶硅膜将作为用于控制栅极电极部或栅极电极部的置换的多晶硅膜。然后，形成存储器单元的源极区域MS和漏极区域MD，并且形成外围晶体管的源极/漏极区域SD。接下来，形成作为层间绝缘膜的氧化硅膜816，并且使用CMP等将氧化硅膜816的上部抛光直到用于置换的多晶硅膜的表面暴露出来为止。通过该处理，去除氮化硅膜808，并且将用于置换的多晶硅膜和多晶硅膜807暴露出来。
接下来，通过蚀刻去除用于置换的多晶硅膜和多晶硅膜807，以在存储器栅极电极部形成区域中形成凹槽(沟槽、洼槽)TMG，在控制栅极电极部形成区域中形成凹槽(沟槽、洼槽)TCG，并且在外围晶体管的栅极电极部形成区域中形成凹槽(沟槽、洼槽)TGE。在上面所提及的蚀刻时，去除在存储器栅极电极部形成区域中的凹槽(沟槽、洼槽)的底部处的阻挡膜(氮化硅膜)ES(图103)。
接下来，如在第五实施例中的，经由金属膜817使用金属膜818填充凹槽TMG、TCG和TGE。首先，如图104所示，经由金属电极膜817，在凹槽TMG、TCG和TGE中以及在氧化硅膜816上形成金属膜818。然后，使用CMP等将金属电极膜817和金属膜818抛光直到氧化硅膜816的表面暴露出来为止。结果，在凹槽TMG中形成存储器单元的存储器栅极电极部MG；在凹槽TCG中形成存储器单元的控制栅极电极部CG；以及在凹槽TGE中形成外围晶体管的栅极电极部GE。
接下来，通过CVD等在氧化硅膜816上形成作为层间绝缘膜的氧化硅膜819。然后，在这些氧化硅膜816和819中形成塞，之后，在氧化硅膜819上形成布线821(参考图100)。
通过上面所提及的步骤，可以形成本实施例的半导体器件。由此，通过上面所提及的步骤，可以在相同的半导体衬底上高效地形成存储器单元和外围晶体管，该存储器单元形成在存储器单元区域MA中并且具有高k绝缘膜和金属电极膜，该外围晶体管形成在外围电路区域PA中并且具有高k绝缘膜和金属电极膜。
(第九实施例)
在下文中将参考附图对本实施例的半导体器件的结构进行描述。
[结构说明]
本实施例的半导体器件具有形成在存储器单元区域MA中的存储器单元(存储器晶体管、控制晶体管)和形成在外围电路区域PA中的外围晶体管。
(存储器单元的结构说明)
图105是示出了本实施例的半导体器件的截面视图。如图105所示，存储器单元由具有控制栅极电极部CG的控制晶体管和具有存储器栅极电极部MG的存储器晶体管组成。
具体描述如下，存储器单元具有布置在半导体衬底900(p阱PW)之上的控制栅极电极部CG以及布置在半导体衬底900(p阱PW)之上并且与控制栅极电极部CG相邻的存储器栅极电极部MG。例如，存储器栅极电极部MG由硅膜构成，而控制栅极电极部CG由金属电极膜916和在金属电极膜916上的金属膜917构成。存储器单元进一步具有绝缘膜和设置在控制栅极电极部CG与半导体衬底900(p阱PW)之间的金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。如图105所示，存储器单元具有作为绝缘膜的氧化硅膜904和高k绝缘膜(高介电常数膜)905。进一步地，高k绝缘膜905与控制栅极电极部CG在其之间具有作为金属化合物膜的氮化钛膜906。
存储器单元进一步具有布置在存储器栅极电极部MG与半导体衬底900(p阱PW)之间的绝缘膜ONO(909、910、911)。绝缘膜ONO由例如氧化硅膜909、在氧化硅膜909上的氮化硅膜910、和在氮化硅膜910的氧氮化硅膜911组成。氮化硅膜910将充当电荷积累部。
绝缘膜ONO(909、910、911)布置在存储器栅极电极部MG与半导体衬底900(p阱PW)之间，在控制栅极电极部CG与存储器栅极电极部MG之间，以及在存储器栅极电极部MG与氧化硅膜915之间。这意味着，绝缘膜ONO布置为沿着凹槽的侧壁和底表面延伸，该凹槽由控制栅极电极部CG的侧壁、半导体衬底900(p阱PW)、和氧化硅膜915的侧壁构成。换言之，绝缘膜ONO(909、910、911)在存储器栅极电极部MG与半导体衬底900(p阱PW)之间、在控制栅极电极部CG与存储器栅极电极部MG之间、以及沿着存储器栅极电极部MG的在与控制栅极电极部CG相反之侧的侧表面延伸。凹槽在其底表面上具有洼槽。该洼槽设置为使其从凹槽的底表面的外围向中心部变得更深。
存储器单元进一步具有形成在半导体衬底900的p阱PW中的源极区域MS和漏极区域MD。
源极区域MS由形成为与控制栅极电极部CG的侧表面自对准的n+型半导体区域914组成，而漏极区域MD由从沿着存储器栅极电极部MG的侧表面布置的绝缘膜ONO的下方形成的n+型半导体区域914组成。
存储器单元区域MA具有作为层间绝缘膜的氧化硅膜915，并且该氧化硅膜915在其上具有作为层间绝缘膜的氧化硅膜918。该氧化硅膜918在其上具有布线920等。
(外围晶体管的说明)
如图105所示，外围晶体管具有布置在半导体衬底900(p阱PW)之上的栅极电极部GE和设置在栅极电极部GE的两侧在p阱PW中的源极/漏极区域SD。栅极电极部GE由金属电极膜916和在金属电极膜916上的金属膜917组成。外围晶体管进一步具有布置在栅极电极部GE与半导体衬底900(p阱PW)之间的绝缘膜和金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。外围晶体管具有作为绝缘膜的氧化硅膜904和高k绝缘膜(高介电常数膜)905。高k绝缘膜905与栅极电极部GE在其之间具有作为金属化合物膜的氮化钛膜906。
源极/漏极区域SD由n+型半导体区域914组成。n-型半导体区域914形成为与栅极电极部GE的侧壁自对准。
外围电路区域PA在其中具有作为层间绝缘膜的氧化硅膜915，并且该氧化硅膜915在其上具有作为层间绝缘膜的氧化硅膜918。
由此，在本实施例中，绝缘膜ONO布置在半导体衬底900的洼槽上，从而在擦除时针对绝缘膜ONO的电场增加了。与使用平坦且不具有凹槽的半导体衬底900相比，本实施例可以改进擦除速度。由此，存储器单元可以具有改进的操作特性。
在本实施例中，虽然已经对n-MOS型存储器单元进行了详细描述，但是具有本实施例的构造的p-MOS型存储器单元也可以产生与n-MOS型存储器单元相似的优点。同样，虽然n-MOS型晶体管作为外围晶体管的示例示出，但是也可以将p-MOS型晶体管用作外围晶体管，或者，可以在外围电路区域PA中形成n-MOS型存储器单元和p-MOS型存储器单元两者。
存储器单元的操作示例与第一实施例的存储器单元的操作示例相似，从而省略了对其的说明。
同样，其中每一个在第一实施例中描述的、在图4和图5中示出的存储器阵列的构造或在图6中示出的电路框图示例也可以适用于本实施例的半导体器件。
[制造方法的说明]
接下来将参考图106至图114对制造本实施例的半导体器件的方法进行描述。图106至图114是示出了本实施例的半导体器件的制造步骤的截面视图。
下文将参考这些附图对在存储器单元区域MA中形成存储器单元和在外围电路区域PA中形成外围晶体管的步骤进行描述。
首先，在半导体衬底900的主表面中形成元件隔离区域(未图示)。如在第一实施例中的一样地形成该元件隔离区域。然后，如图106所示，在半导体衬底900中形成p阱PW。如在第一实施例中的一样，该p阱PW通过离子注入形成。
接下来，在半导体衬底(p阱PW)900上形成氧化硅膜904，然后在该氧化硅膜904上形成高k绝缘膜905。具体描述如下，通过热氧化在半导体衬底900(p阱PW)上形成约1nm厚的氧化硅膜904。然后，在氧化硅膜904上形成高k绝缘膜905。例如可以使用氧化铪膜作为高k绝缘膜905。例如，使用CVD等沉积约5nm的氧化铪膜。
然后，通过CVD等将约10nm厚的氮化钛膜906沉积在高k绝缘膜905上。
然后，通过CVD等将约100nm厚的多晶硅膜907沉积在氮化钛膜906上。接下来，通过CVD等将约20nm厚的多晶硅膜908沉积在多晶硅膜907上。
接下来，如图107所示，通过使用光刻技术和干法蚀刻，去除在存储器栅极电极部形成区域中的氧化硅膜908、多晶硅膜907、氮化钛膜906、高k绝缘膜905和氧化硅膜904，以形成凹槽(沟槽、洼槽)TMG。此时，执行蚀刻直到在半导体衬底900(p阱PW)的表面中形成洼槽为止。由此设置的洼槽从凹槽(沟槽、洼槽)TMG的底表面的外围向中心部逐渐变深。
接下来，如图108所示，在凹槽(沟槽、洼槽)TMG中以及在氧化硅膜908上形成绝缘膜(909、910、911)和多晶硅膜912。具体描述如下，首先，例如通过CVD将约4nm厚的氧化硅膜沉积在凹槽(沟槽、洼槽)TMG中以及在氧化硅膜908上。然后，例如通过CVD将约6nm厚的氮化硅膜910沉积在氧化硅膜909上。该氮化硅膜910将成为存储器单元的电荷积累部并且成为构造绝缘膜ONO的中间层。接下来，通过CVD等将约8nm厚的氧氮化硅膜911沉积在氮化硅膜910上。
接下来，通过CVD等，将具有足够用于填充凹槽(沟槽、洼槽)TMG的厚度的多晶硅膜912沉积在绝缘膜ONO(909、910、911)上。
接下来，如图109所示，形成存储器栅极电极部MG。例如，对多晶硅膜912的表面进行回蚀刻。此时，执行该回蚀刻直到多晶硅膜912在凹槽(沟槽、洼槽)TMG中的厚度变为在多晶硅膜907的厚度之下为止。通过该步骤，形成在凹槽(沟槽、洼槽)TMG中的多晶硅膜912将作为存储器栅极电极部MG。
接下来，通过CVD等将氧化硅膜913沉积在绝缘膜ONO(909、910、911)和多晶硅膜912上。然后，通过CMP等去除氧化硅膜913的上部直到多晶硅膜907的表面暴露出来为止。
接下来，如图110所示，形成用于控制栅极电极部的置换的多晶硅膜907和用于栅极电极部的置换的多晶硅膜907。首先，使用光刻技术，形成覆盖控制栅极电极部形成区域和凹槽TMG的上表面的光致抗蚀剂膜(未图示)、以及覆盖栅极电极部形成区域的光致抗蚀剂膜(未图示)。接下来，将这些光致抗蚀剂膜用作掩模，对多晶硅膜907、氮化钛膜906、高k绝缘膜905和氧化硅膜904进行蚀刻(图110)。结果，形成经由绝缘膜ONO与存储器栅极电极部MG相邻的多晶硅膜907。该多晶硅膜907将作为用于控制栅极电极部的置换的多晶硅膜。在外围电极区域PA中的多晶硅膜907将作为用于栅极电极部的置换的多晶硅膜。
接下来，形成存储器单元的源极区域MS和漏极区域MD，并且形成外围晶体管的源极/漏极区域SD。具体描述如下，将在氧化硅膜913和在存储器栅极电极部MG上的多晶硅膜907用作掩模，将n型杂质诸如砷(As)或磷(P)注入到半导体衬底900(p阱PW)的暴露部分中，以形成n+型半导体区域914。在存储器栅极电极部MG之间的n+型半导体区域914将作为存储器单元的漏极区域MD，而在存储器单元区域MA中在多晶硅膜907之侧的n+型半导体区域914将作为存储器单元的源极区域MS。在外围电路区域PA中的n+型半导体区域914将作为外围晶体管的源极/漏极区域SD。在该杂质注入时，由于包括布置在存储器栅极电极部MG上的氧化硅膜913的的高度的高度，高达约120nm，所以，在n型注入时，可以防止n型杂质穿透并且到达在存储器栅极电极部MG的下方的沟道区域。
可以通过在多晶硅膜907的侧壁上形成侧壁膜，将外围晶体管的源极区域MS、漏极区域MD、和源极/漏极区域SD形成为具有LDD结构(参考第一实施例)。可以通过在第一实施例中所描述的硅化物技术，在存储器单元的源极区域MS和漏极区域MD上以及在外围晶体管的源极/漏极区域SD上形成金属硅化物膜(未图示)。
接下来，如图111所示，通过CVD等在多晶硅膜907和存储器栅极电极部MG之上形成作为层间绝缘膜的氧化硅膜915。接下来，如图112所示，使用CMP等将该氧化硅膜915的上部抛光，直到多晶硅膜907的表面暴露出来为止。
接下来，如图113所示，通过蚀刻去除多晶硅膜907。通过该步骤，在控制栅极电极部形成区域中设置凹槽(沟槽、洼槽)TCG，并且在外围晶体管的栅极电极部形成区域中设置凹槽TGE。
接下来，如图114所示，在凹槽TCG和TGE中以及在氧化硅膜915上形成金属电极膜916和金属膜917。例如，在沉积由氮化钽/钛/铝构成的约20nm厚的膜之后，形成铝膜。可以例如通过溅射形成这些膜。然后，使用CMP等去除金属电极膜916和金属膜917直到氧化硅膜915的表面暴露出来为止。
通过该步骤，经由金属电极膜916使用金属膜917填充凹槽TCG和TEG。换言之，在凹槽TCG中形成存储器单元的控制栅极电极部CG，并且在凹槽TGE中形成外围晶体管的栅极电极部GE。
然后，通过CVD等将氧化硅膜918作为层间绝缘膜沉积在氧化硅膜915和栅极电极部GE等上。然后，在该氧化硅膜918中形成塞(未图示)，并且在氧化硅膜918上形成布线920(参考图105)。
通过上面所提及的步骤，可以形成本实施例的半导体器件。由此，通过上面所提及的步骤，可以在相同的半导体衬底上高效地形成存储器单元和外围晶体管，该存储器单元形成在存储器单元区域MA中并且具有高k绝缘膜和金属电极膜，该外围晶体管形成在外围电路区域PA中并且具有控制晶体管，该控制晶体管具有高k绝缘膜和金属电极膜。换言之，可以将采用高k/金属构造的存储器单元和采用高k/金属构造的外围晶体管装载在相同的半导体衬底上。
此外，通过上面所提及的步骤，可以通过在半导体衬底中形成洼槽(TMG)并且在该洼槽上布置绝缘膜ONO，提供具有改进的擦除特性的半导体器件。
(第十实施例)
在第九实施例中，虽然金属电极膜916和在金属电极膜916上的金属膜917的堆叠膜仅仅形成在存储器栅极电极部MG的一侧，但是金属电极膜916和在金属电极膜916上的金属膜917的堆叠膜也可以形成在存储器栅极电极部MG的两侧。
接下来将参考一些附图对本实施例的半导体器件的结构进行描述。
图115是示出了本实施例的半导体器件的截面视图。如图115所示，存储器单元由具有控制栅极电极部CG的控制晶体管和具有存储器栅极电极部MG的存储器晶体管组成。
在本实施例中，存储器栅极电极部MG具有与存储器栅极电极部MG的一侧相邻布置的控制栅极电极部、以及与存储器栅极电极部MG的另一侧相邻布置的伪控制栅极电极部DCG。
存储器栅极电极部MG由硅膜构成，而控制栅极电极部CG由金属电极膜916和在金属电极膜916上的金属膜917构成。伪控制栅极电极部DCG由金属电极膜916和在金属电极膜916上的金属膜917构成。
存储器单元进一步具有设置在控制栅极电极部CG与半导体衬底900(p阱PW)之间的绝缘膜和金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。存储器单元具有作为绝缘膜的氧化硅膜904和高k绝缘膜(高介电常数膜)905。高k绝缘膜905与控制栅极电极部CG在其之间具有作为金属化合物膜的氮化钛膜906。
存储器单元进一步具有设置在伪控制栅极电极部DCG与半导体衬底900(p阱PW)之间的绝缘膜和金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。存储器单元具有作为绝缘膜的氧化硅膜904和高k绝缘膜(高介电常数膜)905。高k绝缘膜905与控制栅极电极部CG在其之间具有作为金属化合物膜的氮化钛膜906。
存储器单元进一步具有布置在存储器栅极电极部MG与半导体衬底900(p阱PW)之间的绝缘膜ONO(909、910、911)。绝缘膜ONO由例如氧化硅膜909、位于氧化硅膜909上的氮化硅膜910、和在氮化硅膜910的氧氮化硅膜911组成。氮化硅膜910将充当电荷积累部。
存储器单元进一步具有形成在半导体衬底700的p阱PW中的源极区域MS和漏极区域MD。
源极区域MS由形成为与控制栅极电极部CG的侧表面自对准的n+型半导体区域914组成，而漏极区域MD由从存储器栅极电极部MG的侧表面下方形成的n+型半导体区域914组成。漏极区域MD在其之上具有伪栅极电极部DCG。然而，该伪控制栅极电极部DCG不会对存储器单元的操作有贡献。例如，在存储器单元操作时，通过将伪控制栅极电极部DCG置于浮置状态下，对伪控制栅极电极部DCG进行控制，使其不会对存储器单元的操作有贡献。
按照以下方式执行半导体器件的这类制造步骤。例如，在第九实施例中的图110中示出的步骤中，执行图案化从而将多晶硅膜907留在存储器栅极电极部MG的两侧。在将多晶硅膜907留在存储器栅极电极部MG的两侧的同时，形成存储器单元的源极区域MS和漏极区域MD以及外围晶体管的源极/漏极区域SD。然后，如在第九实施例中的一样，用金属电极膜916和金属膜917置换多晶硅膜907。
由此，通过在存储器栅极电极部MG的一侧设置控制栅极电极部CG并且在另一侧设置伪控制栅极电极部DCG，可以抑制阈值电压由于干扰应力而发生变化。换言之，使干扰耐抗性得到改进。
在本实施例中，生成引起干扰的热载流子的、存储器栅极电极部MG与漏极区域MD，在其之间具有伪控制栅极电极部DCG。该伪控制栅极电极部DCG的存在被认为会抑制热载流子的影响。
(第十一实施例)
在第一实施例中，外围晶体管已经采用了高k/金属构造。作为替代方案，一些外围晶体管可以使用由例如通过使用硅膜而不使用高k金属构造而构成的栅极电极部GE。
接下来将参考一些附图对本实施例的半导体器件的结构进行描述。
[结构说明]
本实施例的半导体器件具有形成在存储器单元区域MA中的存储器单元(存储器晶体管、控制晶体管)和形成在外围电路区域PA中的外围晶体管。
图116是示出了本实施例的半导体器件的一些外围晶体管的构造的截面视图。本实施例的半导体器件与第一实施例的半导体器件在其他构造方面，即存储器单元的构造和其他外围晶体管的构造方面相似。
如图116所示，本实施例的半导体器件的一些外围晶体管具有布置在半导体衬底1100(p阱PW)之上的栅极电极部GE和设置在栅极电极部GE的两侧在p阱PW中的源极/漏极区域SD。栅极电极部GE由硅膜构成。该硅膜在其之上具有金属硅化物膜SIL。外围晶体管具有布置在栅极电极部GE与半导体衬底1100(p阱PW)之间的绝缘膜和金属化合物膜。绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。如图116所示，外围晶体管具有作为绝缘膜的氧化硅膜1113和高k绝缘膜(高介电常数膜)1114。高k绝缘膜1114与栅极电极部GE在其之间具有作为金属化合物膜的氮化钛膜1115。
栅极电极部GE在其侧壁部上具有由绝缘膜构成的侧壁膜SW。源极/漏极区域SD由n+型半导体区域1119b和n-型半导体区域1119a构成。n-型半导体区域1119a形成为与栅极电极部GE的侧壁自对准。n+型半导体区域1119b形成为与侧壁膜SW的侧表面自对准，并且具有比n-型半导体区域1119a的结深度更深的结深度和比其杂质浓度更高的杂质浓度。该源极/漏极区域SD(n+型半导体区域1119b)在其之上具有金属硅化物膜SIL。
外围电路区域PA在其中具有作为层间绝缘膜的氧化硅膜1121，并且该氧化硅膜1121在其上具有作为层间绝缘膜的氧化硅膜1124。
在这类外围晶体管形成区域中，栅极电极部GE可以通过例如图案化形成，无需按照在第一实施例的图36至图40中示出的步骤中形成氮化硅膜117。然后，如在存储器栅极电极部MG和控制栅极电极部CG中，将金属硅化物膜SIL形成在由硅膜构成的栅极电极部GE之上。
由此，例如，多个外围晶体管中的一些外围晶体管可以构造为具有由硅膜构成而无需使用高k/金属构造的栅极电极部GE。也可以将所有外围晶体管的栅极电极部GE形成为，由硅膜构成的的栅极电极部GE。
(第十二实施例)
在第一实施例的半导体器件中，存储器栅极电极部MG具有侧壁形状。此外，控制栅极电极部CG也可以具有侧壁形状。
接下来将参考附图对本实施例的半导体器件的结构进行描述。
[结构说明]
本实施例的半导体器件具有形成在存储器单元区域MA中的存储器单元(存储器晶体管、控制晶体管)和形成在外围电路区域PA中的外围晶体管。
图117是示出了本实施例的半导体器件的存储器单元的构造的截面视图。除了具有侧壁形状的控制栅极电极部CG之外，本半导体器件与第一实施例的半导体器件相似。
如图117所示，本实施例的存储器单元具有布置在半导体衬底100(p阱PW)之上的控制栅极电极部CG和布置在半导体衬底100(p阱PW)之上并且与控制栅极电极部CG相邻的存储器栅极电极部MG。例如，控制栅极电极部CG和存储器栅极电极部MG中的每一个均由硅膜构成。该氧化硅膜在其之上具有金属硅化物膜SIL。进一步地，控制栅极电极部CG和存储器栅极电极部MG中的每一个均具有侧壁形状。
在形成这类存储器单元时，例如，可以通过各向异性干法蚀刻以去除距其表面预定的厚度的在第一实施例的图32中示出的多晶硅膜116。通过该步骤，可以留下侧壁形状(侧壁膜形状)的多晶硅膜116。然后，如图39所示，将氮化硅膜117用作掩模，在外围电路区域PA中形成用于栅极电极部的置换的多晶硅膜116。这之后的步骤与第一实施例的这些步骤相似。
由此，存储器栅极电极部MG和控制栅极电极部CG可以两者都具有侧壁形状。这可以将存储器栅极电极部MG和控制栅极电极部CG小型化。
已经基于本发明的实施例对本发明人做出的本发明进行了具体描述。毋庸置疑，本发明并不限于上面所提及的实施例或由上面所提及的实施例限制，而是在不背离本发明的范围的情况下，可以对本发明做出改变。
[附注1]
一种半导体器件，具有：
半导体衬底；
第一栅极电极部，布置在半导体衬底之上；
第二栅极电极部，布置在半导体衬底之上，布置为与第一栅极电极部相邻；
第一绝缘膜，形成在第一栅极电极部与半导体衬底之间；
第二绝缘膜，形成在第二栅极电极部与半导体衬底之间、在第一栅极电极部与第二栅极电极部之间、以及沿着第二栅极电极部的在与第一栅极电极部之侧相反之侧的侧表面，并且在第二绝缘膜中具有电荷累积部；以及
金属化合物膜，布置在第一栅极电极部与第一绝缘膜之间，
第一绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。
[附注2]
在根据附注1的半导体器件中，
半导体衬底在其第一区域中具有第一元件，该第一元件具有第一栅极电极部、第二栅极电极部、第一绝缘膜和第二绝缘膜。
半导体衬底在其第二区域中具有第二元件，第二元件具有经由第三绝缘膜布置在半导体衬底之上的第三栅极电极部、和形成在第三栅极电极部的两侧在半导体衬底中的源极/漏极区域，
第三绝缘膜具有高介电常数膜，以及
第三栅极电极部具有金属膜或金属化合物膜。
[附注3]
一种用于制造半导体器件的方法，具有以下步骤：
(a)经由第一绝缘膜在半导体衬底之上形成第一导电膜；
(b)对第一绝缘膜和第一导电膜进行蚀刻，以在半导体衬底的第一区域中形成第一凹槽；
(c)在第一导电膜和第一凹槽之上，顺次形成第二绝缘膜和第二导电膜；
(d)去除第二绝缘膜和第二导电膜，直到第一导电膜暴露出来为止；以及
(e)对第一绝缘膜和第一导电膜进行蚀刻，以将第一导电膜经由第一绝缘膜留在与第一区域相邻的第二区域中。
[附注4]
根据附注3的制造半导体器件的方法，
步骤(e)是也将第一导电膜经由第一绝缘膜留在第三区域中的步骤。
[附注5]
根据附注4的制造半导体器件的方法，
在步骤(e)之后进行以下步骤：
(f)在第一导电膜之上形成第三绝缘膜；
(g)去除第三绝缘膜直到第一导电膜暴露出来为止；
(h)去除第一导电膜以形成第二凹槽；以及
(i)在第二凹槽中形成金属膜或金属化合物膜。

Claims (8)

1.一种半导体器件，包括：
半导体衬底；
第一栅极电极，布置在所述半导体衬底之上；
第二栅极电极，布置在所述半导体衬底之上以便与所述第一栅极电极相邻；
第一绝缘膜，形成在所述第一栅极电极与所述半导体衬底之间；
第二绝缘膜，形成为使得所述第二绝缘膜从所述第二栅极电极与所述半导体衬底之间延伸到所述第一栅极电极与所述第二栅极电极之间，所述第二绝缘膜具有电荷积累部；以及
第三绝缘膜，形成为使得所述第三绝缘膜从所述第一栅极电极与所述第一绝缘膜之间延伸到所述第一栅极电极与所述第二绝缘膜之间，
其中所述第三绝缘膜覆盖第二栅极电极侧的所述第一栅极电极的下部的角部，
其中所述第一绝缘膜包括氧化硅膜，以及
其中所述第三绝缘膜具有比氮化硅膜的介电常数更高的介电常数。
2.根据权利要求1所述的半导体器件，
其中所述第二栅极电极部以侧壁形状经由所述第二绝缘膜和所述第三绝缘膜位于所述第一栅极电极部的一侧上。
3.根据权利要求1所述的半导体器件，
其中所述第一栅极电极包括金属化合物膜，
其中所述金属化合物膜位于所述第一栅极电极与所述第三绝缘膜之间，以及
其中所述金属化合物膜从所述第一栅极电极与所述半导体衬底之间的位置延伸到所述第一栅极电极和所述第二栅极电极之间的位置。
4.根据权利要求1所述的半导体器件，
其中所述第一栅极电极包括硅膜。
5.根据权利要求1所述的半导体器件，
其中所述第一栅极电极包括金属膜或金属化合物膜。
6.根据权利要求1所述的半导体器件，
其中所述第二栅极电极包括硅膜。
7.根据权利要求1所述的半导体器件，
其中所述第二栅极电极部包括金属膜或金属化合物膜。
8.根据权利要求1所述的半导体器件，
其中所述半导体衬底在所述半导体衬底的第一区域中具有第一元件，所述第一元件具有所述第一栅极电极、所述第二栅极电极、所述第一绝缘膜、所述第二绝缘膜和所述第三绝缘膜，
其中所述半导体衬底在所述半导体衬底的第二区域中具有第二元件，所述第二元件具有第三栅极电极和源极/漏极区域，所述第三栅极电极经由第四绝缘膜和第五绝缘膜布置在所述半导体衬底之上，所述源极/漏极区域形成在所述第三栅极电极的两侧的所述半导体衬底中，
其中所述第五绝缘膜具有比氮化硅膜的介电常数更高的介电常数，以及
其中所述第三栅极电极包括金属化合物或金属化合物膜。
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