以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
本実施の形態の不揮発性半導体記憶装置(半導体装置)およびその製造工程を図面を参照して説明する。図1〜図13は、本発明の一実施の形態である不揮発性半導体記憶装置の製造工程中の要部断面図であり、そのうちの図8は図7の部分拡大断面図である。
図1〜図13においては、メモリセル部A1とメモリ周辺回路部に半導体素子が形成される様子が示されている。また、特に、書き込みなどで高い電圧が必要となるため、メモリ周辺回路部では高耐圧素子部A2と通常の素子部A3が形成される様子が示されている。メモリセル部A1とメモリ周辺回路部(高耐圧素子部A2と通常の素子部A3)は隣り合っていなくともよいが、理解を簡単にするために、図1〜図13においてはメモリセル部A1の隣にメモリ周辺回路部を図示している。また、本実施の形態においては、メモリセル部A1にnチャネル型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)を形成する場合について説明するが、導電型を逆にしてpチャネル型のMISFETをメモリセル部A1に形成することもできる。同様に、本実施の形態においては、メモリ周辺回路部にnチャネル型のMISFETを形成する場合について説明するが、導電型を逆にしてpチャネル型のMISFETをメモリ周辺回路部に形成することもできる。また、メモリ周辺回路部に、CMOSFET(Complementary MOSFET)またはCMISFET(Complementary MISFET)などを形成することもできる。また、本実施の形態においては、良好な素子特性を与えるため、ゲート絶縁膜を素子分離領域形成前に形成するプロセス(製造工程)を用いているが、本発明の(高電界を与える)構造は本質的に素子分離領域の形成法に拠らないものであるため、従来広く用いられている素子分離工程、例えばSTI(Shallow Trench Isolation)やLOCOS(Local Oxidization of Silicon )を行った後、ゲート絶縁膜形成工程を行なうことができる。
まず、図1に示されるように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(ウエハ)1を準備する。次に、半導体基板1の表面を熱酸化した後(熱酸化膜を形成した後)、イオン打ち込み法(例えばホウ素などの不純物をイオン注入する)などにより半導体基板1表面に、例えばp型ウエル2,3,4を形成する。p型ウエル2,3,4は、半導体基板1の主面から所定の深さに渡って形成される。
それから、一度、熱酸化膜を除去した後、犠牲酸化を行い再び除去し、ゲート酸化を行う。このとき、高耐圧素子部(高耐圧部)A2で最も厚いゲート絶縁膜が必要となるため、その膜厚(高耐圧素子部A2で必要なゲート絶縁膜の膜厚)にあわせて酸化して高耐圧素子部A2にゲート絶縁膜5を形成する。他の部分(高耐圧素子部A2以外の領域)の酸化膜はフォトリソグラフィ法などを用いて除去する。次に、他の領域A1,A3(で必要なゲート絶縁膜の膜厚)にあわせて酸化を行い、例えば3nmの厚みのゲート絶縁膜6をメモリセル部A1および素子部A3に形成する。この2回目の酸化時(ゲート絶縁膜6形成時)に、最初に形成した高耐圧部A2のゲート絶縁膜5も更に(例えば3nm分)厚くなる。そのため、最初の酸化時には、この(ゲート絶縁膜5の)膜厚変化分を見込んで酸化すればよい。さらに多くの膜厚種が必要な場合には、この工程を繰り返し行うことで形成することができる。また、フォトレジストと接触した酸化膜は耐圧低下が引き起こされることが知られている。そこで、フォトレジスト塗布前に、例えば5nm程度の薄い酸化膜(酸化シリコン膜)をCVD(Chemical Vapor Deposition)法で半導体基板1上に堆積してもよい。CVD膜(CVD法で形成した酸化シリコン膜)は熱酸化膜(熱酸化法で形成した酸化シリコン膜)に比べフッ酸に対して早いエッチング速度をもつ(エッチングされやすい)ため、堆積しても不要部のゲート絶縁膜(酸化膜)除去時に容易に取り除くことができる。
次に、ゲート絶縁膜5,6の形成後、図2に示されるように、多結晶シリコン膜7および窒化シリコン膜(シリコン窒化膜)8をCVD法などを用いて半導体基板1上に順に形成する。多結晶シリコン膜7の膜厚は、例えば30nm程度であり、窒化シリコン膜8の膜厚は、例えば50nm程度である。
次に、図3に示されるように、例えばフォトリソグラフィ法などを用いて、窒化シリコン膜8、多結晶シリコン膜7、ゲート絶縁膜5,6および半導体基板1(p型ウエル2,3,4)を例えば300nmの深さまで選択的にエッチングして、素子分離領域の形成予定領域に溝9を形成する。
次に、図4に示されるように、溝9から露出した半導体基板1(p型ウエル2,3,4)の表面を例えば10nm程度熱酸化した後、CVD法などを用いて例えば500nm程度の厚みを有する酸化シリコン膜(シリコン酸化膜)を溝9を埋めるように半導体基板1上に堆積し、CMP(Chemical Mechanical Polishing)法などを用いて研磨する。これにより、窒化シリコン膜8の表面が露出するように平坦化を行い、溝9の内部に酸化シリコン膜を埋込んで素子分離領域10を形成する。そして、窒化シリコン膜8を例えばウエットエッチングなどにより除去する。ここで、必要ならば閾値設定のためチャネル表面に例えばボロン(B:ホウ素)などのp型(アクセプタとして機能する不純物)の不純物11をイオン注入(イオン打ち込み)することができる。図4においては、高耐圧部A2のp型ウエル3の表面近傍領域に不純物11をイオン注入した様子が模式的に示されているが、メモリセル部A1のp型ウエル2の表面近傍領域に不純物11をイオン注入してもよい。これより、メモリセル部A1に形成するメモリセルの選択ゲート下のチャネル領域の不純物濃度(不純物の電荷密度)を調節することができ、例えば選択ゲートの閾値をVcg=0Vのオフ状態において10−9A/μmの電流値となるように設定することができる。なお、イオン注入された不純物11は、図5およびそれ以降では図示を省略している。
次に、図5に示されるように、半導体基板1上に例えばCVD法などを用いて、例えば150nm程度の厚みを有する多結晶シリコン膜12を堆積し、nチャネル型MISFETが形成されるべき領域(の多結晶シリコン膜12)に例えばリン(P)などの不純物を高濃度にドーピングする。それから、多結晶シリコン膜12上に、例えば50nm程度の厚みを有する酸化シリコン膜13を例えばCVD法などを用いて積層(形成)する。
次に、図6に示されるように、フォトリソグラフィ法などを用いて、酸化シリコン膜13、多結晶シリコン膜12および多結晶シリコン膜7(の積層膜)を選択的にエッチングしてメモリセルのメモリゲートを形成する側をパターニングする。これにより、後述するメモリゲートと不純物拡散層との形成予定領域が露出される。それから、後で選択ゲートとなるパターン化された多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13(の積層膜)をマスクとして用いて、図6で模式的に示されているように、不純物14をイオン注入(イオン打ち込み)する。不純物14は、必要に応じて、p型の不純物(例えばホウ素など)またはn型の不純物(例えばヒ素またはリンなど)を選択することができる。これにより、メモリゲート形成予定領域とそれに隣接する不純物拡散層形成予定領域とに不純物14が導入され、後で形成されるメモリゲートの下の領域(チャネル領域)の不純物濃度(不純物の電荷密度)を調整することができる。このため、この後形成される不純物拡散層とのPN接合によって生じる電界を高くすることができ、また閾値を設定(調整)することができる。図6においては、不純物14をイオン注入した様子が模式的に示されているが、イオン注入された不純物14は、図7およびそれ以降では図示を省略している。
次に、図7および図7のメモリゲート形成予定領域近傍の部分拡大断面図である図8に示されるように、犠牲酸化した後、半導体基板1上に熱酸化により例えば6〜7nm程度の厚みの酸化シリコン膜15aを形成し、その酸化シリコン膜15a上に例えば8〜9nm程度の厚みの窒化シリコン膜15bを堆積(形成)し、その窒化シリコン15b膜上に例えば7〜8nm程度の厚みの酸化シリコン膜15cを堆積(形成)して、積層膜15を形成する。図7においては、理解を簡単にするために、酸化シリコン膜15a、窒化シリコン膜15bおよび酸化シリコン膜15cの積層膜を、積層膜15として示している。従って、積層膜15の厚みは、例えば21〜24nm程度となる。最後の酸化膜(積層膜15のうちの最上層の酸化シリコン膜15c)は、例えば窒化膜(積層膜15のうちの中間層の窒化シリコン膜15b)の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。
積層膜15は、後で形成されるメモリゲートのゲート絶縁膜として機能し、電荷保持機能を有する。従って、積層膜15は少なくとも3層の積層構造を有し、外側の層のポテンシャル障壁高さに比べ、内側の層のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、例えば積層膜15を酸化シリコン膜15a、窒化シリコン膜15bおよび酸化シリコン膜15cの積層膜とすることで達成できる。
酸化シリコン膜15cは、窒化シリコン膜15bの上層部分の酸化だけで形成することもできるが、酸化膜の成長(窒化シリコン膜15bの酸化による酸化シリコン膜の成長速度)は比較的遅いので、例えば6nm程度の酸化シリコン膜を窒化シリコン膜15b上に堆積した後、窒化シリコン膜15bの上層部分を例えば1nm分だけ酸化して全厚みが7nm程度の酸化シリコン膜15cを形成することで、良好な膜を得ることもできる。
積層膜15を構成する各膜の膜厚(酸化シリコン膜15a、窒化シリコン膜15bおよび酸化シリコン膜15cの膜厚)構成は形成する半導体装置(不揮発性半導体記憶装置)の使用法によって変わるため、ここでは代表的な構成(値)のみを例示しており、上記の値には限定されない。例えば、電荷保持時間をより長くするには、(窒化シリコン膜15bの)上下においた酸化膜(酸化シリコン膜15a,15c)の膜厚を比較的厚くすることで達成される。この場合、読み出し電流が減少した特性になる。
次に、図9に示されるように、半導体基板1の全面上に、リンなどをドーピングした多結晶シリコン膜16をCVD法などを用いて堆積する。多結晶シリコン膜16の堆積膜厚は例えば100nm程度である。それから、図10に示されるように、堆積膜厚(100nm程度)分だけ多結晶シリコン膜16をエッチング(ドライエッチング、異方性エッチング、エッチバック)することにより、選択ゲート(となるべき多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13の積層構造)側面にメモリゲート(ゲート電極)となるべき多結晶シリコンスペーサ(メモリゲート、ゲート電極)17aを形成する。すなわち、ゲート電極の側壁上に絶縁膜のサイドウォール(側壁スペーサ)を形成するのと同様の手法を用いて、多結晶シリコンスペーサ17aを形成することができる。これにより、多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13の積層構造の側壁上に積層膜15を介して多結晶シリコン膜16が残存し、他の領域の多結晶シリコン膜16が除去されて、残存した多結晶シリコン膜16からなる多結晶シリコンスペーサ17aが形成される。また、多結晶シリコンスペーサ17aの加工時に、図示していないが、フォトリソグラフィ法により引き出し部のパターニングを行う。すなわち、後でメモリゲートに接続するコンタクトホールの形成予定領域では多結晶シリコン膜16をエッチングせずに残存させておく。
また、多結晶シリコン膜16の堆積膜厚がメモリゲート長を決めることができ、半導体基板1上に堆積する多結晶シリコン膜16の膜厚を調整することで、メモリゲート長を調整することができる。例えば、多結晶シリコン膜16の堆積膜厚を薄くすることでゲート長を小さくすることができ、多結晶シリコン膜16の堆積膜厚を厚くそればゲート長を大きくすることができる。チャネル制御性と書き込み消去特性がトレードオフになるため、多結晶シリコン膜16の堆積膜厚は30〜150nmにするのが良いが、選択ゲートのゲート長が200nm程度の場合、多結晶シリコン膜16の堆積膜厚は50〜100nmとすることがより望ましい。これにより、メモリゲートのゲート長を50〜100nm程度とすることができる。また、この工程の後に不要部分の多結晶シリコン16などを取り除くことができる。
次に、図示しないpチャネル型MISFET形成予定領域のゲート(多結晶シリコン膜16)にp型の不純物をドーピングした後、図11に示されるように、選択ゲートおよび周辺トランジスタのゲート加工を行う。すなわち、フォトリソグラフィ法およびドライエッチング法などを用いて、多結晶シリコン膜7、多結晶シリコン膜12、酸化シリコン膜13および積層膜15を選択的に除去して、選択ゲート(第1ゲート、ゲート電極)18および周辺トランジスタ(高耐圧素子部A2および素子部A3に形成されるMISFETなどのトランジスタ)のゲート電極19を形成する。この際、多結晶シリコンスペーサ17aのうちの不要なものも除去され、残存する多結晶シリコンスペーサ17aがメモリゲート(第2ゲート、ゲート電極)17となる。選択ゲート18は、図11の紙面に垂直な方向に延在している。メモリゲート17は選択ゲート18の一方の側壁(側面)上に積層膜15を介して形成されており、図11の紙面に垂直な方向に延在している。
それから、イオン注入(イオン打ち込み)法などを用いて例えばヒ素(As)などの(n型の)不純物を(メモリゲート17、選択ゲート18およびゲート電極19をマスクとして用いて)ドーピングすることでソース、ドレイン(ソース、ドレイン電極)となるn型の不純物拡散層(半導体領域、不純物拡散層電極)20,21,22を形成する。不純物拡散層(半導体領域)20および不純物拡散層(半導体領域)21は、メモリセル部A1に形成されるメモリセルのソース、ドレインとして機能し、不純物拡散層22は周辺回路部に形成されるMISFETのソース、ドレインとして機能することができる。なお、本実施の形態の構造においては、消去時には、不純物拡散層20の端部でいわゆるバンド間トンネル現象を利用してホールの生成を行なう。この現象によるホール生成効率は、不純物拡散層20側の不純物濃度(不純物の電荷密度)に依存し、最適な濃度があることが知られている。そこで、この不純物拡散層20形成時、ヒ素とともに、例えば1013〜1014cm−2のイオン注入量(ドーズ量)でリンなどをイオン注入することで、ヒ素により形成される不純物拡散層の脇(端部)に最適濃度領域(ホール生成に適した不純物の電荷密度領域)を形成できる。すなわち、イオン注入されたリンとヒ素とでは、リンの方がヒ素よりも横方向(半導体基板1の主面に平行な方向)に拡散しやすいので、中央部よりも相対的に低不純物濃度の領域が不純物拡散層20の端部に形成される。これにより、極めて有効なホール発生を行うことが可能になる。
また、ヒ素を用いて(イオン注入により)不純物拡散層20を形成する際、同時にボロンをイオン注入(イオン打ち込み)することで、ヒ素拡散層周辺をボロン(ボロン拡散層)がとりまく構造、一般にHaloと呼ばれる構造を形成することもできる。これにより、電界をより高くすることができる。
次に、図12に示されるように、半導体基板1上に例えば80nm程度の厚みを有する酸化シリコン膜を形成し、その酸化シリコン膜をフォトリソグラフィ法を用いて選択的にエッチング(ドライエッチング)してパターン化し、ゲート(メモリゲート17)側面に酸化シリコンからなるスペーサ(絶縁膜スペーサ、酸化シリコンスペーサ)23を形成する。スペーサ23は、メモリゲート部を覆うように形成され、すなわちメモリゲート17(多結晶シリコンスペーサ17a)と不純物拡散層20とを覆うように形成され、メモリゲート17と不純物拡散層20との間を絶縁するように機能する。この際、選択ゲート18およびゲート電極19の上部の酸化シリコン膜13および積層膜15もエッチング(ドライエッチング)によって除去され、選択ゲート18およびゲート電極19の(最上層の)多結晶シリコン膜12が露出される。また、選択ゲート18およびゲート電極19の側壁上には酸化膜が残存してサイドウォール(側壁スペーサ)24が形成される。
また、ゲート電極19およびそのサイドウォール24の両側の領域に例えばヒ素などの(n型の)不純物をドーピングすることで高不純物濃度の不純物拡散層25を形成してLDD(lightly doped drain)構造とすることもできる。同様に、隣り合う選択ゲート19のサイドウォール24の間の領域に例えばヒ素などの(n型の)不純物をドーピングすることで高不純物濃度のn型の不純物拡散層(n型の半導体領域)26を形成してLDD(lightly doped drain)構造とすることもできる。
それから、コバルトを用いた既知のサリサイド法などを用いて、シリサイド層27を形成する。すなわち、半導体基板1上にコバルト(Co)膜を堆積して熱処理することによって、選択ゲート18およびゲート電極19上と不純物拡散層25,26上とにシリサイド層27を形成する。その後、未反応のコバルト膜は除去する。なお、スペーサ23はパターニングしないで形成し、さらに薄い酸化膜を堆積させることで、シリサイド形成部を限定させることで、より細かな加工を行うこともできる。
次に、図13に示されるように、半導体基板1上に酸化シリコンなどからなる層間絶縁膜(絶縁膜)28を形成する。それから、フォトリソグラフィ法およびドライエッチング法などを用いて、層間絶縁膜28にコンタクトホール29を形成する。コンタクトホール29の底部では、半導体基板1の主面の一部、例えば不純物拡散層20,25,26(あるいはその上のシリサイド層27)の一部、やゲート電極17,18,19(あるいはその上のシリサイド層27)の一部などが露出される。
次に、コンタクトホール29内に、タングステン(W)などからなるプラグ30が形成される。プラグ30は、例えば、コンタクトホール29の内部を含む層間絶縁膜28上にバリア膜として例えば窒化チタン膜を形成した後、タングステン膜をCVD法などによって窒化チタン膜上にコンタクトホール29を埋めるように形成し、層間絶縁膜28上の不要なタングステン膜および窒化チタン膜をCMP法またはエッチバック法などによって除去することにより形成することができる。
次に、プラグ30が埋め込まれた層間絶縁膜28上に、層間絶縁膜31が形成される。それから、フォトリソグラフィ法およびドライエッチング法などを用いて層間絶縁膜31に配線開口部32が形成される。そして、配線開口部32を埋めるように層間絶縁膜31上に窒化チタンなどのバリア絶縁膜と銅膜が形成され、CMP法などを用いて研磨することにより、配線開口部32内に配線(第1層配線)33が形成される。配線33はプラグ30を介して、不純物拡散層20,25,26やゲート電極17,18,19などと電気的に接続する。配線33は、アルミニウム配線とすることもできる。例えば、層間絶縁膜28上にチタン膜、窒化チタン膜、アルミニウム膜、チタン膜および窒化チタン膜を積層し、フォトリソグラフィ法などを用いてパターン化することでアルミニウム配線を形成することができる。
その後、必要に応じて上層配線などが形成されるが、ここではその説明は省略する。このようにして、本実施の形態の不揮発性半導体記憶装置(半導体装置)が製造される。
図14は本実施の形態の不揮発性半導体記憶装置(半導体装置)のメモリセルを行列状に配置したメモリセルアレイの平面図(レイアウト図)であり、代表的な構成要素のレイアウトが示されている。
図14では、代表的なレイアウトが、配線層とのシャント部(接続部)などを中心に示されている。図13の断面図のメモリセル部A1では、2つのメモリセルが図13の横方向に配置されていたが、図14の平面図では、4つのメモリセルが図14の横方向に配置され、図14の平面図全体では、上下に4セルづつ、合計8セル(8つのメモリセル)が配置されている。なお、図14では、上側の4セルのみ、セル(メモリセル)の境界41が示されている。また、金属層(配線やプラグ)は省略し、コンタクトホールのみが示されている。
図14には、活性領域42および選択ゲート18が示されている。また、図14では図示されていないが、上記のように選択ゲート18の一方の側壁上にはメモリゲート17が形成されており、メモリゲートの引き出し部43で、メモリゲート用のコンタクトホール44により引き出される。従って、図14においては、引き出し部43が設けられている側の選択ゲート18側壁上に図示しないメモリゲート17が形成されていることとなる。なお、メモリゲートの引き出し部43とは、図10の工程で多結晶シリコン膜16をエッチバックして選択ゲート18側面に多結晶シリコンスペーサ17a(メモリゲート17)を形成する際に、その上部にフォトレジストパターンを形成しておいて多結晶シリコン膜16をエッチングさせずに残存させた領域に対応する。選択ゲート18は、選択ゲート用のコンタクトホール45により引き出され、活性領域42の不純物拡散層20に対応する領域がソース用のコンタクトホール46により引き出される。図14は、選択ゲート側の不純物拡散層26(不純物拡散層21)を共通にした場合のレイアウトに対応する。
図15は、他の形態の不揮発性半導体記憶装置のメモリセルアレイの平面図であり、図14で示されたのと同様の構成要素が示されている。図14は、選択ゲート18側の不純物拡散層(不純物拡散層21,26)を共通にした場合のレイアウトであり、図15は同様のセルで、メモリゲート側の不純物拡散層(不純物拡散層20)を共通にしたものである。また、図15においても、図示は省略しているが、引き出し部43が設けられている側の選択ゲート18側壁上にメモリゲート17が形成されている。他の構成は図14とほぼ同様であるので、ここではその説明は省略する。
図16は、本実施の形態の不揮発性半導体記憶装置(半導体装置)のメモリセル構造の要部断面(拡大)図である。図16では、図1〜図13のようにしてメモリセル部A1に形成されている2つのメモリセル構造のうちの1つが模式的に示されている。また、図16では、p型ウエル2、ゲート絶縁膜6、積層膜15、メモリゲート17、選択ゲート18、不純物拡散層20および不純物拡散層21(不純物拡散層26)が示され、理解を簡単にするために、他の構成要素、例えば選択ゲート18のメモリゲート17とは逆側の側壁上に形成されたサイドウォール24などは図示を省略している。
図16に示されるように、本実施の形態の不揮発性半導体記憶装置におけるメモリセルは、選択ゲート18とメモリゲート17からなる2つのMISFETを、いわゆる縦積みに接続したものである。メモリゲート17のゲート絶縁膜としてONO(Oxide Nitride Oxide)積層膜である積層膜15が用いられており、いわゆるMONOS(Metal Oxide Nitride Oxide Semiconductor)構造が形成され、この積層膜15中に電荷を保持することができる。不純物拡散層20と不純物拡散層21(不純物拡散層26)との間に位置するチャネル部(チャネル領域)は、選択ゲート18により制御され得る選択ゲート18下の領域(第1チャネル領域)51と、メモリゲート17により制御され得るメモリゲート17の下の領域(第2チャネル領域)52とからなる。厳密には、この2つのゲート(メモリゲート17および選択ゲート18)に挟まれた領域(に対応する領域)が(チャネル部に)できるが、この領域は、ONO膜(積層膜15)の膜厚程度の極めて狭いものとすることができる。
図16に示されるメモリセル構造における代表的なオペレーション(動作)を説明する。なお、ソースとしての不純物拡散層20の電位をVsとし、メモリゲート17の電位をVmgとし、選択ゲート18の電位をVcgとし、ドレインとしての不純物拡散層21(不純物拡散層26)の電位をVdとする。
書き込み動作は、例えば、Vs=5V、Vmg=10V、Vcg=0.4V、Vd=0V、とする。この電位を例えば10−6秒間パルスとして印加することで、必要なメモリセルに対して電子を(メモリゲート17の下の)積層膜15(の窒化シリコン膜15b)に注入することができる。すなわち、不純物拡散層21より高い電位を不純物拡散層20に与え、かつ不純物拡散層20より高い電位をメモリゲート17に与えることで積層膜15に電子を注入することができる。
消去動作は、例えば、Vs=8V、Vmg=−6V、Vcg=0V、Vd=0Vとする。この電位を例えば10−4秒間パルスとして印加することで、必要なメモリセルに対してホール(ホットホール)を積層膜15(の窒化シリコン膜15b)に注入することができる。すなわち、不純物拡散層20より低い電位をメモリゲート17に与えることで積層膜15にホールを注入することができる。ここで、Vcg=0Vとしたが、Vcgとして正電位を与えることでホールの注入を抑えることもできる。また、Vdをフローティング電位とすることで、チャネルリーク電流を低減することもできる。
読み出し動作は、例えば、Vs=0V、Vmg=1.5V、Vcg=1.5V、Vd=1.5Vとする。すなわち、不純物拡散層20より高い電位を不純物拡散層21に与え、選択ゲート18に正電位を与えることで、選択ゲート18下のチャネルをオン状態にし、メモリゲート17の電位として書き込み状態の閾値と消去状態の閾値との間の電位を与える。これにより、電子が書き込まれた(注入された)メモリセルでは、オフ状態を保つが、ホールを保持したメモリセルでは、オン状態となる。すなわち、(書き込み動作により)積層膜15に電子が注入されてメモリゲート17の閾値電圧が上昇したメモリセルでは、不純物拡散層20と不純物拡散層21(不純物拡散層26)との間には読み出し電流がほとんど流れないが、(消去動作により)積層膜15にホールを注入してメモリゲート17の閾値電圧を低下させたメモリセルでは、不純物拡散層20と不純物拡散層21(不純物拡散層26)との間に所定の読み出し電流が流れることとなる。
このため、書き込み動作や消去動作により積層膜15に電子やホールが注入されることで、積層膜15に注入されたキャリアのもつ電荷により、不純物拡散層20と不純物拡散層21(不純物拡散層26)との間を流れる電流のメモリゲート17の電圧特性(電圧依存性)を変化させることができる。
これにより、本実施の形態の構造では、両電荷型のキャリアを用いて電荷情報を書き換えることができるため、容易に電荷情報を読み出すことができる。すなわち、初期状態、注入電荷を持たない場合に比べ、閾値を上下に動かすことができる。そのため、メモリゲートを保持状態に保ったまま読み出しを行うことができる。メモリゲートの保持・読み出し電位を接地電位に設定することでメモリゲートの電位制御を容易なものにすることができる。
メモリ消去動作状態においては、領域52はホールが強く蓄積された状態になっている。その様子をメモリゲートの不純物拡散層20側の端部近傍を拡大して図17に示す。図17は、図16のメモリセル構造のメモリゲート17の不純物拡散層20側端部近傍の部分拡大断面図である。消去状態では、不純物拡散層20に正電位を与え、メモリゲート17に負電位を与えている。このとき半導体基板(p型ウエル2)内にできる(生じる)空乏層が図17に模式的に示してある。図17において、空乏層端部を示す境界線53aと境界線53bとに挟まれた領域が空乏層となっている。このとき、境界線53aの外(すなわち空乏層の外)になるチャネル領域54では、ゲート絶縁膜(積層膜15)を介して強くホールが蓄積した状態になっている。消去動作でのホールの動きを考えると、不純物拡散層20の端部(端部近傍領域)20aで発生したホールはゲート(ゲート絶縁膜、積層膜15)に注入される。チャネル方向に広がりを持たせてホールを注入するには、ホールをチャネル方向(横方向、半導体基板1の主面に平行な方向、不純物拡散層20から不純物拡散層21に向かう方向)に運動させる必要がある。
この状態を説明するために、選択ゲート18のチャネル長(ゲート長)Lcgを固定し、メモリゲート17のチャネル長(ゲート長)Lmgをパラメータとして変化させ、電荷保持部(ゲート絶縁膜)は酸化膜と窒化膜積層構造のため、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を積層したものとしてメモリセルを形成した評価用デバイスを作製し、この評価用デバイスを用いて、横方向での加速によるホール注入距離を変えられることを示したのが図18〜図20のグラフである。図18〜図20のグラフでは、メモリセルにホールを注入する(消去動作を行なう)ことで、電流が流れる状態にしたときの読み出し電流を、メモリゲートのチャネル長(ゲート長)Lmgをパラメータとしてプロットしてある。図18〜図20は、消去動作特性を示すものであり、グラフの横軸は消去動作時間、縦軸はそれぞれの時間の消去動作経過後の読み出し電流(ここでは不純物拡散層20と不純物拡散層21との間を流れる電流)に対応し、それぞれ任意単位(arbitrary unit)で記載されている。図18〜図20の各グラフは、読み出し動作の前に行なう消去動作(ホール注入)時の不純物拡散層20(ソース)の電位Vsを変えて消去動作特性の測定を行なっている。ここでは、Vmgを−7Vとし、図18ではVs=4V、図19ではVs=6V、図20ではVs=8Vとして消去動作を行なっている。図18〜図20の各グラフでは、メモリゲートのチャネル長Lmgを種々の値に変えた場合が示されている。消去動作時の電位Vsが小さいとき(図18の場合)にはメモリゲートのチャネル長Lmgが短いものしか読み出し電流が現れていないが、消去動作時の電位Vsを大きくすると(図19,20の場合)メモリゲートのチャネル長Lmgの長いものでも、電流が流れるようになる様子がみられる。また、短時間の消去動作でも電流が流れるようになる様子がみられる。これは、消去動作時の電位Vsを大きくすることで、メモリゲート全体にホールが注入できることを示している。すなわち、メモリゲートに高い電圧をかけることで水平方向電界を高くすること、また、不純物拡散層端(不純物拡散層20の端部近傍領域)における水平方向電界(横方向、半導体基板1の主面に平行な方向の電界)を高くする構造をとることで、発生したホールをチャネル方向に加速することにより良好な消去効率を得ることができることを示している。
また、実際のデバイス構造で上記現象を考慮すると、チャネル不純物プロファイル(チャネル領域の不純物プロファイル)が大きな問題となる。すなわち、選択トランジスタは、大きな読み出し電流を得るため、ゲート絶縁膜を薄くすることが望ましい。一方、メモリトランジスタは、ゲート絶縁膜中に電荷を保持するため、積層された厚膜構造になる。そのため、選択トランジスタのチャネル領域とメモリトランジスタのチャネル領域とを同じ基板不純物プロファイルに設定すると、ゲート絶縁膜が厚いためメモリトランジスタの閾値は、極めて高くなるという問題が生じてしまう。よって、消去効率の高い基板−不純物拡散層構造を得るには、選択トランジスタとメモリトランジスタの基板構造(不純物プロファイル)を自由に設定できる形成プロセスを構築することが重要となる。
本実施の形態では、メモリゲート17の下(図16の領域52)の電界制御が詳細にできることが特徴である。選択ゲート18の下の領域51の不純物の電荷密度(不純物濃度)は、pウエル2を形成したときに導入した不純物濃度などにより調整し決定することができる。また、不純物11のイオン注入(イオン打ち込み)により、選択ゲート18の下の領域51の不純物の電荷密度(不純物濃度)を更に調整し決定することもできる。あるいは、図4や図5の段階でイオン注入を行って、選択ゲート18の下の領域51の不純物の電荷密度(不純物濃度)を更に調整し決定することもできる。
ここで、半導体領域にドープされているp型の不純物の空乏層中での電荷は負であり、n型の不純物の電荷は正である。このため、ある半導体領域にドープされている不純物が同じ導電型の不純物同士であれば、電荷の符号は同じなので、その半導体領域の不純物の電荷密度は、各不純物濃度を合算したものとなる。一方、逆の導電型の不純物同士については電荷が相殺し合うので、不純物の電荷密度は、一方の導電型の不純物濃度から他方の導電型の不純物濃度を差し引いたものに対応する。従って、不純物の電荷密度とは、ドープされた不純物が1種類の場合はその不純物濃度に対応し、ドープされた不純物が複数の場合は、同じ導電型の不純物については各不純物濃度を足し合わせ、異なる導電型の不純物同士は一方の導電型の不純物濃度から他方の導電型の不純物濃度を差し引いたものに対応する。例えば、1018/cm3の不純物濃度でn型不純物(例えばリン)がドープされかつ3×1017/cm3の不純物濃度で別のn型不純物(例えばヒ素)がドープされている場合、不純物の電荷密度は、両者を合算した1.3×1018/cm3となる。また、1018/cm3の不純物濃度でn型不純物(例えばリン)がドープされかつ3×1017/cm3の不純物濃度でp型不純物(例えばホウ素)がドープされている場合、不純物の電荷密度は、両者の差である7×1017/cm3となる。なお、ドープした不純物が有する電荷の価数が2以上となる場合は、不純物の電荷密度は不純物濃度をその価数倍したものに対応し得る。上記2例はいずれもn型不純物の濃度の方が大きいので、n型領域として機能する。n型不純物とp型不純物とが混在する場合は、互いに相殺しあって、その不純物濃度の差の分だけが実効的な不純物(ドナーまたはアクセプタ)として機能し得る。従って、不純物の電荷密度は、その半導体領域の実効的な不純物濃度と考えることもできる。
一方、メモリゲート17の下の領域52の不純物の電荷密度(不純物濃度)は、多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13を図6に示されるようにパターン化した後、後で選択ゲート18となるパターン化された多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13(の積層膜)をマスクとして用いた不純物14のイオン注入(イオン打ち込み)によって調整し決定することができる。
不純物14のイオン注入では、選択ゲート18の下の領域51には、その上の多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13がマスクとして機能するので、不純物14は導入(注入)されない。これにより、本実施の形態では、選択ゲート18の下の領域51の不純物の電荷密度(不純物濃度)とメモリゲート17の下の領域52の不純物の電荷密度(不純物濃度)とは異なるものとすることができる。
メモリゲート17の下の領域(チャネル領域)52の不純物の電荷密度(不純物濃度)は、1017〜1018/cm3であることが好ましく、3×1017/cm3〜7×1017/cm3であればより好ましく、例えば5×1017/cm3程度である。メモリゲート17の下の領域52の不純物の電荷密度(不純物濃度)を高くすると、不純物拡散層20と領域52との間の(PN接合によって生じる)エネルギー勾配を急峻に(電界を大きく)することができ、不純物拡散層20から領域52へのホールの横方向(半導体基板1の主面に平行な方向、チャネル方向、チャネル長の方向)の移動が容易になるので好ましい。しかしながら、領域52の不純物の電荷密度(不純物濃度)を高くしすぎると閾値が低下し、消去後の読み出し値が電流値として低くなってしまう恐れがある。このため、領域52の不純物の電荷密度(不純物濃度)は上記範囲が好ましい。
また、選択ゲート18の下の領域(第1チャネル領域)51の不純物の電荷密度は、メモリゲート17の下の領域(第2チャネル領域)52の不純物の電荷密度より高い(大きい)ことが好ましく、例えば1018/cm3程度である。これは、例えば、領域51上の多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13をマスクとして(領域52に)イオン打ち込みする不純物14を、領域51の導電型(不純物の導電型)とは逆の導電型とすることで、不純物14が導入された領域52の不純物の電荷密度を不純物14が導入されなかった領域51の不純物の電荷密度よりも低くすることができる。例えば、領域52において、予め導入されていたp型の不純物(アクセプタとして機能できる不純物)の一部を、不純物14としてイオン注入されたn型の不純物(ドナーとして機能できる不純物)で相殺させる。これにより、領域52の実効的な不純物濃度である不純物の電荷密度を領域51よりも低くすることができる。このとき、不純物14のイオン注入量が過剰になり過ぎて領域52の導電型(ここではp型)が逆の導電型(ここではn型)に変わらないように、不純物14のドーズ量を調節する。従って、領域51にはp型の不純物が導入(ドープ)され、領域52にはp型の不純物およびn型の不純物が導入(ドープ)されることによって、p型の領域52における不純物の電荷密度をp型の領域51における不純物の電荷密度よりも小さくすることができる。また、不純物拡散層20の不純物の電荷密度(不純物濃度)は領域51および領域52と比較して高いので、図11の工程の不純物拡散層20形成のために導入(イオン注入)する不純物濃度によって、ほぼ決定することができる。
(選択ゲート18を構成要素とする)選択トランジスタは、大きな読み出し電流を得るため、そのゲート絶縁膜(選択ゲート18の下のゲート絶縁膜6)を薄くすることが望ましい。一方、(メモリゲート17を構成要素とする)メモリトランジスタは、ゲート絶縁膜中に電荷を保持するため、そのゲート絶縁膜(メモリゲート17の下の積層膜15)は、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜が積層された厚膜構造になる。このため、メモリゲート17下のゲート絶縁膜、ここでは積層膜15の膜厚は、選択ゲート18下のゲート絶縁膜、ここではゲート絶縁膜6の膜厚よりも相対的に厚くなる。従って、選択ゲート18の下の領域51の不純物の電荷密度(不純物濃度)とメモリゲート17の下の領域52の不純物の電荷密度(不純物濃度)とを同じに形成すると、メモリトランジスタのゲート絶縁膜(積層膜15)が選択トランジスタのゲート絶縁膜(ゲート絶縁膜6)より厚いためメモリトランジスタ(メモリゲート17)の閾値が極めて高くなるという問題が生じてしまう。
本実施の形態では、上記のように、選択ゲート18の下の領域51の不純物の電荷密度(不純物濃度)とメモリゲート17の下の領域52の不純物の電荷密度(不純物濃度)とが異なり、イオン注入時の不純物の導電型や注入量(ドーズ量)を調節することなどによって、それぞれの不純物の電荷密度(不純物濃度)を所望の値に調整することができる。例えば、上記のように、選択ゲート18の下の領域(チャネル領域)51における不純物の電荷密度を、メモリゲート17の下の領域52における不純物の電荷密度よりも高くすることができる。より薄いゲート絶縁膜6を介して選択ゲート18により制御される領域51において不純物の電荷密度を相対的に高くし、ゲート絶縁膜6よりも厚い積層膜15を介してメモリゲート17により制御される領域52において不純物の電荷密度を相対的に低くすることで、上記のようなメモリトランジスタ(メモリゲート17)の閾値が極めて高くなるという問題を防止できる。また、選択ゲート18の下の領域51の不純物の電荷密度(不純物濃度)とは切り離してメモリゲート17の下の領域52の不純物の電荷密度(不純物濃度)を所望の値に調整でき、不純物拡散層20から領域52へのホールの横方向(半導体基板1の主面に平行な方向、チャネル方向、チャネル長方向)の移動を容易にすることが可能となる。また、メモリゲート17の下の領域52の不純物の電荷密度(不純物濃度)を、不純物拡散層20から領域52へのホールの横方向の移動を容易とするのに最適な濃度に設定することで、消去効率を向上させることができる。
また、選択ゲート18(選択トランジスタ)の閾値設定が、メモリゲート17(メモリトランジスタ)の閾値に影響することを防ぐため、選択ゲート18の閾値を低く設定することが有効である。これは、チャネルの不純物の電荷密度(不純物濃度)を低くすることで達成できる。しかし、選択ゲート18の低閾値化は、例えば読み出し時のリーク(リーク電流)を増大させる問題を生じる。これに対して、読み出し時に選択されていない選択ゲート電位(Vcg)を負側に振り込む(負電位とする)ことでリークを抑えることができる。また、読み出し時に選択ゲートに比べ拡散層電位を高くすることで、実効的に負電位を与えるのと同じ効果を得ることができる。そのため、選択ゲート18のドライバ回路で、負電位を発生させる必要をなくすことができる。また、読み出し時に半導体基板に負電位を与え、いわゆるバックバイアス効果によりリークを抑えてもよい。このとき、メモリゲート17の下のチャネル部への不純物のドーピング量は少ないため、メモリゲート17に最適な不純物拡散層およびチャネル分布(チャネル領域の不純物プロファイル)を形成することができる。
図21は、図16のメモリセルに注入されたキャリアの様子を模式的に示す断面図である。本実施の形態のメモリセル構造により、上記のように消去効率を高くしても、ホール61は不純物拡散層20側、電子62は選択ゲート18側に若干分布が残る(偏った分布となる)。そこで、読み出すとき(読み出し動作時)、前記方式例とは逆に、Vsを1VにVdを0Vとすること(不純物拡散層21より高い電位を不純物拡散層20に与えること)で、効率よく情報を読み出すことができる。すなわち、図21において、チャネル(チャネル領域)63は、図16における領域51に対応し、チャネル(チャネル領域)64は、図17におけるチャネル領域54に対応し、チャネル64とチャネル(チャネル領域)65の境界は、図17における境界線53aに対応し、チャネル64とチャネル65を合わせた領域が図16における領域52に対応する。(読み出し時に)不純物拡散層21(不純物拡散層26、選択ゲート18側の不純物拡散層)をソースとし、不純物拡散層20(メモリゲート17側の不純物拡散層)をドレインとして動作させると(不純物拡散層21より高い電位を不純物拡散層20に与えると)、電子はソース端(ソース側)に入っていることになるため、閾値を変えることができる。また、境界線53a(チャネル64とチャネル65の境界)が広がることで、ホール注入によりダメージを受けている領域が空乏層により隠されるため、(ダメージを受けた)界面特性の影響を見えなくすることができる。また、消去時(消去動作時)にはチャネル64が極めて短くなることから、大きな電流を流すことができる。
図22は、メモリゲート17端部近傍での消去後(消去動作後、ホール注入後)の様子を模式的に示す断面図である。図22は、図17の構造(の積層膜15)にホールを注入したものに対応する。不純物拡散層20の端部(端部近傍領域)でホールが生成されるため、不純物拡散層20の端部の直上からチャネルにかけてホール71が積層膜15(積層絶縁膜)に注入されている。このため、図21に示されるように、境界線53aで示した空乏層端は、図17の場合(ホール注入前)に比較してホール71の電荷によりチャネル方向に張り出すこととなる。従って、空乏層(境界線53aと境界線53bとに挟まれた領域)の広がり(図22の横方向の幅)72は大きなものになり、横方向電界(半導体基板1の主面に平行な方向の電界)が減少する。
図22のC−C線に沿ったポテンシャル分布(エネルギーバンド構造)を模式的に示したのが図23である。図23では、チャネル界面の電界を説明するため、積層構造は省略して記している。すなわち、理解を簡単にするために、積層膜15を単層とした場合のポテンシャル分布を示してある。図23のグラフの横軸が厚み方向(半導体基板1の主面に垂直な方向)の距離または位置(任意単位:arbitrary unit)に対応し、図23のグラフの縦軸がエネルギーバンドに対応し、各位置における伝導帯下端のエネルギー準位ECと価電子帯上端のエネルギー準位EVとが示されている。実際には、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなる積層膜15においては、外側の層である酸化シリコン膜におけるポテンシャル障壁の高さに比べ、内側(中間)の層である窒化シリコン膜におけるポテンシャル障壁の高さが低くなる。
積層絶縁膜(積層膜15)および界面にホール電荷が存在するため、図23に示されるように、絶縁膜(積層膜15)中でのポテンシャル分布が矢印で示されるシフト量81の分シフトし、また、半導体基板中(不純物拡散層20中)のポテンシャル分布も矢印で示されるシフト量82の分シフトし、垂直方向の電界も弱まる方向にシフトする。よって、消去(消去動作)を行うと、ホールの発生が減少するとともに、横方向への電界による加速も減少され、消去が進み難くなる。
そこで、(消去動作時の)消去パルスを2回(あるいはそれ以上の複数回)に分けて加える。図24〜図27は、消去動作時の印加電圧パルスを示すグラフである。図24〜図27では、それぞれの端子電位が示されており、パルス形状として動作タイミング例を記したものである。図24では、Vmg=−6V、Vs=8Vの消去パルス(消去動作時の印加電圧パルス)が、2回印加されている。このように消去パルス(例えば半導体基板1を接地電位としたときにメモリゲート17に負電位を与え、不純物拡散層20に正電位を与える電圧パルス)を2回あるいはそれ以上の複数回に分けて加えることで、表面の極めて浅い準位に捕獲されたホールをなくすことで電界を強め、消去効率をより高くすることができる。
また、図25に示すように消去パルスの前にVmg(メモリゲート17)に正電位(例えばVmg=2V)を加えることで、表面のホールを減少させ、電界を強くできるようにしてから消去動作を行うことができる。これにより、消去効率をより高くすることができる。また、このホール減少動作としては、図26に示されるように、(消去パルス印加前に)極めて弱いソース(不純物拡散層20)端での書き込み状態をとることでも有効にホールを消滅させることができる。
また、図27に示すように、消去パルスを加えた後に、Vmg(メモリゲート17)に負電位(例えばVmg=−6V)を印加することで、(積層膜15の最下層の)酸化シリコン膜界面付近等にある不安定な状態のホールをより安定した位置に動かすことができる。これにより、消去効率をより高くすることができる。このとき、ホールを発生させる必要はないので、Vsは接地あるいは、ホールの発生しない電位に保つことで、電力消費を抑えることができる。
上記例では、パルスを複数印加する例を示したが、例えば、Vmg=10V、Vs=5V、Vd=0V、Vcg=0.4Vで書きこみを行なった後、Vmgのみ電位、例えば12Vを印加することで、チャネル電流は流さなくても、注入直後より安定した電荷分布を採らせることができる。これにより、保持電荷の経時変化をより小さいものとすることができる。消去動作においても同様のことを行なうことができる。
(実施の形態2)
図28〜図31は、本発明の他の実施の形態である不揮発性半導体記憶装置(半導体装置)の製造工程中の要部断面図であり、メモリトランジスタのメモリゲート17として機能する多結晶シリコンスペーサ17bの形成工程が示されている。図7の製造工程までは上記実施の形態1と同様であるのでここではその説明は省略する。
図7の構造が得られた後、図28に示されるように、半導体基板1の全面上に、リンなどをドーピングした多結晶シリコン膜16aをCVD法などを用いて堆積する。多結晶シリコン膜16aの堆積膜厚は、上記実施の形態1における多結晶シリコン膜16の堆積膜厚よりも薄い。それから、多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13の積層膜(選択ゲート18形成用の積層構造)と、その上および側壁上の多結晶シリコン膜16aとをマスクとして、p型の不純物91(例えばホウ素など)をイオン注入(イオン打ち込み)する。図28においては、不純物91をイオン注入した様子が模式的に示されているが、イオン注入された不純物91は、図29およびそれ以降では図示を省略している。
次に、図29に示されるように、半導体基板1の全面上に、リンなどをドーピングした多結晶シリコン膜16bをCVD法などを用いて堆積する。多結晶シリコン膜16aおよび多結晶シリコン膜16bの積層膜の全厚みが、上記実施の形態1における多結晶シリコン膜16の堆積膜厚にほぼ相当し、例えば100nm程度である。
それから、図30に示されるように、多結晶シリコン膜16a,16bの堆積膜厚(ここでは100nm程度)分だけ多結晶シリコン膜16a,16bをエッチング(ドライエッチング、異方性エッチング、エッチバック)することにより、選択ゲート側面にメモリゲート(ゲート電極)17となる多結晶シリコンスペーサ17bを形成する。これにより、図30の構造が得られる。図30の構造は、上記実施の形態1における図10の構造に対応する。従って、上記実施の形態1では、多結晶シリコンスペーサ17aは一層の多結晶シリコン膜16により形成したが、本実施の形態では、多結晶シリコンスペーサ17bは二層の多結晶シリコン膜16a,16b(の積層膜)により形成される。
多結晶シリコンスペーサ17bの形成後、上記実施の形態1と同様にして、図31に示されるように、多結晶シリコン膜7、多結晶シリコン膜12、酸化シリコン膜13および積層膜15を選択的に除去して、選択ゲート(ゲート電極)18および周辺トランジスタ(高耐圧素子部A2および素子部A3に形成されるトランジスタ)のゲート電極19を形成する。それから、メモリゲート17、選択ゲート18およびゲート電極19をマスクとして用いたイオン注入法などを用いて例えばヒ素などのn型の不純物をドーピングすることでソース、ドレイン(ソース、ドレイン電極)となる不純物拡散層(不純物拡散層電極)20,21,22を形成する。以降の工程は、上記実施の形態1における図12およびそれ以降の製造工程とほぼ同様であるので、ここではその説明は省略する。
図32は、図29の工程段階の不揮発性半導体記憶装置の部分拡大断面図である。本実施の形態では、図32に示されるように、メモリゲート17の下の領域(図16の領域52に対応)内において、選択ゲート18側の領域52aと不純物拡散層20側(不純物拡散層20に隣接する)の領域52bの不純物の電荷密度(不純物濃度)が異なる。
領域52aの不純物の電荷密度(不純物濃度)は、酸化シリコン膜13、多結晶シリコン膜12および多結晶シリコン膜7をパターニングしてメモリゲート形成予定領域を露出した後で、かつ多結晶シリコン膜16aを形成する前に行われる(不純物14の)イオン注入の注入量(ドーズ量)などを調節することによって調整し決定することができる。このときのイオン注入では、領域52aおよび領域52bに不純物14が導入される(選択ゲート18の下の領域51には不純物14は導入されない)。上記実施の形態1と同様に、不純物14としてn型の不純物を用いれば、領域52aの不純物の電荷密度を領域51よりも低くすることができる。
領域52bの不純物の電荷密度(不純物濃度)は、多結晶シリコン膜16aを形成した後で、かつ多結晶シリコン膜16bを形成する前に行われる不純物91のイオン注入の注入量(ドーズ量)を調節することによって調整し決定することができる。このときのイオン注入では、領域52aに不純物91は導入されない。これは領域52aの上部においては、多結晶シリコン膜16aの半導体基板1の主面に垂直な方向の厚みが厚くなり、マスクとして機能する(選択ゲート18(形成用の積層構造)およびその側壁上の多結晶シリコン膜16aがマスクとして機能する)からである。例えば、領域52bの不純物の電荷密度(不純物濃度)を領域52aよりも高くすることができる。
このため、領域51にはp型の不純物が導入(ドープ)され、領域52aおよび領域52bにはp型の不純物およびn型の不純物が導入(ドープ)され、領域52bにおけるp型の不純物濃度が領域52aにおけるp型の不純物濃度よりも大きくなるので、p型の領域52bにおける不純物の電荷密度をp型の領域52aにおける不純物の電荷密度よりも大きくし、かつp型の領域52aにおける不純物の電荷密度をp型の領域51における不純物の電荷密度よりも小さくすることができる。
これにより、領域52bは(不純物拡散層20との間のPN接合による横方向の)電界を高くするためp型不純物濃度を高くし、領域52aでは不純物濃度を低くすること、あるいは、反対導電型不純物(n型不純物)をドーピングすることで、チャネル部の不純物を相殺することで(不純物の電荷密度を低くしてメモリゲート17の)閾値を低くすることができる。すなわち、領域52bのp型不純物濃度(不純物の電荷密度)を比較的高くすることで、不純物拡散層と領域52bの間の(PN接合によって生じる)エネルギー勾配を急峻にし(電界を高くし)、不純物拡散層20から領域52bへのホールの横方向の移動を容易にすることが可能となる。また、領域52aの不純物の電荷密度を領域52bの不純物の電荷密度よりも低くすることで、メモリトランジスタの閾値が高くなるのを防止することができる。これにより、メモリゲート下の領域の電界制御をより詳細に行なうことが可能となる。
(実施の形態3)
図33は、本発明の他の実施の形態である不揮発性半導体記憶装置(半導体装置)の製造工程中の要部断面図である。図5の製造工程までは上記実施の形態1と同様であるのでここではその説明は省略する。
本実施の形態では、選択ゲート18を加工した後、選択ゲート18を透過し、選択ゲート18下のチャネル表面に打ち込み深さを持ったイオン打ち込みを行なうことで、不純物層100を形成する。すなわち、図5の構造が得られた後、図33に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、酸化シリコン膜13、多結晶シリコン膜12および多結晶シリコン膜7(の積層膜)を選択的にエッチングしてパターン化(パターニング)し、メモリセル部A1に選択ゲート18を形成する。それから、パターン化された多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13(の積層膜)をマスクとして用いて、p型の不純物(例えばホウ素など)をイオン注入(イオン打ち込み)する。この際、不純物が選択ゲート18を透過して選択ゲート18下のチャネル領域(表面)に打ち込まれるように、イオン注入のエネルギー(打ち込み深さ)を調節する。このイオン打ち込みにより、比較的不純物高濃度のp型の不純物拡散層100が形成される。以降の工程は、選択ゲート18のパターン化が不要であることなど以外は、上記実施の形態1における図7およびそれ以降の製造工程とほぼ同様であるので、ここではその説明は省略する。
選択ゲート18の下においては不純物拡散層100は半導体基板1の表層部分に形成されるので、選択ゲート18の下のチャネル領域は比較的高い不純物濃度(不純物の電荷密度)にすることができる。一方、メモリゲート17形成予定領域においては、イオン注入のマスクとしての酸化シリコン膜13、多結晶シリコン膜12および多結晶シリコン膜7(の積層膜)が存在しないため、不純物の打ち込み深さが深くなり、不純物拡散層100は半導体基板1の比較的深い領域(例えば選択ゲート18およびその上の酸化シリコン膜13の全膜厚分だけ深い領域)に形成される。このため、後で形成されるメモリゲート17の下のチャネル領域の不純物の電荷密度(不純物濃度)は、上記イオン打ち込み(不純物拡散層100形成のためのイオン打ち込み)には影響されない。このため、選択ゲート18のチャネル領域(領域51)の不純物の電荷密度(不純物濃度)とメモリゲート17のチャネル領域(領域52)の不純物の電荷密度(不純物濃度)を異なる値にすることができ、選択ゲート18のチャネル領域の不純物の電荷密度をメモリゲート17のチャネル領域の不純物の電荷密度よりも高くすることが可能となる。これにより(不純物拡散層100の形成により)、メモリゲート17の閾値を変えずに、選択ゲート18の閾値を設定することができる。
また、本実施の形態では、p型ウエル2に同じ導電型(ここではp型)の不純物をイオン打ち込みして不純物拡散層100を形成するので、p型ウエル2に逆導電型(ここではn型)の不純物をイオン注入する必要がない。このため、選択ゲートおよびメモリゲート下の領域を所望の濃度分布(プロファイル)に調整することがより容易である。また、選択ゲート18を一度のパターニングにより決める(形成する)ことができるため、選択ゲート18のチャネル長のばらつきを抑えることができる。
また、本実施の形態では、メモリゲート17(多結晶シリコンスペーサ17a)形成時には選択ゲート18の両側にメモリゲート17が形成される。このため、選択ゲート18の加工(形成)後、選択ゲート18の片側(不純物拡散層21の形成予定領域)には高濃度に不純物をドーピングすることで不純物拡散層(拡散層電極)21を形成し、拡散層電極21形成後にその上に形成されるスペーサゲート(多結晶シリコンスペーサ17a)の影響を受けないようにすることができる。また、不要部分のスペーサゲート(多結晶シリコンスペーサ17a)をパターニングにより除去することもできる。このとき、下地は比較的厚い積層膜15があるため、不要部分のスペーサゲート(多結晶シリコンスペーサ17a)は容易に除去することができる。
(実施の形態4)
図34は、本発明の他の実施の形態である不揮発性半導体記憶装置(半導体装置)の製造工程中の要部断面図であり、上記実施の形態1の図12の工程段階に対応する。図10の製造工程までは上記実施の形態1と同様であるのでここではその説明は省略する。
上記実施の形態1では、シリサイド層27の形成工程(サリサイド工程)では、メモリゲートと選択ゲート18との短絡やメモリゲートと不純物拡散層20との短絡を防ぐために、スペーサ23をカバー(保護絶縁膜)として用い、不純物拡散層20もスペース23で覆うようにしている。メモリゲートの側面上に絶縁膜スペーサが残存すれば短絡を防止できるので、本実施の形態では、スペーサ形成用の酸化シリコン膜をエッチバック(異方性エッチング)してメモリゲート17の側面上を覆うようにスペーサ23a(実施の形態1のスペーサ23に対応)を形成し、不純物拡散層20はメモリゲート近傍領域を除いてほぼ露出させた状態でシリサイド化を行なう。これにより、図34に示されるように、メモリゲート17の一部および不純物拡散層20の一部の表面部分もシリサイド化してシリサイド層27を形成することができる。上記実施の形態1では、スペーサ23によりブリッジングを防いでいたが、Ni等のシリサイドでは、ブリッジングさせずにサリサイド化することが可能となる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。