TWI634562B

TWI634562B - 三維記憶體及其操作方法

Info

Publication number: TWI634562B
Application number: TW106125940A
Authority: TW
Inventors: 陳江宏; 蔡耀庭; 洪文; 廖祐楷
Original assignee: 華邦電子股份有限公司
Priority date: 2017-08-01
Filing date: 2017-08-01
Publication date: 2018-09-01
Also published as: TW201911301A

Abstract

一種三維記憶體，包括：基底、多條源極線、多個隔離結構、多條汲極線、多個位元線、多個電荷儲存結構以及多個導體層。源極線位於基底上。隔離結構分別位於源極線之間，以電性隔離源極線。汲極線位於源極線上。汲極線與源極線的延伸方向不同。位元線自源極線延伸至汲極線。電荷儲存結構分別圍繞位元線。導體層分別覆蓋沿各源極線排列的電荷儲存結構的表面。

Description

三維記憶體及其操作方法

本發明是有關於一種半導體元件及其操作方法，且特別是有關於一種三維記憶體及其操作方法。

快閃記憶體元件由於具有可多次進行資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種非揮發性記憶體元件。

典型的快閃記憶體元件是以摻雜的多晶矽製作浮置閘極與控制閘極。而且，浮置閘極與控制閘極之間以介電層相隔。浮置閘極與基底之間是以穿隧氧化層相隔。在讀取快閃記憶體中的資料時，是對控制閘極上施加一工作電壓，並依據浮置閘極的帶電狀態來影響其下通道的開/關，而此通道之開/關即為判讀資料值「0」或「1」之依據。

隨著科技的進步，各類電子產品皆朝向高速、高效能、且輕薄短小的趨勢發展，而在這趨勢之下，對於更高儲存能力之快閃記憶體的需求也隨之增加。因此，快閃記憶體的設計也已朝向具有高積集度及高密度的三維快閃記憶體結構發展。

本發明提供一種三維記憶體及其操作方法，其可在單一記憶胞中儲存4位元的資料，進而提高整體三維記憶體儲存能力。

本發明提供一種三維記憶體，其將隔離結構配置在相鄰源極線之間，藉此降低讀取時的干擾。

本發明提供一種三維記憶體，包括：基底、多條源極線、多個隔離結構、多條汲極線、多個位元線、多個電荷儲存結構以及多個導體層。源極線位於基底上。隔離結構分別位於源極線之間，以電性隔離源極線。汲極線位於源極線上。汲極線與源極線的延伸方向不同。位元線自源極線延伸至汲極線。電荷儲存結構分別圍繞位元線。導體層分別覆蓋沿各源極線排列的電荷儲存結構的表面。

在一實施例中，形成位元線的材料包括第一型多晶矽材料。形成源極線與汲極線的材料包括第二型多晶矽材料。第一型多晶矽材料不同於第二型多晶矽材料。

在一實施例中，各位元線包括第一部分、第二部分與第三部分。第二部分位於第一部分與第三部分之間。第二部分被電荷儲存結構所包圍。第一部分連接源極線且作為源極。第三部分連接汲極線且作為汲極。

在一實施例中，三維記憶體更包括矽化金屬層位於源極線上，以降低所述源極線與位元線之間的電阻值。

在一實施例中，電荷儲存結構是經組態以儲存4位元的資料。

在一實施例中，電荷儲存結構包括穿隧介電層、電荷儲存層以及電子阻擋層。所述電荷儲存層位於穿隧介電層與電子阻擋層之間。

在一實施例中，電荷儲存層的材料包括氮化矽、氧化鋁、二氧化鉿、二氧化鋯、氧化鑭、氧化釔或其組合。

本發明提供一種用於所述三維記憶體的操作方法，包括：程式化、抹除或讀取電荷儲存結構。

在一實施例中，程式化電荷儲存結構的步驟包括對導體層施加一正電壓，對汲極線施加另一正電壓，並將源極線接地，以將電子儲存在靠近所述汲極線的所述電荷儲存結構中。

在一實施例中，抹除電荷儲存結構的步驟包括對導體層施加一負電壓，對汲極線施加一正電壓，並將源極線接地，以將電洞吸引至靠近所述汲極線的電荷儲存結構中。

在一實施例中，讀取電荷儲存結構的機制包括對導體層施加一讀取電壓，對汲極線施加一正電壓，並將源極線接地，以讀取靠近所述汲極線的電荷儲存結構中的儲存狀態。

在一實施例中，讀取電荷儲存結構的機制包括對導體層施加一讀取電壓，對源極線施加一正電壓，並將汲極線接地，以讀取靠近所述源極線的電荷儲存結構中的儲存狀態。

基於上述，本發明藉由在相鄰兩條源極線之間配置隔離結構，以電性隔離相鄰兩條源極線，進而降低讀取時的干擾。另外，本發明以高介電常數材料當作電荷儲存層，其可在單一記憶胞中儲存4位元的資料，進而提高整體三維記憶體儲存能力。此外，本發明藉由價帶-導帶熱電洞注入模式來抹除所述記憶胞，其可降低穿隧介電層的損害，進而提升三維記憶體的可靠度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10、12、14‧‧‧開口

16‧‧‧空隙

100‧‧‧基底

102‧‧‧底介電層

104‧‧‧導體層

104a‧‧‧源極線

106‧‧‧緩衝結構

106a、106c‧‧‧氧化矽層

106b‧‧‧氮化矽層

108‧‧‧介電層

110‧‧‧隔離層

112‧‧‧導體材料

114‧‧‧位元線

114a‧‧‧第一部分

114b‧‧‧第二部分

114c‧‧‧第三部分

116、116a‧‧‧隔離結構

118‧‧‧電荷儲存結構

118U‧‧‧上部

120、120a‧‧‧導體層

120b、120c‧‧‧導體層

122‧‧‧間隙壁材料

122a、122b‧‧‧間隙壁

124‧‧‧矽化金屬層

126、126a‧‧‧介電層

128‧‧‧汲極線

C‧‧‧通道

D‧‧‧汲極

S‧‧‧源極

L‧‧‧長度

WL‧‧‧字元線

X、Y、Z‧‧‧方向

V_g、V_d、V_F、V_R‧‧‧電壓

圖1為本發明之一實施例的三維記憶體的立體示意圖。

圖2A至圖2L為沿圖1之A-A線之製造流程的剖面示意圖。

圖3A至圖3P為沿圖1之B-B線之製造流程的剖面示意圖。

圖4A為程式化本發明之一實施例的三維記憶體的剖面示意圖。

圖4B為抹除本發明之一實施例的三維記憶體的剖面示意圖。

圖4C與圖4D分別為讀取本發明之一實施例的三維記憶體的剖面示意圖。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。

圖1為依照本發明之一實施例所繪示的三維記憶體的立體示意圖。在本實施例中，圖1之三維記憶體可例如是反或(NOR)快閃記憶體。為了清楚起見，圖1中僅繪示出基底、底介電層、源極線、隔離結構、記憶胞以及汲極線，其他構件請參照後續的剖面示意圖。

請參照圖1，本實施例提供一種三維記憶體，包括：基底100、底介電層102、多條源極線104a、多個隔離結構116a、多個記憶胞、多條位元線114、多條字元線WL以及多條汲極線128。詳細地說，底介電層102位於基底100上。源極線104a位於底介電層102上，使得底介電層102位於源極線104a與基底100之間。源極線104a為條狀圖案，其沿著Y方向延伸。隔離結構116a位於源極線104a之間的底介電層102上，以電性隔離相鄰兩條源極線104a，進而降低讀取時的干擾。在一實施例中，隔離結構116a為條狀，其沿著Y方向延伸。

記憶胞以陣列方式分別位於源極線104a上。具體來說，每一記憶胞包括電荷儲存結構118。電荷儲存結構118圍繞位元線 114的第二部分114b(如圖2L所示)。在一實施例中，位元線114可例如是圓柱狀結構，而電荷儲存結構118呈帶狀並包圍位元線114的中央部分。但本發明不以此為限，在其他實施例中，位元線114可例如是多邊柱狀結構。另外，電荷儲存結構118相對於基底100的表面的垂直方向的長度L可視為通道長度。位元線114自源極線104a延伸至汲極線128。在一實施例中，位元線114沿著Z方向延伸，使得位元線114的兩端分別連接源極線104a與汲極線128。形成位元線114的材料包括P型多晶矽材料，使位於源極線104a與電荷儲存結構118之間的位元線114的第一部份114a(如圖2L所示)可作為源極，被電荷儲存結構118所包覆的位元線114的第二部分114b可作為主動區或通道區，位於汲極線128與電荷儲存結構118之間的位元線114的第三部分114c(如圖2L所示)可作為汲極。各字元線WL覆蓋沿同一行(column)排列的多個電荷儲存結構118的表面。如圖1所示，字元線WL沿著Y方向延伸。也就是說，字元線WL的延伸方向與源極線104a的延伸方向相同。

每一汲極線128連接排列成同一列(row)的多條位元線114。汲極線128沿著X方向延伸。也就是說，汲極線128與源極線104a的延伸方向不同。

圖2A至圖2L為沿圖1之A-A線之製造流程的剖面示意圖。圖3A至圖3P為沿圖1之B-B線之製造流程的剖面示意圖。

請同時參照圖2A與圖3A，本實施例提供圖1之三維記憶體的製造方法，其步驟如下。首先，提供基底100。在一實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底(Semiconductor Over Insulator，SOI)。在本實施例中，基底100可以是P型矽基底。

接著，在基底100上依序形成底介電層102、導體層104、緩衝結構106以及介電層108。在一實施例中，底介電層102可以是氧化矽層，其形成方法可例如是化學氣相沈積法。導體層104可以是摻雜多晶矽層。在本實施例中，導體層104可以是N+多晶矽層，其所植入的摻質可例如是磷或是砷，其摻雜濃度可例如是1×10¹⁸/cm³至1×10²¹/cm³。緩衝結構106包括氧化矽層106a、氮化矽層106b以及氧化矽層106c的複合結構，其形成方法可例如是化學氣相沈積法。介電層108可以是氮化矽層，其形成方法可例如是化學氣相沈積法。

請同時參照圖2A-2B與圖3A-3B，於導體層104、緩衝結構106以及介電層108中形成隔離層110。隔離層110沿著A-A線方向(亦即圖1的Y方向)延伸，藉此將導體層104分隔成多條源極線104a。隔離層110的形成方法可例如是在導體層104、緩衝結構106以及介電層108中形成開口10。開口10暴露出底介電層102的頂面。接著，將隔離材料填入開口10中並進行平坦化製程。在此階段中，如圖3B所示，隔離層110的頂面與介電層108的頂面實質上共平面。在一實施例中，所述平坦化製程可以是化學機械研磨製程(CMP)或回蝕刻製程(Etching back)。隔離層110的材料可以是氧化矽。

請同時參照圖2B-2C與圖3B-3C，形成貫穿緩衝結構106以及介電層108的多個開口12，以暴露出源極線104a的頂面。另外，由於開口12是用以定義圖1之位元線114的位置，因此，開口12是以陣列方式分別形成於源極線104a上。之後，在基底100上形成導體材料112。導體材料112填入開口12中並覆蓋介電層108的頂面。在一實施例中，導體材料112可例如是P型多晶矽材料，其所植入的摻質可例如是硼。

請同時參照圖2C-2D與圖3C-3D，進行平坦化製程，以暴露出介電層108的頂面，並在各開口12中形成位元線114。在此階段中，位元線114的頂面與介電層108的頂面實質上共平面。在一實施例中，所述平坦化製程可以是化學機械研磨製程或回蝕刻製程。

請同時參照圖2D-2E與圖3D-3E，凹蝕(recess)隔離層110，使得隔離結構116的頂面與緩衝結構106的頂面實質上共平面。然後，移除介電層108，以暴露出緩衝結構106的頂面。在一實施例中，凹蝕隔離層110的方法可例如是濕式蝕刻法，其可利用對隔離層110與介電層108(或位元線114)具有高蝕刻選擇比的蝕刻液來進行。相似地，移除介電層108的方法也可以是濕式蝕刻法，其可利用對介電層108與位元線114(或隔離結構116)具有高蝕刻選擇比的蝕刻液來進行。

請同時參照圖2F與圖3F，在基底100上形成電荷儲存結構118。電荷儲存結構118共形地覆蓋位元線114的表面、緩衝結構106的頂面以及隔離結構116的頂面。雖然圖2F與圖3F所繪示的電荷儲存結構118為單層結構，但實際上電荷儲存結構118可包括穿隧介電層、電荷儲存層以及電子阻擋層(未繪示)。所述電荷儲存層位於所述穿隧介電層與所述電子阻擋層之間。在一實施例中，電荷儲存結構118可例如是由氧化矽層/氮化矽層/氧化矽層所構成的複合結構。但本發明不以此為限，在其他實施例中，所述電荷儲存層的材料可以是高介電常數材料，以提供高電容耦合(capacitive coupling)。高介電常數材料是指介電常數高於4的介電材料。高介電常數材料可例如是氮化矽、氧化鋁、二氧化鉿、二氧化鋯、氧化鑭、氧化釔或其組合。相較於習知以摻雜的多晶矽當作浮置閘極的記憶體，本實施例之電荷儲存結構118可減少穿隧介電層與電子阻擋層的厚度，同時維持記憶體的可靠度。另外，本實施例之高介電常數的電荷儲存層具有較低的有效氧化物厚度(effective oxide thickness，EOT)，其有利於記憶體的尺寸微縮。此外，由於高介電常數材料為電性絕緣材料，因此，電子可分開儲存在具有高介電常數的電荷儲存層中，以達到將4位元資料儲存在單一記憶胞的功效。在替代實施例中，所述電荷儲存層的材料也可以是相對於穿隧介電層與電子阻擋層之具有較大導帶偏移(conduction band offset)的材料，其具有較佳的可靠度。

值得注意的是，在高溫的情況下，源極線104a的N型摻質會擴散至位元線114的第一部分114a中，藉此形成源極區。位元線114的第二部分114b位於位元線114的第一部分114a上。在一實施例中，位元線114的第二部分114b可以是P型導電型；而位元線114的第一部分(或源極區)114a可以是N型導電型。位元線114的第一部分114a嵌於緩衝結構106中。電荷儲存結構118覆蓋且圍繞位元線114的第二部分114b。為簡潔起見，此第一部分114a僅繪示於圖2F與圖3F中，而不再繪示於後續圖式中。

請同時參照圖2G與圖3G，於電荷儲存結構118上形成導體層120。導體層120圍繞電荷儲存結構118並覆蓋電荷儲存結構118的頂面。在一實施例中，導體層120的材料可例如是摻雜多晶矽，其形成方法可以是化學氣相沉積法。在替代實施例中，導體層120的材料可以是金屬材料，例如銅(Cu)、鋁(Al)、鎢(W)或其組合。

請同時參照圖2G-2H與圖3G-3H，對導體層120進行平坦化製程，以暴露出電荷儲存結構118的頂面。在此情況下，如圖2H與圖3H所示，導體層120a配置在位元線114旁，且導體層120a的頂面與電荷儲存結構118的頂面可實質上共平面。在一實施例中，所述平坦化製程可以是化學機械研磨製程或回蝕刻製程。

請同時參照圖2H-2I與圖3H-3I，進行蝕刻製程，移除部分導體層120a，以暴露出電荷儲存結構118的上部118U。在此情況下，如圖2I與圖3I所示，導體層120b的頂面低於電荷儲存結構118(或位元線114)的頂面。在一實施例中，所述蝕刻製程可以是回蝕刻製程。

請同時參照圖3I與圖3J，於位元線114之間的導體層120b中形成開口14，以形成導體層120c。開口14對應於隔離結構116a。在一實施例中，開口14可以是條狀開口，其沿著Y方向(如圖1所示)延伸。開口14貫穿導體層120c、電荷儲存結構118以及部分緩衝結構106，以暴露出緩衝結構106的氧化矽層106a。在一實施例中，開口14的形成方法包括微影製程與蝕刻製程。所述蝕刻製程可例如是反應性離子蝕刻製程(RIE)。

請同時參照圖3J與圖3K，於基底100上形成間隙壁材料122。間隙壁材料122共形地覆蓋開口14的表面、導體層120c的頂面以及電荷儲存結構118的頂面。在一實施例中，間隙壁材料122的材料可例如是氮化矽，其形成方法可以是化學氣相沉積法。

請同時參照圖3K與圖3L，進行乾式蝕刻製程，移除部分間隙壁材料122，以在導體層120c的側壁形成間隙壁122a並在電荷儲存結構118的上部118U的側壁形成間隙壁122b。在此情況下，開口14的底面的間隙壁材料122也被移除，以暴露出緩衝結構106的氧化矽層106a的頂面(未繪示)。在一實施例中，所述乾式蝕刻製程可例如是反應性離子蝕刻製程(RIE)。之後，進行濕式蝕刻製程，以移除緩衝結構106的氧化矽層106a，並在緩衝結構106中形成空隙16。空隙16暴露出源極線104a的部分頂面。如圖3L所示，空隙16由緩衝結構106的氮化矽層106b、位元線114以及源極線104a所定義。

請同時參照圖3L與圖3M，進行金屬矽化製程，以於外露於空隙16的源極線104a的部分頂面上形成矽化金屬層124。如圖3M所示，矽化金屬層124除了配置在被位元線114覆蓋以外的源極線104a的頂面上，還延伸配置在位元線114下方的源極線104a中，以降低源極線104a與位元線114之間的電阻值，進而提升記憶體的速度。金屬矽化製程的步驟包括在源極線104a上形成金屬層(未繪示)。之後，進行熱回火(Anneal)製程，使得所述金屬層與其所接觸的源極線104a反應形成矽化金屬層124。在一實施例中，矽化金屬層124的材料例如是矽化鎳(NiSi)、矽化鈷(CoSi)、矽化鈦(TiSi)、矽化鎢(WSi)、矽化鉬(MoSi)、矽化鉑(PtSi)、矽化鈀(PdSi)或其組合。

由於圖3J至圖3M的層的變化並不會出現在圖1的A-A線剖面上，因此，為了簡潔起見，本文中並未繪示出相對應於圖3J至圖3M的步驟的A-A線剖面圖。也就是說，圖2J的步驟是接續於矽化金屬層124的形成之後。請同時參照圖2J與圖3M-3N，於基底100上形成介電層126。介電層126填入開口14中並填入空隙16中。如圖3N所示，介電層126還覆蓋電荷儲存結構118的頂面。在一實施例中，介電層126的材料包括氧化矽，其形成方法可以是化學氣相沉積法。

請同時參照圖2J-2K與圖3N-3O，對介電層126進行平坦化製程，移除部分介電層126、部分電荷儲存結構118以及部分間隙壁122b，以暴露出位元線114的頂面。在此情況下，如圖3O所示，位元線114的頂面、電荷儲存結構118的頂面以及介電層 126a的頂面可實質上共平面。在一實施例中，所述平坦化製程可以是化學機械研磨製程或回蝕刻製程。

請同時參照圖2L與圖3P，於位元線114上形成汲極線128。汲極線128沿著B-B線方向(或圖1的X方向)延伸，並橫越源極線104a與隔離結構116a。在本實施例中，汲極線128可以是N+多晶矽層，其所植入的摻質可例如是磷或是砷，其摻雜濃度可例如是1×10¹⁸/cm³至1×10²¹/cm³。但本發明不限於此，在其他實施例中，汲極線128也可以是金屬或其他導體材料。在替代實施例中，亦可對位元線114進行離子植佈製程，以將磷摻質或是砷摻質植入位元線114的第三部分114c中，藉此形成汲極區。也就是說，如圖2L所示，位元線114包括第一部分114a、第二部分114b以及第三部分114c。第二部分114b位於第一部分114a與第三部分114c之間。在一實施例中，第二部分114b的導電型與第一部分114a與第三部分114c的導電型不同。在本實施例中，第二部分114b可具有P型導電型，其可視為主動區或通道區。第一部分114a與第三部分114c可具有N型導電型。第一部分114a可視為源極區；而第三部分114c可視為汲極區。

值得注意的是，如圖2L與圖3P所示，位元線114自源極線104a延伸至汲極線128。電荷儲存結構118圍繞位元線114的側壁，並延伸覆蓋緩衝結構106的頂面。導體層120c覆蓋電荷儲存結構118的表面，使得電荷儲存結構118配置於位元線114與導體層120c之間。導體層120c至少覆蓋位元線114的第二部分(或通道區)114b。換言之，導體層120c可視為記憶胞的控制閘極或是字元線。

在本實施例中，雖然圖2L與圖3P所繪示的源極線104a為源極端；而汲極線128為汲極端，但本發明不以此為限。在其他實施例中，源極線104a也可用以當作汲極端；而汲極線128也可用以當作源極端。

圖4A為程式化本發明之一實施例的三維記憶體的剖面示意圖。圖4B為抹除本發明之一實施例的三維記憶體的剖面示意圖。圖4C與圖4D分別為讀取本發明之一實施例的三維記憶體的剖面示意圖。

本實施例之三維記憶體的操作方法包括程式化、抹除或讀取圖1的電荷儲存結構118。請參照圖4A，程式化電荷儲存結構118的機制包括通道熱電子注入模式(Channel Hot Electron Injection)。詳細地說，通道熱電子注入模式的步驟如下。對字元線WL(其對應於圖1的導體層120c)施加一正電壓V_g，對汲極D(其對應於圖1的汲極線128)施加另一正電壓V_d，並將源極S(其對應於圖1的源極線104a)接地，使得記憶胞導通。因此，電流從汲極D流入源極S，而通道C中產生的熱電子被吸引並儲存在靠近汲極D的電荷儲存結構118中，以產生「01」的狀態。相似地，對字元線WL、汲極D以及源極S施加不同電壓，則可分別產生「10」、「11」或是「00」的狀態。因此，本實施例之電荷儲存結構118可經組態以儲存4位元的資料。在一實施例中，電壓V_g可介於7伏特至9.5伏特之間；電壓V_d可介於3.5伏特至5伏特之間。

請參照圖4B，抹除電荷儲存結構118的機制包括價帶-導帶熱電洞注入模式(Band to Band Hot Hole Injection)。詳細地說，價帶-導帶熱電洞注入模式的步驟如下。對字元線WL(其對應於圖1的導體層120c)施加一負電壓V_g，對汲極D(其對應於圖1的汲極線128)施加一正電壓V_d，並將源極S(其對應於圖1的源極線104a)接地。如此一來，通道C中的熱電洞被吸引並注入在靠近汲極D的電荷儲存結構118中，使得所述熱電洞與所儲存的電子耦合。在本實施例中，以價帶-導帶熱電洞注入模式來抹除電荷儲存結構118，其可降低電荷儲存結構118中的穿隧介電層的損害，進而提升三維記憶體的可靠度。在一實施例中，電壓V_g可介於-10伏特至-15伏特之間；電壓V_d可介於3.5伏特至5伏特之間。

請參照圖4C與圖4D，讀取電荷儲存結構118的機制包括正向讀取(forward read)模式或反向讀取(reverse read)模式。詳細地說，正向讀取模式的操作的步驟如下。如圖4C所示，對字元線WL(其對應於圖1的導體層120c)施加一讀取電壓V_g，對汲極D(其對應於圖1的汲極線128)施加一正電壓V_F，並將源極S(其對應於圖1的源極線104a)接地，以讀取靠近汲極D的電荷儲存結構118中的儲存狀態。因此，當電子已儲存在靠近汲極D的電荷儲存結構118時，記憶胞的閥值升高，記憶胞以斷開的方式進行操作。在一實施例中，讀取電壓V_g可介於3.5伏特至4.5伏特之間；電壓V_F可介於0.7伏特至1.2伏特之間。

反向讀取模式的操作的類似上述步驟。如圖4D所示，對字元線WL(其對應於圖1的導體層120c)施加一讀取電壓，對源極S(其對應於圖1的源極線104a)施加一正電壓V_R，並將汲極D(其對應於圖1的汲極線128)接地，以讀取靠近源極S的電荷儲存結構118中的儲存狀態。因此，當電子未儲存在靠近源極S的電荷儲存結構118時，記憶胞的閥值降低，記憶胞以導通的方式進行操作。在一實施例中，讀取電壓V_g可介於3.5伏特至4.5伏特之間；電壓V_R可介於0.7伏特至1.2伏特之間。

綜上所述，本發明藉由在相鄰兩條源極線之間配置隔離結構，以電性隔離相鄰兩條源極線，進而降低讀取時的干擾。另外，本發明以高介電常數材料當作電荷儲存層，其可在單一記憶胞中儲存4位元的資料，進而提高整體三維記憶體儲存能力。此外，本發明藉由價帶-導帶熱電洞注入模式來抹除所述記憶胞，其可降低穿隧介電層的損害，進而提升三維記憶體的可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims

一種三維記憶體，包括：多條源極線，位於基底上；多個隔離結構，分別位於所述源極線之間，以電性隔離所述源極線；多條汲極線，位於所述源極線上，其中所述汲極線與所述源極線的延伸方向不同；多個位元線，自所述源極線延伸至所述汲極線；多個電荷儲存結構，分別圍繞所述位元線；以及多個導體層，分別覆蓋沿各所述源極線排列的所述電荷儲存結構的表面。
如申請專利範圍第1項所述的三維記憶體，其中形成所述位元線的材料包括第一型多晶矽材料，形成所述源極線與所述汲極線的材料包括第二型多晶矽材料，且所述第一型多晶矽材料不同於所述第二型多晶矽材料。
如申請專利範圍第1項所述的三維記憶體，其中各所述位元線包括第一部分、第二部分與第三部分，所述第二部分位於所述第一部分與所述第三部分之間，所述第二部分被所述電荷儲存結構所包圍，所述第一部分連接所述源極線且作為源極，所述第三部分連接所述汲極線且作為汲極。
如申請專利範圍第1項所述的三維記憶體，更包括矽化金屬層位於所述源極線上，以降低所述源極線與所述位元線之間的電阻值。
如申請專利範圍第1項所述的三維記憶體，其中所述電荷儲存結構是經組態以儲存4位元的資料。
如申請專利範圍第1項所述的三維記憶體，其中所述電荷儲存結構包括穿隧介電層、電荷儲存層以及電子阻擋層，所述電荷儲存層位於所述穿隧介電層與所述電子阻擋層之間。
如申請專利範圍第6項所述的三維記憶體，其中所述電荷儲存層的材料包括氮化矽、氧化鋁、二氧化鉿、二氧化鋯、氧化鑭、氧化釔或其組合。
一種用於如申請專利範圍第1項所述的三維記憶體的操作方法，包括程式化、抹除或讀取所述電荷儲存結構。
如申請專利範圍第8項所述的操作方法，其中程式化所述電荷儲存結構的步驟包括對所述導體層施加一正電壓，對所述汲極線施加另一正電壓，並將所述源極線接地，以將電子儲存在靠近所述汲極線的所述電荷儲存結構中。
如申請專利範圍第8項所述的操作方法，其中抹除所述電荷儲存結構的步驟包括對所述導體層施加一負電壓，對所述汲極線施加一正電壓，並將所述源極線接地，以將電洞吸引至靠近所述汲極線的所述電荷儲存結構中。
如申請專利範圍第8項所述的操作方法，其中讀取所述電荷儲存結構的步驟包括對所述導體層施加一讀取電壓，對所述汲極線施加一正電壓，並將所述源極線接地，以讀取靠近所述汲極線的所述電荷儲存結構中的儲存狀態。
如申請專利範圍第8項所述的操作方法，其中讀取所述電荷儲存結構的步驟包括對所述導體層施加一讀取電壓，對所述源極線施加一正電壓，並將所述汲極線接地，以讀取靠近所述源極線的所述電荷儲存結構中的儲存狀態。