CN109638015A - 分离栅flash器件的工艺方法 - Google Patents

分离栅flash器件的工艺方法 Download PDF

Info

Publication number
CN109638015A
CN109638015A CN201811553752.5A CN201811553752A CN109638015A CN 109638015 A CN109638015 A CN 109638015A CN 201811553752 A CN201811553752 A CN 201811553752A CN 109638015 A CN109638015 A CN 109638015A
Authority
CN
China
Prior art keywords
flash device
side wall
grid
selection grid
source region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811553752.5A
Other languages
English (en)
Other versions
CN109638015B (zh
Inventor
王小川
张磊
田志
王奇伟
陈昊瑜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201811553752.5A priority Critical patent/CN109638015B/zh
Publication of CN109638015A publication Critical patent/CN109638015A/zh
Application granted granted Critical
Publication of CN109638015B publication Critical patent/CN109638015B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明公开了一种分离栅flash器件的工艺方法，包含：步骤一，提供一半导体衬底，在所述的半导体衬底上依次形成选择栅极、浮栅、擦除栅极、栅极氧化层，以及在选择栅的两侧形成侧墙；步骤二，以所述选择栅的两侧侧墙为遮挡，对整个器件表面进行离子注入，形成所述flash器件的源区；步骤三，淀积多晶硅并刻蚀，形成所述flash器件的控制栅；去除所述选择栅两侧的侧墙，进行整体的N型离子注入，形成所述flash器件的漏区。本发明通过刻蚀来控制选择栅的侧墙的厚度，对漏区进行可调控的遮挡，实现对源区的无掩膜版的离子注入。

Description

分离栅flash器件的工艺方法
技术领域
本发明涉及半导体器件制造领域，特别是指一种分离栅flash器件的工艺方法。
背景技术
随着电子产品的快速普及，闪存flash作为当今的主流存储载体得到迅速的推广普及，其技术也得到了迅速的发展。非挥发性存储器(NVM)技术，主要有浮栅(floatinggate)技术、分压栅(split gate)技术以及SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)技术。Flash由于其具有长寿命，非易失性，低价格，以及易于编程、擦除的优点已被越来越广泛的应用。随着主流工艺技术的发展，以及人们对Flash器件迫切要求，基于分离栅极概念的分栅Flash受到人们的广泛关注，相比于传统Flash，分离栅快闪存储器作为闪存的一种，由于具有高效的编程速度以及完全避免过擦除的能力，无论是在单体还是在嵌入式产品方面都得到了人们更多的关注，目前，分离栅快闪存储器已被广泛地应用于个人电脑、数码器材、移动终端、智能卡等产品。这种新颖的分离栅Flash像SST ESF3，在可靠性、无过擦除等方面表现优越。但由于其复杂的器件结构以及对工艺难度的要求，对生产制造的推广产生重大的阻力。因此，一直以来对分离栅Flash工艺流程的简化和优化是一个重点，在不影响器件前提下，减少掩膜版的使用是一种十分有效的研究方向，它可以极大的简化工艺和降低生产成本。
如图1所示，是一种常规的分离栅flash器件的结构示意图。在硅衬底上包含有多个栅极，如擦除栅极1、选择栅极2、控制栅极4以及浮栅5，各栅极之间以氧化硅介质层隔离，且与硅衬底之间也以氧化硅介质层隔离；衬底中包含器件的源区及漏区。相对于常规Flash器件，分离栅Flash器件的结构更加复杂，具有多层多晶硅的特殊结构，如IOT SilvoFlash，具有哨型结构，并且在制备过程中存有多种侧墙(Spacer)，在工艺优化中，恰当运用这些侧墙，往往能够给予更多的器件优化空间。为了保证器件的基本性能，通常源极和漏极在工艺流程中，会采用源、漏极分别注入的掩膜版进行高浓度离子注入，如图2所示，达到对源漏极离子注入位置的精确控制。这样在制造工艺中需要专门使用源极注入的掩膜版，增加了工艺成本。
发明内容
本发明所要解决的技术问题在于提供一种分离栅flash器件的工艺方法，通过刻蚀控制选择栅的侧墙的厚度，对漏区进行可调控的遮挡，实现对源区的无掩膜版的离子注入，所述工艺方法包含：
步骤一，提供一半导体衬底，在所述的半导体衬底上依次形成选择栅极、浮栅、擦除栅极、栅极氧化层，以及在选择栅的两侧形成侧墙。
步骤二，以所述选择栅的两侧侧墙为遮挡，对整个器件表面进行离子注入，形成所述flash器件的源区。
步骤三，淀积多晶硅并刻蚀，形成所述flash器件的控制栅；去除所述选择栅两侧的侧墙，进行整体的N型离子注入，形成所述flash器件的漏区。
进一步的改进是，所述步骤一中，半导体衬底为P型衬底。
进一步的改进是，所述步骤一中，还包括在选择栅极、浮栅、擦除栅极之间形成氧化硅介质层的工艺步骤。
进一步的改进是，所述步骤一中，在选择栅形成以后，残留大量的氮化硅层；将残留的氮化硅层在选择栅的两侧进行刻蚀形成侧墙；所述的残留氮化硅层刻蚀工艺采用湿法刻蚀工艺。
进一步的改进是，所述的选择栅的侧墙厚度远远大于源极的长度，即所述flash器件的源区完全在所述选择栅侧墙的覆盖范围以内。
进一步的改进是，所述的选择栅侧墙的厚度为不少于50nm，所述flash器件的源区的横向长度不大于15nm。
进一步的改进是，所述的选择栅两侧的侧墙，通过调节湿法刻蚀的刻蚀量及刻蚀时间，能完全去除源区上部的氮化硅，使源区露出，漏区仍然存在氮化硅层，且选择栅两侧的氮化硅厚度不少于50nm，以形成选择栅两侧的侧墙。
进一步的改进是，所述步骤二中，所述选择栅两侧的侧墙能作为漏区的遮挡层，在整个器件表面进行重掺杂的N型离子注入，形成所述flash器件的源区，漏区由于侧墙的遮挡不受影响。
进一步的改进是，所述的选择栅两侧的氮化硅侧墙，通过控制侧墙氮化硅的厚度，实现对漏区进行可调控的遮挡，实现对源区的离子注入，在不影响器件性能的前提下，节省源极注入的掩膜版。
进一步的改进是，所述的工艺方法，还包括在半导体衬底中形成阱区、隔离步骤。
本发明所述的分离栅flash器件的工艺方法，通过刻蚀来控制选择栅极侧壁氮化硅厚度，对漏极进行可调控的遮挡，实现对源区的无掩膜版的离子注入，从而在不影响器件性能前提下，节省一张源极离子注入的掩膜版，减少工艺流程，降低生产成本。
附图说明
图1是现有的分离栅flash器件的结构示意图。
图2是现有的分离栅flash器件的制造工艺示意图。
图3～5是本发明分离栅flash器件的制造工艺的步骤示意图。
图6是本发明分离栅flash器件的制造工艺的流程图。
附图标记说明
1是擦除栅极，2是选择栅极，3是氧化硅介质层，4是控制栅极，5是浮栅，6是漏区，7是源区，8是氮化硅侧墙。
具体实施方式
本发明所述的一种分离栅flash器件的工艺方法，通过刻蚀控制选择栅的侧墙的厚度，对漏区进行可调控的遮挡，实现对源区的无掩膜版的离子注入，其具体的工艺方法结合附图3～5说明如下：
步骤一，如图3所示，提供一半导体衬底，所述的半导体衬底为半导体行业常用的基材，比如硅、锗硅、砷化镓等。本实施例采用P型硅衬底。在所述的半导体衬底上依次形成选择栅极、浮栅、擦除栅极、栅极氧化层。在常规工艺中，还包括在半导体衬底中形成阱区、隔离等步骤，这是本技术领域的公知技术，在此不再赘述。
在所述的各种栅极之间，还形成有氧化硅介质层将各种所述的选择栅极、浮栅、擦除栅极等进行隔离。
由于选择栅的刻蚀需要借助氮化硅层作为刻蚀遮挡层，在完成选择栅的刻蚀之后，整个衬底表面还残留有大量的氮化硅层。将残留的氮化硅层在选择栅的两侧采用湿法刻蚀工艺进行刻蚀形成侧墙。所述的选择栅两侧的侧墙，可以通过调节湿法刻蚀的刻蚀量及刻蚀时间，达到完全去除源区上部的氮化硅，使源区露出，而漏区上方，即选择栅的两侧仍然存在大量的氮化硅层，利用此残留的大量的氮化硅来制作选择栅两侧的侧墙。
由于漏区上方残留大量的氮化硅，而漏区的尺寸又远远小于所述的残留的氮化硅的存量，因此形成的选择栅的侧墙厚度远远大于源区的长度，即所述flash器件的源区完全在所述选择栅侧墙的覆盖范围以内。一般来说，选择栅两侧的氮化硅厚度不少于50nm，而flash器件的源区的横向长度不大于15nm。因此，完全可以使用侧墙来作为源区注入时漏区的遮挡物。
需要特别说明的是，在通过湿法刻蚀工艺刻蚀形成所述的选择栅两侧的氮化硅侧墙时，还可以通过湿法刻蚀的程度来控制侧墙氮化硅的厚度，实现对漏区进行可调控的遮挡，以此来完成对源区的离子注入。这样可以适应多种不同器件尺寸及性能的需要。在不影响器件性能的前提下，节省使用一张源区注入的掩膜版。
步骤二，以上述形成的选择栅的两侧侧墙为遮挡，对整个器件表面进行重掺杂的N型离子注入，形成所述flash器件的源区。漏区在侧墙的遮挡下不受源区掺杂注入的影响。
步骤三，淀积多晶硅并刻蚀，形成所述flash器件的控制栅；去除所述选择栅两侧的侧墙，进行整体的N型离子注入，形成所述flash器件的漏区。这样，就完成了flash器件的源区及漏区的注入。
在常规的制造工艺中，还包含例如LDD等步骤的注入，为本领域的公知技术，在本发明技术方案中不做说明并不会影响对本发明的理解，一并省略。
本发明所述的分离栅flash器件的工艺方法，通过不同的湿法刻蚀程度来控制选择栅极侧壁氮化硅厚度，对漏区进行可调控的遮挡，实现对源区的无掩膜版的离子注入，从而在不影响器件性能前提下，节省使用一张源区离子注入的掩膜版，减少工艺流程，降低生产成本。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种分离栅flash器件的工艺方法，通过控制选择栅的侧墙的厚度，对漏区进行可调控的遮挡，实现对源区的离子注入，其特征在于，所述工艺方法包含：
步骤一，提供一半导体衬底，在所述的半导体衬底上依次形成选择栅极、浮栅、擦除栅极、栅极氧化层，以及在选择栅的两侧形成侧墙；
步骤二，以所述选择栅的两侧侧墙为遮挡，对整个器件表面进行离子注入，形成所述flash器件的源区；
步骤三，淀积多晶硅并刻蚀，形成所述flash器件的控制栅；去除所述选择栅两侧的侧墙，进行整体的N型离子注入，形成所述flash器件的漏区。
2.如权利要求1所述的分离栅flash器件的工艺方法，其特征在于：所述步骤一中，半导体衬底为P型硅衬底。
3.如权利要求1所述的分离栅flash器件的工艺方法，其特征在于：所述步骤一中，还包括在选择栅极、浮栅、擦除栅极之间形成氧化硅介质层的工艺步骤。
4.如权利要求1所述的分离栅flash器件的工艺方法，其特征在于：所述步骤一中，在完成选择栅的刻蚀以后，残留大量的氮化硅层；将残留的氮化硅层进行刻蚀，在选择栅的两侧形成侧墙。
5.如权利要求4所述的分离栅flash器件的工艺方法，其特征在于：所述的残留氮化硅层刻蚀工艺采用湿法刻蚀工艺。
6.如权利要求4所述的分离栅flash器件的工艺方法，其特征在于：所述的选择栅的侧墙厚度远远大于源极的长度，即所述flash器件的源区完全在所述选择栅侧墙的覆盖范围以内。
7.如权利要求6所述的分离栅flash器件的工艺方法，其特征在于：所述的选择栅侧墙的厚度为不少于50nm，所述flash器件的源区的横向长度不大于15nm。
8.如权利要求4或5所述的分离栅flash器件的工艺方法，其特征在于：所述的选择栅两侧的侧墙，通过调节湿法刻蚀的刻蚀量及刻蚀时间，能完全去除源区上部的氮化硅，使源区露出，漏区仍然存在氮化硅层，且选择栅两侧的氮化硅厚度不少于50nm，以形成选择栅两侧的侧墙。
9.如权利要求1所述的分离栅flash器件的工艺方法，其特征在于：所述步骤二中，所述选择栅两侧的侧墙能作为漏区的遮挡层，在整个器件表面进行重掺杂的N型离子注入，形成所述flash器件的源区，漏区由于侧墙的遮挡不受影响。
10.如权利要求8所述的分离栅flash器件的工艺方法，其特征在于：所述的选择栅两侧的氮化硅侧墙，还能通过湿法刻蚀控制侧墙氮化硅的厚度，实现对漏区进行可调控的遮挡，实现对源区的离子注入，在不影响器件性能的前提下，无需使用源区注入的掩膜版。
11.如权利要求1所述的分离栅flash器件的工艺方法，其特征在于：所述的工艺方法，还包括在半导体衬底中形成阱区、隔离的工艺。
CN201811553752.5A 2018-12-19 2018-12-19 分离栅flash器件的工艺方法 Active CN109638015B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811553752.5A CN109638015B (zh) 2018-12-19 2018-12-19 分离栅flash器件的工艺方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811553752.5A CN109638015B (zh) 2018-12-19 2018-12-19 分离栅flash器件的工艺方法

Publications (2)

Publication Number Publication Date
CN109638015A true CN109638015A (zh) 2019-04-16
CN109638015B CN109638015B (zh) 2021-04-13

Family

ID=66075235

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811553752.5A Active CN109638015B (zh) 2018-12-19 2018-12-19 分离栅flash器件的工艺方法

Country Status (1)

Country Link
CN (1) CN109638015B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6740557B1 (en) * 2001-07-02 2004-05-25 Taiwan Semiconductor Manufacturing Company Spacer like floating gate formation
US6784039B2 (en) * 2002-10-16 2004-08-31 Taiwan Semiconductor Manufacturing Company Method to form self-aligned split gate flash with L-shaped wordline spacers
CN101777520A (zh) * 2010-01-28 2010-07-14 上海宏力半导体制造有限公司 分栅型埋入式浮栅的非易失性存储器的制造方法
CN103824860A (zh) * 2012-10-08 2014-05-28 英飞凌科技股份有限公司 制造存储器单元法、制造存储器单元装置法和存储器单元
CN104091803A (zh) * 2014-07-24 2014-10-08 上海华虹宏力半导体制造有限公司 分离栅极式存储器、半导体器件及其制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6740557B1 (en) * 2001-07-02 2004-05-25 Taiwan Semiconductor Manufacturing Company Spacer like floating gate formation
US6784039B2 (en) * 2002-10-16 2004-08-31 Taiwan Semiconductor Manufacturing Company Method to form self-aligned split gate flash with L-shaped wordline spacers
CN101777520A (zh) * 2010-01-28 2010-07-14 上海宏力半导体制造有限公司 分栅型埋入式浮栅的非易失性存储器的制造方法
CN103824860A (zh) * 2012-10-08 2014-05-28 英飞凌科技股份有限公司 制造存储器单元法、制造存储器单元装置法和存储器单元
CN104091803A (zh) * 2014-07-24 2014-10-08 上海华虹宏力半导体制造有限公司 分离栅极式存储器、半导体器件及其制作方法

Also Published As

Publication number Publication date
CN109638015B (zh) 2021-04-13

Similar Documents

Publication Publication Date Title
US9165652B2 (en) Split-gate memory cells having select-gate sidewall metal silicide regions and related manufacturing methods
US8526242B2 (en) Flash memory and fabrication method and operation method for the same
US20230109273A1 (en) Method to fabricate uniform tunneling dielectric of embedded flash memory cell
JP5806439B2 (ja) メモリセルおよびその製造方法
US7338849B2 (en) Methods of fabricating flash memory devices and flash memory devices fabricated thereby
US9111908B2 (en) Split-gate non-volatile memory cells having improved overlap tolerance
US20120175697A1 (en) Multi-state non-volatile memory cell integration and method of operation
US11723197B2 (en) Semiconductor structure of split gate flash memory cell
CN101764097A (zh) 制造闪存装置的方法
CN100373592C (zh) Pecvd富含硅的氧化物层以减少uv充电
US7683421B2 (en) NAND-type flash memory devices including selection transistors with an anti-punchthrough impurity region and methods of fabricating the same
US6168995B1 (en) Method of fabricating a split gate memory cell
US7157762B2 (en) Semiconductor devices having improved gate insulating layers and related methods of fabricating such devices
US20040266109A1 (en) Semiconductor storage elements, semiconductor device manufacturing methods therefor, portable electronic equipment and IC card
US9331160B2 (en) Split-gate non-volatile memory cells having gap protection zones
US20030232284A1 (en) Method of forming a system on chip
EP1782460A1 (en) Floating gate memory cell
US8999828B2 (en) Method and device for a split-gate flash memory with an extended word gate below a channel region
WO2023088067A1 (zh) 浮栅型分栅闪存器件及其制造方法
CN109638015A (zh) 分离栅flash器件的工艺方法
CN104124248A (zh) 一种抬升共源区的nor型闪存单元及其制备方法
US20160268387A1 (en) Split-gate flash memory with improved program efficiency
US7528047B2 (en) Self-aligned split gate memory cell and method of forming
CN106206748B (zh) Sonos器件及其制造方法
US7301193B2 (en) Structure and method for low Vss resistance and reduced DIBL in a floating gate memory cell

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant