CN100481396C - 非易失性半导体元件及非易失性存储元件的制造方法 - Google Patents
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Abstract
本发明在此描述一种制造非易失性半导体存储元件的方法，包含不用额外的掩膜来形成子栅极。在此存储元件的主栅极之上形成金属硅化物可以提供较低的字线电阻值。在操作时，施加电压至子栅极可以形成一作为位线的瞬态反转层，以消除形成位线所需的离子注入。
Description
技术领域
本发明关于一种存储器元件的制造方法，且尤其关于一种非易失性存储元件的创新制造方法。
背景技术
非易失性存储元件现在已广泛地应用于数据储存。与传统的易失性存储元件不同，非易失性存储元件可以在没有电源供应的情况下，仍保有所储存的数据。例如：只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、以及通常称为快闪存储器的快闪电可擦除可编程只读存储器(flash EEPROM)都是非易失性存储元件的一种。
存储器元件通常由存储单元的阵列所构成。快闪存储单元的优点是可以一次同时擦除一个区块内的数据而不必像传统的一次一个字节。每一个存储单元包括一个衬底上有一源极与一分隔的漏极，两者之间为一沟道。栅极相对应于一字线，而源极或漏极则相对应于此存储阵列的一位线。传统的快闪存储单元通常包括电荷捕捉层于沟道与栅极之间。
此快闪存储单元可通过施加偏压于栅极、源极与漏极来进行编程，此时带电载子(电子或空穴)会被强迫穿入或注入此电荷捕捉层，从而有效地捕捉这些载子。可通过施加不同的偏压于栅极、源极与漏极来进行读取或擦除。
既然有储存更多数据的需求，也就需要制造更多的存储单元于每个元件中。当尝试保持同样的元件大小或甚至变得更小时，存储单元就需要增加尺寸的可调整性。当栅极尺寸缩小时，源极与漏极之间的沟道长度也跟着减少，可能会造成源极与漏极扩散而导致的短路。这就是众所皆知的[短沟道效应]，它也会限制在工艺升温过程中，所能移转至晶片的热能以及其所能承受的时间，即所谓的[热预算]。为了防止短沟道效应，因此必须减少热预算。已知非易失性存储元件的制造方法因为此短沟道效应，因此很少尝试缩小存储单元的尺寸。
图1显示了传统的可构成存储单元阵列的非易失性存储只读存储器(NROM)100单元的方框图。介电层堆叠包括第一氧化硅层108、氮化硅层110以及第二氧化硅层112形成于一p型半导体衬底102上。此氮化硅层110作为电荷捕捉层，且这些氧化层可以防止电荷自电荷捕捉层在没有合适偏压时逃走。N型扩散区域104利用传统的离子注入技术形成于半导体衬底102上。n型金属氧化物晶体管的存储元件100有扩散区域104和106分别作为源极和漏极。主栅极114形成于第二氧化层之上作为字线的一部分。施加适当的偏压于主栅极114、源极104和漏极106，电子可以穿隧进入/出氮化硅层112，造成存储单元100可以被编程、读取或擦除。
此种传统的制造方法会造成位线的高阻值，此外，也会因为当缩小存储单元的尺寸时热预算所导致的短沟道效应，因此难以微缩存储单元的尺寸。
发明内容
本发明在此描述一种制造非易失性存储元件的方法。此方法包含提供衬底，其上有电荷捕捉堆叠以及第一多晶硅层，选择性地图案化该电荷捕捉堆叠以及该第一多晶硅层以裸露出该衬底并形成栅极结构，形成绝缘层以及第二多晶硅层于裸露出的衬底上，选择性地图案化该第二多晶硅层以形成子栅极结构，形成第三多晶硅层于该栅极结构和该子栅极结构上，形成金属硅化物层于该第三多晶硅层上，以及选择性地图案化该金属硅化物层、该第一多晶硅层和该第三多晶硅层以形成一主栅极。
本发明的另一目的是提供一种制造一非易失性存储元件的方法。此方法包含提供衬底，形成电荷捕捉堆叠于该衬底上，形成第一栅极层于该电荷捕捉堆叠上，形成氮化硅层于该第一栅极层上，选择性地图案化该电荷捕捉堆叠、该第一多晶硅层和该氮化硅层以在第一方向形成栅极结构，所以裸露出一部分的该衬底，形成绝缘层围绕于该栅极结构以及于裸露出的衬底上，形成第二栅极层于该绝缘层上，选择性地图案化该第二栅极层以形成子栅极结构，形成一硬质掩膜于该子栅极结构上，选择性地移除该栅极结构上的该氮化硅层，以裸露出该第一栅极层，形成第三栅极层于该第一栅极层和该硬质掩膜上，形成金属硅化物层于该第三栅极层上，以及选择性地在垂直于该第一方向的第二方向上图案化该金属硅化物层和该第三栅极层。
本发明的另一目的是提供一种制造一非易失性存储元件的方法。此方法包含提供衬底，其上有电荷捕捉堆叠以及第一多晶硅层，选择性地图案化该电荷捕捉堆叠以及该第一多晶硅层以裸露出该衬底并形成栅极结构，形成绝缘层以及第二多晶硅层于裸露出的衬底上，选择性地图案化该第二多晶硅层以形成子栅极结构，形成硬质掩膜于该子栅极结构上，形成第三多晶硅层于该栅极结构和该硬质掩膜上，使得当施加电压于该子栅极结构时，会形成一瞬态反转层于该衬底上。
本发明的又一目的是提供一种非易失性半导体元件，包含半导体衬底，电荷捕捉堆叠覆盖于该半导体衬底上的至少一第一区域，一子栅极覆盖于该半导体衬底上的至少一第二区域，一主栅极于该电荷捕捉堆叠上，其中所述主栅极包含一金属硅化物层。
同时，也应该了解以下一般及详细的解释，仅是为了说明本发明所想要保护的范围，而非限制本发明。
本发明的特征及优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
附图说明
图1显示传统的存储阵列中的一个存储单元的示意图；
图2A到2K显示根据本发明实施例的非易失性存储元件的创新制造方法；
图3显示根据本发明实施例制作的存储单元的立体示意图；
图4显示根据本发明实施例制作的存储单元的操作方法。
具体实施方式
参考标号将会在根据本发明的实施例中详述，例子会在附图中显示，在尽可能的情况下，相同的参考标号会在图中使用以代表相同或近似的元件。
图2A-2J显示本发明一种创新的制造非易失性存储元件的方法。如图2A中显示，存储元件200包括电荷捕捉堆叠，其包括第一绝缘层202、电荷捕捉层204以及第二绝缘层206形成于半导体衬底201上。第一和第二绝缘层202、206可为氧化硅层，其厚度约为5到15纳米之间。电荷捕捉层204可为氮化硅层，其厚度约为2到8纳米之间。电荷捕捉层204也可为高介电常数材料层，已知为高介电常数材料，其介电常数大于4，厚度约为2到8纳米之间。合适的高介电常数材料层可为氧化铝或氧化铪。电荷捕捉层204的另一种替代可能是氧化硅/氮化硅/氧化硅的三层结构，其中三层结构中的每一层厚度约为2到8纳米之间。第一多晶硅层208通过合适的技术形成于第二绝缘层206上。此第一多晶硅层208的厚度约为30到100纳米之间，也可以有至少n型掺杂、p型掺杂或未掺杂中的一种。氮化硅层210形成于第一多晶硅层208上。其厚度约为50到200纳米之间。
如图2B中显示，氮化硅层210、第一多晶硅层208、第一绝缘层202、电荷捕捉层204以及第二绝缘层206通过合适的技术，包含如，传统的干蚀刻技术，选择性地图案化于第一方向，如在Y方向(垂直于图2B的平面)，以形成一系列的第一图线。在一符合本发明的实施例中，第一绝缘层202、电荷捕捉层204以及第二绝缘层206包含氧化硅/氮化硅/氧化硅(ONO)的堆叠，同时蚀刻ONO堆叠202、204、206，并停止于半导体衬底201。与传统的方法不同，此图案化时不需要高的选择性以停在电荷捕捉层204，而是停在半导体衬底201，造成此工艺较省钱且较不困难。第一多晶硅层208也图案化以形成字线的底栅极208a。
如图2C中显示，薄绝缘层212形成于氮化硅层210和半导体衬底201上，同时形成于第一多晶硅层208、第一绝缘层202、电荷捕捉层204以及第二绝缘层206的侧壁，通过合适的技术，包含如，低压化学气相沉积(LPCVD)技术。在一符合本发明的实施例中，薄绝缘层212是低压化学气相沉积(LPCVD)技术所生成的氧化硅，使用硅甲烷(SiH4)和氮气在700到900℃之间形成厚度约为5到40纳米之间。在另一符合本发明的实施例中，薄绝缘层212是利用干式氧化、湿式氧化或于750到1100℃之间的快速热处理(RTP)方式所生成的氧化硅。
如图2D中显示，第二多晶硅层214形成于薄绝缘层212之上。此第二多晶硅层214填充于第一多晶硅图线之间，且于字线的底栅极208a之间。此第二多晶硅层214的厚度从薄绝缘层上方算起约为80到300纳米之间，也可以有至少n型掺杂、p型掺杂或未掺杂中的一种。如图2E中显示，第二多晶硅层214接着被蚀刻以形成包含多晶硅的子栅极216结构填充于字线的底栅极208a之间。此第二多晶硅层214被过度蚀刻以形成子栅极，此子栅极的厚度约为50到200纳米之间。在蚀刻过程中，薄绝缘层212也一起从氮化硅层210上方移除。
在另一符合本发明的实施例中，子栅极216可以用化学机械研磨(CMP)技术所形成，使其停止于如一薄绝缘层212或是氮化硅层210。必须使用一过度研磨步骤以完全移除掉在氮化硅210上方的第二多晶硅层214。
如图2F中显示，在一符合本发明的实施例中，等离子体介电材料217填充于子栅极216之上。此等离子体介电材料217进一步形成于薄绝缘层212之上以形成包含有等离子体介电材料217和薄绝缘层212的绝缘层于子栅极216和字线的底栅极208a之间。此等离子体介电材料217可以是高密度等离子体(HDP)技术所形成的氧化硅，同时不只是提供额外绝缘于子栅极216和字线的底栅极208a之间，例如，也可以被用作子栅极216上的硬质掩膜来作为后续图案化之用。
如图2G中显示，在另一符合本发明的实施例中，此等离子体介电材料217可以利用另一替代方式形成，氧化也可以用来在子栅极216之上生成氧化硅层219，其厚度约为10到30纳米之间。此氧化硅层219也可以被当作子栅极216的硬质掩膜来作为后续图案化之用。
如图2H中显示，氮化硅层210使用合适的技术选择性地移除。在一符合本发明的实施例中，氮化硅层210可以通过使用热硫酸的湿式化学蚀刻技术来移除。等离子体介电材料218可以被当作一掩膜来防止子栅极216被移除。
请参阅图2I，第三多晶硅层220使用合适的技术形成于字线的底栅极208a和等离子体介电材料218之上。此第三多晶硅层220的厚度约为30到100纳米之间，也可以有至少n型掺杂、p型掺杂或未掺杂中的一种。金属硅化物层222使用合适的技术形成于第三多晶硅层220之上。此金属硅化物层222的厚度约为50到200纳米之间，可以是硅化钛(TiSix)、硅化钨(WSix)、硅化钴(CoSix)、或是硅化镍(NiSix)等金属硅化物。第三多晶硅层220和金属硅化物层222构成存储单元的主栅极。
图2J为图2I沿着2A-2A′线的剖面图，图2K则为图2I沿着2B-2B′线的剖面图。如图2J和2K中所示，金属硅化物层222、第三多晶硅层220和字线的底栅极208a选择性地图案化于垂直于第一图案化方向的方向，如垂直于图2B中的一系列的第一图线的Y方向。此图案化利用，例如具有对多晶硅和氧化硅有高选择比的干蚀刻来实现。在一符合本发明的实施例中，溴化氢和氧被用来作为干蚀刻的反应物，以实现对多晶硅和氧化硅有高选择比的蚀刻剂来选择性图案化金属硅化物层222、第三多晶硅层220和字线的底栅极208a。如图2J中显示，等离子体介电层218再次被用作蚀刻过程中的一掩膜以保护子栅极216的轮廓，因此子栅极216不需要额外的掩膜来保护。如图2K中显示，此选择性图案化在一个如X方向上形成包含有金属硅化物层222和第三多晶硅层220的字线。
图3显示符合本发明制造方法的存储元件200的立体示意图。如图3中显示，金属硅化物层222和第三多晶硅层220构成字线。又如图2I至2K中解释的，没有被掩膜所保护延伸于Y方向的字线底栅极208区域，会在蚀刻金属硅化物层222和第三多晶硅层220以构成字线时被移除。在此蚀刻的同时，被等离子体介电层所保护的子栅极216保持下来，也如图2J中所示。
图4显示符合本发明一实施例的存储单元200的操作。半导体衬底201上包含有扩散区域224和226以及一沟道区域232。在一实施例中，半导体衬底201有n型杂质，同时扩散区域224和226分别有p型杂质。主栅极234包含金属硅化物层222、第三多晶硅层220和字线底栅极208。传统的注入方法被用来形成非易失性存储单元阵列中的位线。但是，符合本发明的一实施例，位线是利用偏压一电压V至子栅极所形成的。当编程、读取或擦除此存储阵列单元时，施加一电压V会在半导体衬底内形成瞬态反转层228或230。瞬态反转层228或230和主栅极结构234构成一p型金属氧化物半导体晶体管，此处瞬态反转层228或230作为源极或漏极。此外，符合本发明的实施例，施加一电压V于子栅极216时，形成的瞬态反转层228或230可进一步作为瞬态位线。因为瞬态位线和源漏极区域的瞬态反转层228或230集成化，编程、读取或擦除的电压可以通过此瞬态位线来施加。当电压V没有施加在子栅极时，瞬态反转层228或230不会存在，而瞬态位线亦会消失。因此，与传统注入的位线不同，符合本发明实施例的位线仅会在编程、读取或擦除的动作执行时存在于此存储阵列中。
此外，此存储阵列200中主栅极/字线上额外具有的金属硅化物层222有效地降低字线的阻值，使得存储单元可以被安排的很靠近而构成高密度存储阵列。同时，通过施加编程、读取或擦除的电压于子栅极来生成瞬态反转层228或230或瞬态位线，可以消除注入位线的需要，也可以减少传统制造方法的热预算。通过本发明实施例瞬态反转层位线的技术，非易失性存储元件的表现会更好，可以避免在存储单元尺寸微缩时，因为沟道崩溃所导致的短沟道效应。因此，按照本发明的实施例所制造的非易失性存储元件具有较佳的微缩能力，在存储单元阵列中可以安排更多的存储单元，同时存储元件中可以安排更多的存储单元阵列。
当然，任何本领域技术人员在不脱离本发明的精神和范围内，可以做出一些更改与润饰。并且本发明的说明书和附图是为了说明本发明，而并非用以限定本发明。
Claims (47)
1、一种非易失性存储元件的制造方法，包含：
提供衬底，其上有绝缘电荷捕捉堆叠以及第一多晶硅层；
选择性地图案化该绝缘电荷捕捉堆叠以及该第一多晶硅层以裸露出该衬底并形成栅极结构；
形成绝缘层以及第二多晶硅层于裸露出的衬底与该绝缘电荷捕捉堆叠上，以及该绝缘电荷捕捉堆叠与该第一多晶硅层的侧壁上；
选择性地图案化该第二多晶硅层以形成子栅极结构；
形成第三多晶硅层于该栅极结构和该子栅极结构上；
形成金属硅化物层于该第三多晶硅层上；以及
选择性地图案化该金属硅化物层、该第一多晶硅层和该第三多晶硅层以形成复数个字线。
2、根据权利要求1所述的制造方法，其中该第一多晶硅层、该第二多晶硅层和该第三多晶硅层有至少n型掺杂、p型掺杂或未掺杂中的一种。
3、根据权利要求1所述的制造方法，其中所述绝缘电荷捕捉堆叠依次包括第一氧化硅层、氮化硅层以及第二氧化硅层。
4、根据权利要求1所述的制造方法，其中所述绝缘电荷捕捉堆叠依次包括第一氧化硅层、高介电常数材料层以及第二氧化硅层。
5、根据权利要求4所述的制造方法，其中所述高介电常数材料层的介电常数大于4。
6、根据权利要求1所述的制造方法，其中所述绝缘电荷捕捉堆叠依次包括多层结构，该多层结构包括第一氧化硅层、第一氮化硅层、第二氧化硅层、第二氮化硅层以及第三氧化硅层。
7、根据权利要求1所述的制造方法，还包含形成硬质掩膜于该子栅极结构上。
8、根据权利要求7所述的制造方法，其中所述硬质掩膜是等离子体氧化硅。
9、根据权利要求1所述的制造方法，其中所述图案化该绝缘电荷捕捉堆叠以及该第一多晶硅层是在一第一方向上；图案化该金属硅化物层、该第一多晶硅层和该第三多晶硅层是在一第二方向上；
其中该第二方向与该第一方向互相垂直。
10、根据权利要求9所述的制造方法，还包含形成该字线垂直于该子栅极。
11、一种非易失性存储元件的制造方法，包含：
提供衬底；
形成绝缘电荷捕捉堆叠于该衬底上；
形成第一栅极层于该绝缘电荷捕捉堆叠上；
形成氮化硅层于该第一栅极层上；
选择性地图案化该绝缘电荷捕捉堆叠、该第一栅极层和该氮化硅层以在第一方向形成栅极结构，造成裸露出一部分的该衬底；
形成绝缘层围绕于该栅极结构以及于裸露出的衬底上；
形成第二栅极层于该绝缘层上；
选择性地图案化该第二栅极层以形成子栅极结构；
形成硬质掩膜于该子栅极结构上；
选择性地移除该栅极结构上的该氮化硅层，以裸露出该第一栅极层；
形成第三栅极层于该第一栅极层和该硬质掩膜上；
形成金属硅化物层于该第三栅极层上；以及
选择性地在垂直于该第一方向的第二方向上图案化该金属硅化物层和该第三栅极层。
12、根据权利要求11所述的制造方法，其中所述绝缘电荷捕捉堆叠依次包括第一氧化硅层、氮化硅层以及第二氧化硅层。
13、根据权利要求11所述的制造方法，其中所述绝缘电荷捕捉堆叠依次包括第一氧化硅层、高介电常数材料层以及第二氧化硅层。
14、根据权利要求13所述的制造方法，其中所述高介电常数材料层的介电常数大于4。
15、根据权利要求11所述的制造方法，其中所述第一栅极层和第三栅极层包含多晶硅层，且其厚度介于30到100纳米之间；以及所述第二栅极层包含多晶硅层，且其厚度介于80到300纳米之间。
16、根据权利要求11所述的制造方法，其中所述硬质掩膜是等离子体氧化硅。
17、根据权利要求11所述的制造方法，其中所述绝缘层是一沉积的薄氧化层。
18、根据权利要求17所述的制造方法，其中所述沉积的薄氧化层的厚度为5到40纳米之间。
19、根据权利要求11所述的制造方法，其中所述选择性地图案化该金属硅化物层和该第三栅极层是在该第二方向上形成复数个字线。
20、根据权利要求19所述的制造方法，其中所述字线垂直于该子栅极。
21、一种非易失性存储元件的制造方法，包含：
提供衬底，其上有绝缘电荷捕捉堆叠以及第一多晶硅层；
选择性地图案化该绝缘电荷捕捉堆叠以及该第一多晶硅层以裸露出该衬底与形成栅极结构；
形成绝缘层以及第二多晶硅层于裸露出的衬底与该绝缘电荷捕捉堆叠上，以及该绝缘电荷捕捉堆叠与该第一多晶硅层的侧壁上；
选择性地图案化该第二多晶硅层以形成子栅极结构；
形成硬质掩膜于该子栅极结构上；
形成第三多晶硅层于该栅极结构和该硬质掩膜上，使得当施加电压于该子栅极结构时，会形成瞬态反转层于该衬底上。
22、根据权利要求21所述的制造方法，其中所述瞬态反转层为该非易失性存储元件的位线。
23、根据权利要求21所述的制造方法，其中所述瞬态反转层为该非易失性存储元件中晶体管的源极或漏极。
24、根据权利要求21所述的制造方法，其中所述瞬态反转层仅会在施加电压于该子栅极结构时存在。
25、根据权利要求21所述的制造方法，其中所述该第一多晶硅层、该第二多晶硅层和该第三多晶硅层有至少n型掺杂、p型掺杂或未掺杂中一种。
26、根据权利要求21所述的制造方法，其中所述绝缘电荷捕捉堆叠依次包括第一氧化硅层、氮化硅层以及第二氧化硅层。
27、根据权利要求21所述的制造方法，还包含：
形成金属硅化物层于该第三多晶硅层上；
选择性地图案化该金属硅化物层、该第一多晶硅层和该第三栅极层以形成复数个字线。
28、根据权利要求21所述的制造方法，其中所述硬质掩膜是等离子体氧化硅。
29、根据权利要求27所述的制造方法，其中：
图案化该绝缘电荷捕捉堆叠以及该第一多晶硅层是在第一方向上；
图案化该金属硅化物层、该第一多晶硅层和该第三多晶硅层是在第二方向上；
其中该第二方向与该第一方向互相垂直。
30、根据权利要求29所述的制造方法，其中该第二方向垂直于该子栅极。
31、一种非易失性半导体元件，包含：
半导体衬底；
绝缘电荷捕捉堆叠覆盖于该半导体衬底上的至少一第一区域；
子栅极覆盖于该半导体衬底上的至少一第二区域；
主栅极于该绝缘电荷捕捉堆叠上；
其中所述主栅极包含金属硅化物层。
32、根据权利要求31所述的非易失性半导体元件，其中所述绝缘电荷捕捉堆叠包括：
第一氧化硅层于该半导体衬底表面的一部分；
氮化硅层于该第一氧化硅层上；以及
第二氧化硅层于该氮化硅层上。
33、根据权利要求31所述的非易失性半导体元件，其中所述绝缘电荷捕捉堆叠包括：
第一氧化硅层于该半导体衬底表面的一部分；
第一氮化硅层于该第一氧化硅层上；
第二氧化硅层于该第一氮化硅层上；
第二氮化硅层于该第二氧化硅层上；以及
第三氧化硅层于该第二氮化硅层上。
34、根据权利要求31所述的非易失性半导体元件，其中所述绝缘电荷捕捉堆叠包括：
第一氧化硅层于该半导体衬底表面的一部分；
高介电常数材料层于该第一氧化硅层上；以及
第二氧化硅层于该高介电常数材料层上。
35、根据权利要求34所述的非易失性半导体元件，其中所述高介电常数材料层为氧化铝或氧化铪。
36、根据权利要求31所述的非易失性半导体元件，还包含：
硬质掩膜于该子栅极上；
使得当施加电压于该子栅极时，会形成瞬态反转层。
37、根据权利要求36所述的非易失性半导体元件，其中所述瞬态反转层为该非易失性半导体元件的位线。
38、根据权利要求36所述的非易失性半导体元件，其中所述瞬态反转层为该非易失性半导体元件中晶体管的源极或漏极。
39、根据权利要求36所述的非易失性半导体元件，其中所述瞬态反转层仅会在施加电压于该子栅极时存在。
40、根据权利要求36所述的非易失性半导体元件，其中所述硬质掩膜是等离子体氧化硅。
41、根据权利要求31所述的非易失性半导体元件，还包括瞬态反转层，当施加电压于该子栅极时，在该半导体衬底表面的该第二区域存在。
42、根据权利要求31所述的非易失性半导体元件，还包括绝缘层于该子栅极与该主栅极之间。
43、根据权利要求42所述的非易失性半导体元件，其中所述绝缘层为沉积的薄氧化层。
44、根据权利要求43所述的非易失性半导体元件，其中所述薄氧化层的厚度为5到40纳米之间。
45、根据权利要求31所述的非易失性半导体元件，其中所述主栅极形成字线的一部分。
46、根据权利要求45所述的非易失性半导体元件，其中所述字线还包含：
多晶硅字线的底栅极；以及
主字线栅极，包含金属硅化物、多晶硅或两者的组合。
47、根据权利要求31所述的非易失性半导体元件，其中所述绝缘电荷捕捉堆叠包括：
第一绝缘层于该半导体衬底表面的一部分；
电荷捕捉层于该第一绝缘层上；以及
第二绝缘层于该电荷捕捉层上。
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