CN1799139A - Nrom半导体存储器件和制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000011810 insulating material Substances 0.000 claims abstract 3
- 238000003860 storage Methods 0.000 claims description 28
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 5
- 229940090044 injection Drugs 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 5
- 239000007924 injection Substances 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 3
- 238000005520 cutting process Methods 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 150000004767 nitrides Chemical class 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 230000014509 gene expression Effects 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000945 filler Substances 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
制造NROM半导体存储器件的方法和相应的器件。包括步骤：在半导体衬底的沟槽内沿第一方向的行并沿第二方向缝隙设置多个间隔的u形MOSFET(T1、T2、T3；T1’、T2’、T3’)，u形MOSFET包括多层机制，尤其是用于限制电荷的ONO介质；在位于与缝隙平行的行之间的中间间隔中的u形MOSFET之间设置源极/漏极区域；在相邻缝隙的u形MOSFET之间的源极/漏极中设置绝缘沟槽，直到半导体衬底的特定深度，所述绝缘沟槽将源极/漏极切割成各个位线；利用绝缘材料来填充绝缘沟槽；并且设置字线，用于连接u形MOSFET的各个行。
Description
技术领域
本发明涉及一种用于制造NROM半导体存储器件的方法并涉及一种相应的NROM半导体存储器件。
背景技术
NROM半导体存储器件(NROM＝氮化物只读存储器)使用ONO(氧化物-氮化物-氧化物)栅极介质的固有物理性质和公知的编程、读取和擦除机制来提供具有两位每单元的存储单元。因此NROM半导体存储器件中的存储密度是传统EEPROM半导体存储器件的两倍。
图4示出了公知的NROM半导体存储器件。
在图4中，参考符号1表示p-型半导体衬底，参考符号S表示n+型源极区，参考符号D表示n+型漏极区，参考符号FO表示场氧化区，参考符号DD表示ONO三重介质(triple dielectric)，参考符号WL表示作为栅极连接的字线，参考符号B1和B2分别表示第一和第二位，并且参考符号LC表示相对于位B1和B2的本地电荷积累区。
例如，在B.Eitan为作者的IEEE Electronic Device Letters 21期刊，543页ff，2000中说明了这种NROM半导体存储器件。
示出的存储单元是n沟道MOSFET，其中栅极介质是ONO三重介质DD。为了形成位B1和B2，可以对氮化物中的两个电荷积累区域LC中的狭窄的分布充电积累进行编程、读取和擦除。在这种情况中，产生局限性的分布，使他们自身对准沟道边缘。由注入热电子对NROM存储器件进行编程。典型的编程电压是在沟道和源极之间为VDS＝5V并且在栅极处为VG＝9V。
例如，在EP 1 073 120 A2号专利文件中公开了一种制造这种NROM半导体存储器件的方法。
当在漏极处由及其高的电压时会发生在各个MOSFET的漏极D和源极S之间的穿通现象，尤其如果晶体管具有典型短于250nm的较短沟道长度，证明了在这些公知的NROM存储单元中是不利的。
图5示出了另一种公知的NROM半导体存储器件。
在较早的德国专利申请DE 102 04 873.8中说明了这种NROM半导体存储器件。相比于图4所示的NROM半导体存储减员，在这种情况中的MOSFET是u形，因为沟道长度长于占据相同面积的平面晶体管，因而减少了不希望的穿通倾向。
具体地，在图5中，T1”、T2”、T3”表示第一、第二和第三个u形MOSFET。I表示TEOS绝缘区，并且G表示与由钨组成的字线WL相连的多晶硅栅极。
然而，对于这种NROM半导体存储器件的最初测量显露在这种情况中会出现从一个晶体管到相邻晶体管的穿通，如图5中由晶体管T1”和T2”之间的箭头PT所示。具体地，当相邻晶体管之间的距离越变越小时会发生穿通。穿通是因为两个晶体管由于公共的字线而位于相同的电势的事实。此外，会发生沟道之间的穿通，从而减少沟道热电子的产生。
发明内容
因此，本发明的目的是提供一种用于制造NROM半导体存储器件的方法和一种相应的NROM半导体存储器件，其中，尽管进一步小型化，这种器件也不会有上述的穿通问题。
根据本发明，通过权利要求1所指定的制造方法并且通过权利要求7所指定的NROM半导体存储器件来解决该问题。
本发明所根据的概念涉及在两个相邻u-MOSFET之间引入伴随地填充的绝缘沟槽。可以按照自对准方式使用一种特别的工艺过程来生产绝缘沟槽。绝缘沟槽避免了相邻晶体管之间的穿通并且可以根据条件使用沟槽的深度来设置。此外，绝缘沟槽避免了不希望的热电子注入到相邻晶体管中。
原则上，利用在u-MOSFET之间硅的高掺杂可以减少穿通。然而，在这种情况中u-MOSFET的阈值电压显著增加。与其相反地，绝缘沟槽可以用于与解决穿通问题相独立地设置u-MOSFET的阈值电压。
可以在从属权利要求中发现对本发明各个主题的有利实施例和改善。
根据一个优选实施例，要执行下面的步骤：使用硬质掩膜来形成沟槽作为与u形MOSFET的各个柱状物相对应的纵向沟槽；在沟槽壁上形成多层介质；沟槽部分地填充栅极材料；沟槽利用嵌入硬质掩膜表面的绝缘盖来闭合；从沟槽壁去除绝缘盖、栅极材料和多层介质并且形成绝缘区，以便沿柱状物分离各个u形MOSFET。
根据另一个优选实施例，要执行下面的步骤：在硬质掩膜的间隔中形成开口，以便暴露半导体衬底，保留侧壁隔离物作为与沟槽相邻的半导体衬底之上的掩膜；通过开口注入离子并且随后执行扩散，以便形成源极/漏极区；通过开口蚀刻绝缘沟槽。
根据另一个优选实施例，通过在绝缘沟槽中提供导电带使相邻MOSFET的位线成对地电连接。在没有导电带的绝缘沟槽的情况中，在某一些情况中，位线的阻抗会增加到使使用沟道热电子的编程被阻止或者甚至不可能的程度。
根据另一个优选实施例，在沟槽壁上形成多层介质之前使沟槽在较低的沟槽区域内成圆形。
根据另一个优选实施例，按照有角的方式来配置较低沟槽区域中的沟槽，并且，在沟槽壁上形成多层介质之前，使用硬质掩膜将离子注入沟槽并随后执行注入，以便在沟槽之下的半导体衬底中形成沟道阻塞区域。在这种优选实施例中，沟道阻塞区域具有在这些有角的u-MOSFET的拐角处没有不希望的场强效应的效果。
附图说明
在附图中示出了本发明的典型实施例并且在接下来的说明中详细说明了这些实施例。
图1A-F示出了作为本发明第一实施例用于制造NROM半导体存储器件的方法的连续方法步骤的示意图；
图2示出了根据本发明第一实施例具有NROM半导体存储器件的单元阵列的平面图；
图3示出了作为本发明第二实施例的NROM半导体存储器件；
图4示出了公知的NROM半导体存储器件；以及
图5示出了另一个公知的NROM半导体存储器件。
在附图中，相同的参考符号表示相同或功能相同的部件。
参考符号表
1硅半导体衬底(p-)
2晶体管沟槽
5ONO三重介质
6多晶硅栅极
8氮化物盖
10由二氧化硅组成的硬质掩膜
T1、T2T3；T2a；
T1’、T2’、T3’
T1”、T2”、T3”u-MOSFET
15源极/漏极区域(n+)
10’、10’由二氧化硅或氮化硅组成的侧壁间隔
3开口
20绝缘沟槽
10”由二氧化硅组成的绝缘沟槽填充物
30由硅化物组成的导电带
10”’由二氧化硅组成的绝缘沟槽盖
WL1、WL2、WL字线
IT绝缘区域
BL1-BL4位线
50沟道阻塞区域(n-)
S、D源极、漏极(n+)
LC电荷积累区域
DD ONO三重介质
B1、B2位
FO场氧化物
I绝缘区
PT穿通
G多晶硅栅极
具体实施方式
图1a-f示出了根据本发明第一实施例用于制造NROM半导体存储器件的方法的连续方法步骤的示意图，并且图2示出了根据本发明第一实施例具有NROM半导体存储器件的单元阵列的平面图。
在图1A中，1表示p-型半导体衬底，在其上具有由二氧化硅组成的硬质掩膜10，硬质掩膜10用于在衬底1中制作晶体管沟槽2(具有圆形较低的沟槽区域)。参考符号5表示位于沟槽壁上并且位于沟槽底部上的ONO三重介质，参考数字6表示用作栅极的部分多晶硅填充物，是通过沉积、化学机械抛光以及回蚀制作的，并且参考符号8表示由氮化硅组成的并且类似地通过沉积和随后的化学机械抛光而制作成的盖。在图1A中，T1、T2、T3表示第一、第二和第三u-MOSFET，然而，这三个u-MOSFET在y方向上直到稍后才分离。
如图2所示的单元结构的平面图中，晶体管沟槽在x方向互相相邻并且在衬底1上与y方向平行。
参考图1B，接下来发生光刻过程，以便从由二氧化硅组成的硬质掩膜区域10中形成由二氧化硅组成并且在两个独立的相邻u-MOSFET之间的中间具有开口3的侧壁间隔区域10’。
使用光刻从阵列中去除氧化物10。则去除了光致抗蚀剂。然后沉积具有厚度为“10’的厚度”的氧化物或氮化物，u-沟槽之间的距离为“10’的3倍宽度”。接下来的步骤执行氧化物或氮化物的间隔蚀刻，制作了由氧化物或氮化物组成的间隔10’。
在随后的过程步骤中，使用该氧化物间隔10’作为掩膜，执行n+型注入和随后的扩散，以便在u-MOSFET之间形成器件/漏极区域15。
如图1C所示，使用氧化物间隔10’以及氮化物盖8作为硬质掩膜，来实现硅蚀刻，以便在相邻u-MOSFET之间形成绝缘沟槽20。可以从图2中看出，假设相邻柱状物的u形MOSFET之间的源极/漏极区域15中的绝缘沟槽20将源极/漏极区域15切割成各个位线BL1-BL4，直到半导体衬底1中的特定深度。
在随后的过程步骤中，去除氧化物间隔10’或者氮化物间隔。然后在绝缘沟槽20的壁上随意地设置薄的侧壁氧化物(未示出)，所述侧壁氧化物是为了避免泄漏电流。
然后在整个结构上沉积TEOS氧化物为氧化物间隔10’的厚度，并且对氧化物进行回蚀，氧化物沉入绝缘沟槽20中作为填充物10”并且同时在u-MOSFETT1、T2T3的两侧上再次形成氧化物间隔10”，最后形成图1D所示的过程状态。
参考图1E，随后在整个结构上沉积导体多晶硅，并且在进行化学机械抛光直到氧化物间隔10”的顶部之后，在绝缘沟槽20中进行回蚀，直到源极/漏极区域15的顶部。
接下来沉积过渡金属元素，例如Ti、Co或Ni，然后使其转化为硅化物，以便在沟槽填充物10”之上制作导电的低阻抗带状区域30，所述带状区域使源极/漏极15(先前已经由绝缘沟槽20切割)再次互相电连接。
最后，再次沉积TEOS氧化物并且实现抛光直到氮化物区域8的顶部，氮化物区域8在朝向具有盖10的顶部方向接近于绝缘沟槽20。
参考图2，需要注意到，在连续的过程步骤(未示出)中，切割在Y方向中排列的晶体管，即，在光刻步骤中，首先在Y方向中相邻的晶体管之间去除氮化物盖8、多晶硅填充物6以及ONO三重介质5，结果，参考图2，对于栅极驱动，在Y方向上相邻的晶体管T2和T2a互相绝缘。再次利用TEOS氧化物填充物以及随后的CMP步骤来填充通过去除多晶硅填充物6和ONO三重介质5而形成的凹处，以便形成绝缘区域IT。
参考图1F，通过沉积加厚表面上的氧化物，其后执行光刻，以便定义字线(比较图2中的WL1、WL2)。为了设置这些字线，从相关的u-MOSFETT1、T2、T3中首先去除氧化物盖然后去除氮化物盖8，然后剥离相关光掩膜的光致抗蚀剂。
然后在结构的整个区域上沉积钨，并进行化学机械抛光，以便制造嵌入氧化物中的字线WL1、WL2等。
这样产生图1F所示的完成的NROM半导体存储器件。
图3示出了作为本发明第二实施例的NROM半导体存储器件。
在图3所示的第二实施例中，T1’T2’、T3’表示改进的u-MOSFET，其沟槽没有如第一实施例的圆形结构而是有角的结构。
为了避免在晶体管沟槽的较低拐角处的不希望的场强效应，在已经制作晶体管沟槽(比较图1Aa)之后，执行n+型离子的注入以及随后的扩散，以便在u-MOSFET正下方的半导体衬底1中形成沟道阻塞区域50。
尽管上面结合优选典型实施例说明了本发明，本发明不局限于此并且可以进行各种修改。
具体地，层材料和填充物材料的选择只是示例并且可以按照各种方式变化。
也可以使用不只是示范的ONO介质的适用于限制电荷的其它多层介质作为介质。
Claims (10)
1、一种用于制造NROM办半导体存储器件的方法，具有步骤：
在半导体衬底(1)的沟槽(2)中，沿第一方向(x)的行并且沿第二方向(y)的列设置多个u形MOSFET(T1、T2、T3；T1’、T2’、T3’)，所述多个u形MOSFET互相分离并且具有多层介质，所述介质尤其是适用于限制电荷的ONO或Al2O3介质(5)；
在与列平行的行之间的间隔中的u形MOSFET(T1、T2、T3；T1’、T2’、T3’)之间设置源极/漏极区域(15)；
在相邻列的u形MOSFET(T1、T2、T3；T1’、T2’、T3’)之间的源极/漏极(15)中设置绝缘区(20)直到半导体衬底(1)的特定深度，所述绝缘沟槽将器件/漏极区域(15)切割成各个位线(BL1-BL4)；
用绝缘材料(10”、10)填充绝缘沟槽(20)；以及
设置字线(WL1、WL2)，用于连接u形MOSFET(T1、T2、T3；T1’、T2’、T3’)的各个行。
2、根据权利要求1所述的方法，其特征在于，还执行下面的步骤：
使用硬质掩膜(10)来形成沟槽作为与u形MOSFET(T1、T2、T3；T1’、T2’、T3’)的各个列相对应的纵向沟槽；
在沟槽壁上形成多层介质；
利用栅极材料(6)部分地填充沟槽(2)；
利用嵌入硬质掩膜(10)表面的绝缘盖(8)来使沟槽(2)闭合；
从沟槽壁和绝缘区域(IT)中去除绝缘盖(8)、栅极材料(6)和多层介质，以便沿列分离各个u形MOSFET(T1、T2、T3；T1’、T2’、T3’)；
3、根据权利要求2所述的方法，其特征在于，还执行下面的步骤：
在间隔中的硬质掩膜(10)中形成开口(3)，以便暴露半导体衬底(1)，保留侧壁间隔(10’)作为与沟槽(2)相邻的半导体衬底(1)之上的掩膜；
通过开口(3)注入离子并随后执行扩散，以便形成源极/漏极区域(15)；
通过开口(3)对绝缘沟槽(20)进行蚀刻。
4、根据上述权利要求任意之一所述的方法，其特征在于，
通过在绝缘沟槽(20)中设置导电带(30)使相邻MOSFET(T1、T2、T3；T1’、T2’、T3’)的位线(BL1-BL4)成对电连接。
5、根据上述权利要求任意之一所述的方法，其特征在于，
在沟槽壁上形成多层介质之前使较低的沟槽区域中的沟槽(2)成圆形。
6、根据上述权利要求任意之一所述的方法，其特征在于，
在较低的沟槽区域中按照有角的方式配置沟槽(2)，并且在沟槽壁上形成多层介质之前，使用硬质掩膜(10)将离子注入沟槽(2)并随后执行扩散，以便在沟槽(2)之下的半导体衬底(1)中形成沟道阻塞区域(50)。
7、一种NROM半导体存储器件，具有：
在半导体衬底(1)的沟槽(2)中沿第一方向(x)的行并且沿第二方向(y)的多个u形MOSFET(T1、T2、T3；T1’、T2’、T3’)，所述多个u形MOSFET互相分离并且具有多层介质，所述介质尤其是限制电荷的ONO或Al2O3介质(5)；
在与列平行的行之间的间隔中的u形MOSFET(T1、T2、T3；T1’、T2’、T3’)之间的源极/漏极区域(15)；
在相邻列的u形MOSFET(T1、T2、T3；T1’、T2’、T3’)之间的源极/漏极(15)中的绝缘区(20)，直到半导体衬底(1)的特定深度，所述绝缘沟槽将器件/漏极区域(15)切割成各个位线(BL1-BL4)并且用绝缘材料(10”、10)填充绝缘沟槽(20)；以及
字线(WL1、WL2)，用于连接u形MOSFET(T1、T2、T3；T1’、T2’、T3’)的各个行。
8、根据权利要求7所述的器件，其特征在于，
通过在绝缘沟槽(20)中的导电带(30)使相邻MOSFET(T1、T2、T3；T1’、T2’、T3’)的位线(BL1-BL4)成对电连接。
9、根据权利要求7或8所述的器件，其特征在于，
较低的沟槽区域中的沟槽(2)成圆形。
10、根据权利要求7或8所述的器件，其特征在于，
在较低的沟槽区域中按照有角的方式配置沟槽(2)，并且在沟槽(2)的下部的半导体衬底(1)中设置沟道阻塞区域(50)。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10324550A DE10324550B4 (de) | 2003-05-30 | 2003-05-30 | Herstellungsverfahren für eine NROM-Halbleiterspeichervorrichtung |
| DE10324550.2 | 2003-05-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1799139A true CN1799139A (zh) | 2006-07-05 |
| CN100369238C CN100369238C (zh) | 2008-02-13 |
Family
ID=33482300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB200480014879XA Expired - Fee Related CN100369238C (zh) | 2003-05-30 | 2004-05-05 | Nrom半导体存储器件的制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7344923B2 (zh) |
| CN (1) | CN100369238C (zh) |
| DE (1) | DE10324550B4 (zh) |
| WO (1) | WO2004107435A1 (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN100536168C (zh) * | 2007-06-05 | 2009-09-02 | 北京大学 | 一种分裂槽栅快闪存储器及其制备方法 |
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| CN103165609A (zh) * | 2011-12-14 | 2013-06-19 | 南亚科技股份有限公司 | 能降低邻近字线或晶体管影响的半导体器件及其制作方法 |
| CN103208495B (zh) * | 2012-01-14 | 2015-11-25 | 南亚科技股份有限公司 | 半导体装置及其制造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10226964A1 (de) * | 2002-06-17 | 2004-01-08 | Infineon Technologies Ag | Verfahren zur Herstellung einer NROM-Speicherzellenanordnung |
| KR100618819B1 (ko) * | 2004-02-06 | 2006-08-31 | 삼성전자주식회사 | 오버레이 마진이 개선된 반도체 소자 및 그 제조방법 |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US7399673B2 (en) * | 2005-07-08 | 2008-07-15 | Infineon Technologies Ag | Method of forming a charge-trapping memory device |
| JP2007027760A (ja) | 2005-07-18 | 2007-02-01 | Saifun Semiconductors Ltd | 高密度不揮発性メモリアレイ及び製造方法 |
| CN101385087B (zh) | 2005-12-22 | 2012-01-11 | Nxp股份有限公司 | 具有减小的短沟道效应的sonos存储器器件 |
| JP2009004510A (ja) * | 2007-06-20 | 2009-01-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP5301123B2 (ja) * | 2007-07-25 | 2013-09-25 | スパンション エルエルシー | 半導体装置及びその製造方法 |
| US7800170B1 (en) * | 2009-07-31 | 2010-09-21 | Alpha & Omega Semiconductor, Inc. | Power MOSFET device with tungsten spacer in contact hole and method |
| KR20110085502A (ko) * | 2010-01-20 | 2011-07-27 | 삼성전자주식회사 | 노어형 플래시 메모리 소자의 제조 방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10162975A (ja) | 1996-11-28 | 1998-06-19 | Matsushita Electric Works Ltd | 放電灯制御回路 |
| US6297096B1 (en) * | 1997-06-11 | 2001-10-02 | Saifun Semiconductors Ltd. | NROM fabrication method |
| US5851881A (en) * | 1997-10-06 | 1998-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making monos flash memory for multi-level logic |
| JP3743189B2 (ja) * | 1999-01-27 | 2006-02-08 | 富士通株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| DE10039441A1 (de) * | 2000-08-11 | 2002-02-28 | Infineon Technologies Ag | Speicherzelle, Speicherzellenanordnung und Herstellungsverfahren |
| TW469601B (en) * | 2000-12-08 | 2001-12-21 | Ememory Technology Inc | Dual bit trench type gate non-volatile flash memory cell structure and the operating method thereof |
| DE10129958B4 (de) * | 2001-06-21 | 2006-07-13 | Infineon Technologies Ag | Speicherzellenanordnung und Herstellungsverfahren |
| JP2003007872A (ja) * | 2001-06-27 | 2003-01-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| CN100438037C (zh) * | 2001-11-07 | 2008-11-26 | 旺宏电子股份有限公司 | 多阶nrom的存储单元及其操作方法 |
| DE10204873C1 (de) * | 2002-02-06 | 2003-10-09 | Infineon Technologies Ag | Herstellungsverfahren für Speicherzelle |
| DE10240893A1 (de) * | 2002-09-04 | 2004-03-18 | Infineon Technologies Ag | Verfahren zur Herstellung von SONOS-Speicherzellen, SONOS-Speicherzelle und Speicherzellenfeld |
| US6621119B1 (en) * | 2003-02-04 | 2003-09-16 | Ching-Yuan Wu | Isolated stack-gate flash cell structure and its contactless flash memory arrays |
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-
2003
- 2003-05-30 DE DE10324550A patent/DE10324550B4/de not_active Expired - Fee Related
-
2004
- 2004-05-05 CN CNB200480014879XA patent/CN100369238C/zh not_active Expired - Fee Related
- 2004-05-05 WO PCT/EP2004/004772 patent/WO2004107435A1/de active Application Filing
-
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- 2005-11-18 US US11/282,904 patent/US7344923B2/en not_active Expired - Fee Related
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| US9214571B2 (en) | 2011-12-14 | 2015-12-15 | Nanya Technology Corp. | Semiconductor device capable of reducing influences of adjacent word lines or adjacent transistors and fabricating method thereof |
| CN103165609B (zh) * | 2011-12-14 | 2016-01-20 | 南亚科技股份有限公司 | 能降低邻近字线或晶体管影响的半导体器件及其制作方法 |
| CN103208495B (zh) * | 2012-01-14 | 2015-11-25 | 南亚科技股份有限公司 | 半导体装置及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7344923B2 (en) | 2008-03-18 |
| CN100369238C (zh) | 2008-02-13 |
| DE10324550B4 (de) | 2006-10-19 |
| DE10324550A1 (de) | 2004-12-30 |
| WO2004107435A1 (de) | 2004-12-09 |
| US20060108646A1 (en) | 2006-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080213 |