CN1532937A - 浮栅存储器单元的半导体存储器阵列 - Google Patents

浮栅存储器单元的半导体存储器阵列 Download PDF

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Abstract

一种浮栅存储器单元阵列，其中沟渠是形成于半导体基板内。源极区域形成于沟渠下方，漏极区域沿著基板表面形成，以及源极区域及漏极区域之间的通道区域包括沿著沟渠侧壁垂直延伸的第一部分，以及沿著基板表面水平延伸的第二部分。浮栅是位在邻近通道区域第一部分并与其绝缘之沟渠内。控制栅是位在通道区域第二部分上并与其绝缘。沟渠侧壁与基板表面以锐角接合，形成一尖锐边缘。通道区域第二部分以朝向尖锐边缘及浮栅的方向自第二区域延伸，以界定利用电子经由热电子射入以编程此浮栅的路径。

Description

浮栅存储器单元的半导体存储器阵列
技术领域
本发明关于一种形成浮栅存储器单元之半导体存储器阵列的自行对准方法。本发明亦关于前述形式之浮栅存储器单元的半导体存储器阵列。
背景技术
利用浮栅以储存该浮栅上的电荷的非挥发性半导体存储器单元，以及形成于半导体基板中之此类非挥发性存储器单元的存储器阵列为习知技术领域中已知者。一般而言，此类浮栅存储器单元已制成分裂栅形式或堆叠栅形式。
半导体浮栅存储器单元阵列之可制造性已面临的问题之一为例如源极、漏极、控制栅及浮栅等不同元件的对准。因为半导体积体化的设计规则减少，减小最小的平版印刷组件，对于精确对准的需求变得更重要。各种不同部件的对准亦决定半导体产品制造的产率。
自行对准为习知技术中众所皆知的技术。自行对准意指加工涉及一或多种材料之一者或多个步骤的作用，以致于在该步骤加工中组件彼此自动对准。因此，本发明使用自行对准的技术，以达成制造浮栅存储器单元形式的半导体存储器阵列。
对于缩小存储器单元阵列之尺寸的需求仍持续不断，以致能使单一晶圆上存储器单元数目最大化。已知形成成对的存储器单元，利用每一对共享一单一源极区域，以及邻近对的单元共享一共同的漏极区域，减小存储器单元阵列的尺寸。然而，阵列的大面积一般是留给位元线连接至漏极区域。位元线区域一般由界于存储器单元对之间的接触开口，以及接触点至字线之间的间距所占据，该间距是强硬地依平版印刷世代，接触对准，以及接触完整性而定。此外，字线电晶体是保留显著的空间，该空间的尺寸是由平版印刷世代及接合比例描绘所设定。
传统上，所形成之浮栅具有面对控制栅之尖锐边缘，以增进Fowler-Nordheim穿隧效应，其是在抹除操作期间，用于使电子离开浮栅。尖锐边缘一般是藉由以不均匀的方法，氧化或部分蚀刻多晶硅浮栅的上部表面所形成。为了增进氧化处理，多晶硅浮栅一般是经过稍微掺杂，以避免形成大颗粒。然而，因为浮栅的尺寸愈来愈小，与浮栅的整体尺寸相较，多晶硅的颗粒(其由于氧化处理的热循环而变大)在尺寸上变得显著。相对于浮栅尺寸的大颗粒尺寸造成尖锐边缘不均一地形成，其危及浮栅的操作及功能性。
习知技术对于改良存储器单元阵列的编程效率亦有需求。在传统编程方案中，通道区域中的电子是以与浮栅平行的方式流动，其中相对少数的经加热电子射入至浮栅。估计的编程效率(经射入之电子数与电子总数的比值)据估计为约1/1000。
习知技术对于具有显著减小之单元尺寸，同时可提供增进之编程效率的非挥发性、浮栅型存储器单元阵列仍有需求。
发明内容
本发明藉由提供形成具有减小尺寸及新颖结构之存储器单元的自行对准方法，以及由该存储器单元形成的存储器单元阵列，以解决上述问题。
本发明为一种电气地可编程以及可抹除的存储器装置，其包括一半导体材料基板，该基板具有第一导电性形式及一表面；一沟渠，其形成于该基板之该表面中，其中该沟渠包括与基板表面呈锐角接合的侧壁，以形成一尖锐边缘；第一隔开区域及第二隔开区域，其形成于基板内并具有第二导电性形式，在第一隔开区域及第二隔开区域之间，具有形成于基板内的通道区域，其中该第一隔开区域是形成在该沟渠下方，以及该通道区域包括实质上沿著沟渠侧壁延伸的第一部分，以及实质上沿著基板表面延伸的第二部分；导电性浮栅，其具有至少一设置在邻近且与通道区域第一部分绝缘的沟渠内的下部；以及导电性控制栅，其是设置在该通道区域第二部分上且与该通道区域第二部分绝缘。通道区域第一部分以及通道区域第二部分彼此为非线性关系，该通道区域第二部分以朝向尖锐边缘及浮栅的方向，自该第二隔开区域延伸，以界定利用电子经由热电子射入以编程该浮栅的路径。
在本发明之另一方面，电气可编程及可抹除的存储器装置包括一半导体材料基板，该基板具有第一导电性形式及一表面；一沟渠，其形成于该基板之该表面中，其中该沟渠包括与基板表面呈锐角接合的侧壁，以形成一尖锐边缘；第一隔开区域及第二隔开区域，其形成于基板内并具有第二导电性形式，在第一隔开区域及第二隔开区域之间，具有形成于基板内的通道区域，其中该第一隔开区域是形成在该沟渠下方，以及该通道区域包括实质上沿著沟渠侧壁延伸的第一部分，以及实质上沿著基板表面延伸的第二部分；导电性浮栅，其具有至少一设置在邻近且与通道区域第一部分绝缘的沟渠内的下部；以及导电性控制栅，其是设置在该通道区域第二部分上且与该通道区域第二部分绝缘。尖锐边缘是藉由下述方法形成：在沟渠侧壁上经由氧化作用形成第一氧化物层，去除该第一氧化物层，以及在该沟渠上侧壁上经由氧化作用形成第二氧化物层。通道区域第一部分及通道区域第二部分彼此为非线性关系，该通道区域第二部分以朝向尖锐边缘及浮栅的方向，自该第二隔开区域延伸，以界定利用电子经由热电子射入以编程该浮栅的路径。
在本发明之又另一方面，一电气可编程及可抹除的存储器装置之阵列，包括一半导体材料基板，该基板具有第一导电性形式及一表面；形成在该基板上之隔开的隔离区域，其是实质上彼此平行且于第一方向上延伸，具有形成于每一对相邻隔离区域之间的有源区域，以及每一有源区域包括多数成对存储器单元。每一存储器单元对包括形成于基板之表面内的沟渠，以及包括一对相对的侧壁，该侧壁与基板表面呈锐角接合以形成一对尖锐边缘；形成于沟渠下方之基板内的第一区域；一对形成于基板内的第二区域，具有一对形成于界于第一区域及第二区域中之一者之间的基板内的通道区域，其中该第一区域及第二区域具有第二导电性形式，以及其中每一通道区域包括实质上沿著该相对沟渠侧壁中之一者延伸的第一部分，以及实质上沿著基板表面延伸的第二部分；一对导电性浮栅，其各自具有至少一设置在邻近且与通道区域第一部分中之一者绝缘的沟渠内的下部；以及一对导电性控制栅，其各自设置在该通道区域第二部分中之一者上且与该通道区域第二部分中之一者绝缘。对于每一通道区域，通道区域第一部分及通道区域第二部分彼此为非线性，该通道区域第二部分以朝向尖锐边缘中之一者及浮栅中之一者的方向，自该第二隔开区域中之一者延伸，以界定利用电子经由热电子射入以编程该浮栅的路径。
本发明之其他目的及特征将藉由回顾说明书、权利要求及后附图式而彰显。
附图说明
第1A图为使用于本发明之方法之第一步骤以形成隔离区域的半导体基板的顶视图；
第1B图为沿著线1B-1B所得结构的截面图，显示本发明的最初加工步骤；
第1C图为显示加工第1B图之结构的下一步骤的结构顶视图，其中已界定隔离区域；
第1D图为沿著线1D-1D所得结构的截面图，显示形成于结构中的隔离沟渠；
第1E图为第1D图中结构的截面图，显示在隔离沟渠中材料之隔离部分组件单元的形成；
第1F图为第1E图中结构的截面图，显示隔离区域的最终结构；
第2A-2V图为沿著线2A-2A所得之第1F图中半导体结构的截面图，依序显示加工本发明之浮栅存储器单元之非挥发性存储器阵列之半导体结构的步骤；
第3A-3V图为半导体结构之周围区域的截面图，依序显示在形成本发明之浮栅存储器单元之非挥发性存储器阵列之控制电路中，加工半导体结构的步骤；以及
第4图为本发明之存储器单元阵列的顶部平面图。
具体实施方式
本发明之方法是例示说明于第1A至1F图及第2A至2Q图(其显示制造本发明之存储器单元阵列的加工步骤)，以及第3A至3Q图(其显示制造半导体结构的周围区域的加工步骤)。此方法以半导体基板10开始，该基板较佳为P型且为习知技术中众所皆知者。下文中所描述之层厚度将视设计规则及工艺技术世代而定。在本文中所描述者为0.10微米工艺。然而，熟习该项技术者应了解到，本发明并不拘限于任何特定的工艺技术世代，也不受限于任何下文中所描述之工艺参数的任何特定数值。
隔离区域的形成
第1A至1F图例示说明众所周知之在基板上形成隔离区域的STI方法。参考第1A图，其中显示出半导体基板10(或半导体井)的顶部平面图，其较佳为P型且为习知技术领域中众所皆知者。第一材料层12及第二材料层14是形成(例如生长或沉积)在基板上。举例而言，第一材料层12可为二氧化硅(在下文中称为″氧化物″)，其藉由任何例如氧化作用或氧化物沉积作用(例如化学汽相沉积法或CVD)等众所皆知的技术，形成在基板10上，以达到约8-12nm之厚度。第二材料层14可为氮化硅(在下文中称为″氮化物″)，其是形成在氧化物层12上，较佳是藉由CVD形成，以达到约80-140nm之厚度。第1B图例示说明所得结构的截面图。
一旦第一材料层12及第二材料层14已形成，将适当的光阻材料16施用在氮化物层14上并进行掩模步骤，以选择性地自如第1C图所示之延伸于Y方向或纵向的特定区域(条带18)移除光阻材料。当移除光阻材料16时，利用标准蚀刻技术(亦即各向异性氮化物及氧化物蚀刻方法)，蚀刻去除条带18中暴露的氮化物层14及氧化物层12，以形成结构中的沟渠20。界于邻近条带18之间的距离W可小至如同所使用之方法的最小平版印刷元件一般。接著使用硅蚀刻方法使沟渠20向下延伸至硅基板10内达约150-450nm，如第1D图所示。该处未移除光阻16，保有氮化物层14及氧化物层12。目前例示说明于第1D图的所得结果，界定交错有隔离区域24之有源区域22。
将此结构进一步加工以去除余留的光阻16。接著，藉由沉积厚氧化物层，使例如二氧化硅之隔离材料形成于沟渠20中，接著藉由化学机械抛光或CMP蚀刻(使用氮化物层14作为蚀刻终止层)，以去除沟渠20中的氧化物部分组件单元26之外的氧化物层，如第1E图所示。接著利用氮化物/氧化物蚀刻方法，去除余留的氮化物及氧化物层14/12，留下沿著隔离区域24延伸的STI氧化物部分组件单元26，如第1F图所示。
上述之STI隔离方法为形成隔离区域24的较佳方法。然而，众所周知的LOCOS隔离方法(例如凹陷式LOCOS(recessed LOCOS)，多缓冲LOCOS(poly buffered LOCOS)等)，可替换使用，其中沟渠20可未延伸至基板内，以及隔离材料可形成在基板表面之条带区域18中(例如使用氧化方法)。
第1A至1F图例示说明基板之存储器单元阵列区域，其中存储器单元之行列将形成在由隔离区域24所分隔的有源区域22中。应注意的是，基板10亦包括至少一周围区域28，其中形成将用于操作形成于存储器单元阵列区域中的存储器单元的控制电路。较佳地，在进行与上述相同之STI或LOCOS方法期间，隔离部分组件单元26亦形成在周围区域28中。
存储器单元的形成
依下文所述进一步加工第1F图所显示的结构。第2A至2V图显示有源区域22之结构的截面，其是以与第1F图呈直角的观察角度观之(沿著如第1C及1F图所示之线2A-2A观之)，以及第3A至3V图显示周围区域28中之结构的截面，因为本发明之方法中的下述步骤是同时对此二区域进行。
首先在基板10上形成一绝缘层30(较佳为氧化物)，如第2A及3A图所示。氧化物层30之厚度较佳为8-12nm，以致于STI部分组件单元26的高度H，相对于氧化物层30的高度为约80-150nm。基板10之有源区域部分可在此时进行掺杂，使存储器装置之单元阵列部分，相对于周围区域28，能达到更好的独立控制。此类掺杂一般是称为Vt注入或单元井注入，且为习知技术领域中众所皆周知者。在注入期间，周围区域是由光阻层保护，该光阻层是沉积在整个结构上且只有自基板之存储器单元阵列区域去除。
接下来，在氧化物层30上形成厚层之硬质掩模材料32(例如厚度3500的氮化物)。多数平行的第二沟渠34是藉由在氮化物层32上施用一光阻(掩模)材料，并接著进行掩模步骤以自所选择之平行条带区域移除光阻，以形成在氮化物层32内。各向异性氮化物蚀刻是用于移除条带区域中氮化物层32的暴露部分，留下向下延伸至氧化物层30且暴露该氧化物层30的第二沟渠34。接著进行氧化物蚀刻以移除位在第二沟渠34之底部的氧化物层30的暴露部分，使基板10之部分暴露。在光阻移除之后，氮化物间隙壁36是接著沿著第二沟渠的侧壁形成。间隙壁的形成为习知技术领域中众所周知者，且涉及在结构之轮廓上沉积材料，接著进行各向异性蚀刻方法，藉此自结构的水平表面上移除材料，同时材料是绝大部分完整地留在结构的垂直位向表面上。在此具体实施例中，间隙壁36是藉由在整个结构上沉积一氮化物层，接著藉由各向异性氮化物蚀刻方法，例如众所周知的反应性离子蚀刻(RIE)，去除除了间隙壁36之外的沉积氮化物层所形成。所得的有源/周围区域22/28如第2B/3B图所示。
接著使用硅各向异性蚀刻方法，使第二沟渠34向下延伸入基板10(举例而言，向下深度约一元件尺寸深度，例如利用0.15um技术至约0.15um深度)。接著使用热氧化方法，沿著第二沟渠34中基板10之暴露部分，形成氧化物层38(例如厚度200-600)。此氧化方法使基板边缘40锐化(此时第二沟渠基板侧壁与基板的上表面呈锐角接合-小于90度)，因为氮化物间隙壁36使氧化方法对接近基板上表面之基板侧壁的影响减小。所得的有源/周围区域22/28如第2C/3C图所示。
进行湿式氧化物蚀刻以移除化物层38，以及任何蚀刻损害及来自第二沟渠34之暴露基板材料的污染。接著，利用第二热氧化方法，沿著基板10中的第二沟渠34的暴露侧壁及底壁形成另一氧化物层42(例如厚度60-80)。此氧化方法增进尖锐边缘40的尖锐度及尺寸，其中第二沟渠基板侧壁较佳与基板的上表面呈显著小于90度的角度接合(例如75-85度)。另一Vt注入或单元井注入可在此时进行，因为只有基板未受到氮化物层32保护的部分为第二沟渠34中的此等部分。所得的有源/周围区域22/28如第2D/3D图所示。
进行另一湿式氧化物蚀刻以移除氧化物层42，接著进行氧化物形成步骤，沿著第二沟渠34中暴露之基板的底壁及侧壁，形成氧化物层44(例如厚度80)。接着在结构上形成厚层多晶硅46(在下文中称为″多晶″)，其充填第二沟渠34。多晶层46可藉由离子注入或原位方法来掺杂(例如n+)。所得的有源/周围区域22/28如第2E/3E图所示。
多晶蚀刻方法(例如使用氮化物层32作为蚀刻终止层的CMP方法)是用于移除除了保留在第二沟渠34中的部分组件单元之外的多晶层46。接著使用经控制之多晶蚀刻使多晶部分组件单元46的高度降低至STI氧化物部分组件单元26的高度，或低于STI氧化物部分组件单元26的高度，如第2F/3F图所示。接著进行另一多晶蚀刻，以供在多晶部分组件单元46的顶部(邻近第二沟渠侧壁)产生倾斜部分48，如第2G图所示。可沿著第二沟渠侧壁及在多晶部分组件单元46的倾斜部分48上，形成任择的氮化物间隙壁50(例如，利用氮化物沉积作用及蚀刻方法)，如第2H/3H图所示。氮化物间隙壁50之形成增进藉由多晶部分组件单元46的倾斜部分48所形成之尖端的尖锐度，以及因此是可任择的。因此，余留的元件及所述的加工步骤不包括任择的氮化物间隙壁50。
接著进行热氧化方法，其氧化该部分组件单元46(上方形成有氧化物层52)之暴露的多晶顶部表面，其亦增进倾斜部分48及由该倾斜部分48形成之边缘的尖锐度，如第2I图所示。接著藉由沉积氧化物在结构上(例如厚度约350)，接着进行各向异性氧化物蚀刻，沿着第二沟渠34之侧壁形成氧化物间隙壁54。氧化物蚀刻亦移除每一第二沟渠34中氧化物层52之中心部分。周围区域28仍保留未受影响。所得之有源/周围区域22/28如第2J/3J图所示。
接著进行各向异性多晶蚀刻，其移除未受到氧化物间隙壁54保护的多晶部分组件单元46的中心部分，在每一第二沟渠34中，留下一对相对的多晶部分组件单元46a，如第2K图所示。接著利用绝缘沉积及各向异性回蚀方法，沿著多晶部分组件单元46a之暴露侧，形成绝缘层56(例如厚度150)。绝缘层56可利用任何适当的绝缘材料来形成(例如ONO-氧化物/氮化物/氧化物，或其他高介电材料)。较佳地，绝缘材料为氧化物，以致于氧化物沉积/蚀刻方法亦使氧化物间隙壁54增厚，且达到在每一第二沟渠34之底部的氧化物层44的暴露部分的部分或完全移除，如第2L/3L图所示。
接著横越结构的表面进行适当的离子注入作用(以及可能的退火)，以在第二沟渠34之底部的暴露基板部分形成第一(源极)区域58。源极区域58是与第二沟渠34自行对准，且具有与基板或基板井(例如P型)的第一导电形式不同的第二导电形式(例如N型)。离子对于氮化物层32无显著影响。若有需要的话，进行各向异性氧化物蚀刻，移除任何在第二沟渠34之底部上的暴露氧化物，以确保暴露基板。所得之有源/周围区域22/28如第2M/3M图所示。
利用多晶沉积步骤(较佳为原位方法)，接著利用多晶CMP蚀刻(使用氮化物层32作为蚀刻挡止层)来充填具有多晶部分组件单元60的第二沟渠34，如第2N图所示。接著进行氮化物蚀刻，其移除氮化物层32及氮化物间隙壁36，并暴露多晶部分组件单元46a(在有源区域22)及STI氧化物部分组件单元26(在周围区域28)的上侧部分。湿式氧化物蚀刻较佳是用于移除基板10上的氧化物层30。在此时可利用任择的掩模及氧化物蚀刻步骤，依形成在周围区域28之逻辑装置的需要，降低STI氧化物部分组件单元26的高度。接著在多晶部分组件单元46a之暴露的上侧部分及基板10之暴露部分上，藉由热氧化方法、氧化物沉积作用或二者兼施，形成穿隧氧化物层62。此氧化物形成步骤亦在多晶部分组件单元60之暴露的顶部表面上形成一氧化物层64(例如厚度大于400)。在此时，可在周围区域28中，藉由掩模有源区域22，进行任择的Vt注入。所得的有源/周围区域22/28如第20/30图所示。
氧化物层62是兼作为有源区域22之存储器单元及周围区域28之控制电路的栅极氧化物。对每一装置而言，栅极氧化物的厚度指定其最大操作电压。因此，若希望部分控制电路在与存储器单元或控制电路之其他装置不同的电压下操作，则在此方法中，栅极氧化物32的厚度可在此时调整。仅为举例但非构成限制地，可在结构上形成光阻66，接著进行掩模步骤以选择性地移除在周围区域中的光阻部分，以暴露氧化物层62的部分。氧化物层62之暴露部分可薄化(例如藉由控制之蚀刻)或利用具有所欲厚度之氧化物层60a来取代(例如藉由氧化物蚀刻及氧化物沉积作用)，如第2P/3P图所例示说明者。
于移除光阻66之后，利用多晶沉积步骤在结构上形成多晶层68(例如厚度约500，较佳为原位掺杂)。接着利用另一沉积步骤，在多晶层68上形成金属化多晶硅层70。接著在结构上沉积光阻，以及回蚀留下光阻层72(例如厚度800-1200)，其具有较佳位在氧化物间隙壁54顶部的下方之上部表面，使多晶层68/70之此等暴露部分向上延伸及遍及氧化物间隙壁54。接著利用多晶蚀刻方法移除多晶层68/70的暴露部分，并使此等多晶层的上部向下凹陷至位在氧化物间隙壁54的顶部之下，但位在多晶部分组件单元46a之顶部之上。所得结构如第2Q/3Q图所示。
于移除光阻72之后，藉由在结构上沉积一氮化物层(例如厚度1300至1500)，接着进行留下氮化物间隙壁74(例如～1300宽度)之各向异性氮化物蚀刻，形成靠抵氧化物间隙壁54(以及在邻近氧化物间隙壁54之多晶层68/70部分之上的)氮化物间隙壁74。接著进行光阻沉积作用及掩模步骤，在周围区域28之多晶层68/70上形成光阻76之部分组件单元。接著利用各向异性多晶蚀刻，移除多晶层68/70的暴露部分(亦即未受到氮化物间隙壁74或光阻之部分组件单元76保护的部分)，余留位在氮化物间隙壁74(在有源区域22)下方之多晶部分组件单元68a及70a，以及位在光阻部分组件单元76(在周围区域28)下方之多晶部分组件单元68b及70b。所得结构如第2R/3R图所示。
于移除光阻部分组件单元76之后，在此时较佳进行低电压及高电压电晶体之轻度掺杂漏极注入(例如高电压PMOS装置之PHDD：LDD，以及低电压NMOS装置之NHDD：LDD)，其中周围区域之选择部分保持未经掩模，同时对邻近多晶部分组件单元68b/70b的选择部分进行注入。接著藉由沉积氮化物层(例如经由CVD形成200-300之厚度)，以及接着进行各向异性氮化物蚀刻，形成靠抵多晶部分组件单元68a/70a及68b/70b的绝缘(例如氮化物)间隙壁78。使用适当之离子注入(及退火)，在装置之基板之有源区域22中形成第二(漏极)区域80，以及在基板之周围区域28中形成源极/漏极区域82/84。可利用任择的金属化步骤(未显示)，藉由移除氧化物层62/62a的暴露部分，在有源及周围区域22/28上沉积例如钨、钴、钛、镍、铂或钼等金属，并将结构退火以容许热金属流动并渗入基板10之暴露顶部部分，在源极/漏极区域80/82/84上形成导电性金属化硅(硅化物)。接著在整个结构上形成绝缘材料86，例如ILD(中间层介电物)，接著进行回流及平坦化蚀刻(例如利用氮化物间隙壁74作为蚀刻终止层之CMP蚀刻)方法，所得的结构如第2S/3S图所示。
接著使用氧化物蚀刻以移除多晶部分组件单元60上的氧化物层64。接著利用多晶蚀刻，以及利用沉积在结构上的钨/钛-氮化物88(例如藉由CVD)来取代，以移除多晶部分组件单元60之暴露上部(界于氧化物间隙壁54之间)，如第2T/3T图所示。利用钨/钛-氮化物蚀刻(使用氮化物间隙壁74作为蚀刻终止层)移除除了多晶部分组件单元60上的此等部分之外的钨/钛-氮化物88。进行短时间之钨/钛-氮化物蚀刻，接著使钨/钛-氮化物88之余留部分组件单元凹陷至氮化物间隙壁74之顶部之下。接著在整个结构上形成另一绝缘材料层(例如ILD)90。所得结果如第2U/3U图所示。
接下来，较佳地利用双镶嵌金属化反应法，其包括应用仅使漏极区域80(在有源区域22中)及选择之多晶部分组件单元68b/70b(在周围区域28中)上的区域暴露的第一接触掩模，接著利用ILD蚀刻，形成通过绝缘层86/90之接触开口以暴露漏极区域80及选择之多晶部分组件单元68b/70b。所使用之第二接触掩模仅使绝缘层90中，形成接触线之该等区域暴露，并接著藉由ILD，在绝缘层90中形成接触沟渠。接著利用金属沉积作用及回蚀方法，以导体金属(例如钨及钼等)充填接触开口及接触沟渠，形成电气地连接至漏极区域80的金属接触点96，将每一有源区域22中所有金属接触点96连接在一起的金属接触线98，电气地连接至选择之多晶部分组件单元68b/70b的金属接触点100，以及连接至金属接触点100的金属接触线10。最后的有源区域存储器单元结构是例示说明于第2V图中，以及最后的周围区域控制电路结构是例示说明于第3V图中。
如第2V图所示，本发明之方法形成彼此成镜像反射的成对存储器单元，具有形成在多晶部分组件单元60之每一侧上的存储器单元。对每一存储器单元而言，第一及第二区域58/80分别形成源极及漏极区域(虽然熟习该项技术者已知在操作中源极及漏极可转换)。每一存储器单元中的通道区域104是界定于基板之界于源极及漏极58/80中间的表面部分中。每一通道区域104包括二个以约呈直角之角度接合的部分，具有沿著经充填之第二沟渠34的垂直壁延伸的第一(垂直)部分104a，以及延伸于经充填之第二沟渠34的侧壁及漏极区域80之间延伸的第二(水平)部分104b。在此情况下，源极区域58未完全占据第二沟渠34下方的基板，通道区域包括第三部分104c，其自通道区域垂直部分104a延伸至源极区域58。每对存储器单元共享一共同的源极区域58，其位在经充填之第二沟渠34的下方，且与多晶部分组件单元60电气接触。类似地，每一漏极区域80在来自不同之镜像反射的存储器单元组的邻近存储器单元之间被共享。
对每一存储器单元而言，多晶部分组件单元46a构成浮栅，其是设置于邻近通道区域部分104a/104c以及藉由氧化物层44与该通道区域部分绝缘，以及设置于邻近(源极)多晶部分组件单元60且藉由氧化物层56与该部分组件单元绝缘。多晶部分组件单元68a/70a构成控制栅，其设置在通道区域部分104b上且藉由氧化物层62与该通道区域部分绝缘，以及设置于邻近浮栅46a处以及藉由氧化物层62与该浮栅绝缘。每一浮栅46a较佳地包括在基板表面上方延伸的上部以及终止于边缘106，该边缘面对控制栅68a/70a中之一者的一边缘108并与该边缘绝缘，因此提供经由氧化物层62之Fowler-Nordheim穿隧效应的路径。控制栅68a/70a各自具有位在侧向邻近浮栅上部处并与其绝缘的下部，以及位在浮栅上部上并与其绝缘的上部。多晶部分组件单元60各自沿著浮栅46a延伸并藉由(氧化物层56)与浮栅46a绝缘，以增进之间的电压耦合。
第4图为所得结构之顶视图。接触点96及接触线98形成导电性漏极(位元)线，其在每一有源区域22中将所有漏极区域80电气连接在一起。控制栅68a/70a是以导电性字元线的方式连续地形成，该字元线延伸横越该有源及隔离区域22/24，以供电气地连接每一排存储器单元中的所有控制栅。上述方法不会产生延伸横越隔离区域24的源极区域52(其可藉由在离子注入之前，自第二沟渠34之隔离区域部分移除STI绝缘材料而容易地形成)。然而，多晶部分组件单元60(其与源极区域52电气接触)是以横越隔离区域至邻近有源区域的方式连续地形成，且形成导电性源极线，其各自将每一排成对存储器单元中所有源极区域52电气地连接在一起。
存储器单元的操作
现在将描述存储器单元的操作。此类存储器单元的操作及操作理论亦描述于美国专利第5,572,054号中，其关于非挥发性存储器单元之操作及操作理论的揭露内容是并入本文中以供参考，该非挥发性存储器单元具有浮栅及控制栅、浮栅至控制栅的穿隧作用，以及藉此形成之存储器单元阵列。
为了最初抹除在任何选定之有源区域22内的选择之存储器单元，对源极58及漏极80同时施予一接地电位。对控制栅68a/70a施予高正电压(例如+8伏特)。在浮栅46a上的电子是透过Fowler-Nordheim穿隧机制自浮栅46a之上端(主要自边缘106)，经由氧化物层62，穿隧至控制栅68a/70a(主要经由边缘108)，留下带正电的浮栅46a。藉由边缘106/108之尖锐度增进穿隧作用。应注意到因为每一控制栅68a/70a以连续字元线的方式延伸横越有源及隔离区域，在每一有源区去中的一存储器单元是同时抹除。
当欲将选择之存储器单元编程时，将一小电压(例如0.5至1.0V)施予至漏极区域80。将接近MOS结构之阈值电压之一者正电压(约+1.4伏特)施予至其控制栅68a/70a。将正高电压(例如约5或6伏特)施予至其源极区域58。藉由漏极区域80产生之电子将由该漏极区域，经由深入消耗通道区域104之水平部分104b，流向源极区域58。当电子达到通道区域104之垂直部分104a时，将看到浮栅46a之高电压(因为浮栅46a是强力地电压耦合至带正电的源极区域58及多晶部分组件单元60)。电子将加速且被加热，大部分的电子是射入并通过绝缘层44并到达浮栅46a上。编程效率进一步藉由基板尖锐边缘40所形成之射入器尖端来增进，该射入器尖端集中且更有效率地使电子朝向浮栅46a射入，因此减少使编程存储器单元之所需时间及源极电压，以及改良藉由降低每单位面积的场电压来改良介电完整性寿命。将低或接地电位施予不包含选择之存储器单元之存储器单元列/行的源极/漏极区域58/80及控制栅68a/70a。因此，仅有选择之列及行中的存储器单元被编程。
电子至浮栅46a的射入作用将持续至使浮栅46a上的电荷减低至可不再沿著垂直通道区域部分104a维持高表面电位以产生热电子。在此时，浮栅46a中的电子或负电荷将降低自漏极区域80至浮栅46a上的电子流。
最后，为了读取选择之存储器单元，将接地电位施予至其源极区域58。将读取电压(例如～1伏特)施予至其漏极区域80且将约1.5至3.3伏特(依装置之电源电压而定)施予至其控制栅68a/70a。若浮栅46a带有正电荷(亦即浮栅放出电子)，则开启通道区域部分104a/104c(直接与浮栅46a相邻)。当控制栅68a-70a升高至读取电位时，水平通道区域部分104b(直接与控制栅68a/70a相邻)亦开启。因此，整个通道区域104将开启，造成电子自源极区域58流至漏极区域80。此时感测到的电子流将为″1″状态。
另一方面，若浮栅46a带负电，通道区域部分104a/104c为微弱地开启或整个关闭。因此，当控制栅68a/70a及漏极区域80升高至读取电位时，极少或没有电流将流经通道区域部分104a/104c。在此例子中，相对于″1″状态，电流非常小，或完全没有电流。在此方式中，所感测之存储器单元是在″0″状态下编程。接地电位仅施予至未选择之行及列的源极/漏极区域58/80及控制栅68a/70a，因此只有读取选择的存储器单元。
存储器单元阵列包括周围电路，该电路包括习知的列位址解码电路、行位址解码电路、感测放大器电路、输出缓冲电路及输入缓冲电路，其等为习知技术领域中众所周知者。
本发明提供具有减小尺寸及优异编程效率的存储器单元阵列。存储器单元尺寸是显著地减小，因为源极区域58是埋入基板10内侧，且自行对准第二沟渠34，其中由于平版印刷世代、接触对准及接触整体性的限制，空间不会浪费。每一浮栅46a具有位在形成于基板中之第二沟渠34的下部，以供在编程操作期间用于接收穿隧电子，并供在读取操作期间用于开启通道区域部分104a/104c。每一浮栅46a亦具有较佳向上延伸至基板表面之上并终止于面向控制栅边缘108之边缘106的上部，以供在抹除操作期间，在该边缘106及108之间进行Fowler Nordheim穿隧效应。
编程效应藉由″瞄准″浮栅46a处之通道区域104的水平部分104b以及基板10的射入器尖端(尖锐边缘)40而大辐增进。在习知的编程反应法中，通道区域中的电子是以与浮栅平行的路径流动，其中相当少数的加热电子射至浮栅上。此习知编程反应法之估算编程效率(射入电子数与总电子数的比值)估计为约1/1000。然而，因为水平通道区域部分104b及射入器尖端(尖锐边缘)40定义一聚焦的电子路径，其直接瞄准浮栅，本发明之编程效率估算为接近1/1，甚至降低编程电压。
再者，利用本发明，经由多晶部分组件单元60(与源极区域58电气连接)，亦使每一浮栅46a及对应的源极区域58之间有增大的电压耦合。同时，在浮栅46a及控制栅68a/70a之间具有相当低的电压耦合。再者，由于源极区域58及漏极区域80是垂直地及水平地分隔，容许在不影响单元尺寸下，较容易将可信赖性参数最适化。
应了解到，本发明不仅不受限于上文中所描述及本说明书中所例示的具体实施例，且涵括任何及所有落在后附权利要求范畴内的改变。举例而言，沟渠20/34可具有延伸至基板之任何形状的尾端，而并非只有如图式所示之伸长之矩形。再者，虽然前述方法描述使用经适当掺杂的多晶硅作为用于形成存储器单元的导电性材料，对于在习知技术领域具有一般技能的人而言，应很清楚在本案说明书及后附权利要求的揭露内容中，″多晶硅″意指任何适当的导电性材料，其可用于形成非挥发性存储器单元之元件。再者，任何适当的绝缘体可用于取代二氧化硅或氮化硅。再者，任何蚀刻性质与二氧化硅(或任何绝缘体)以及与多晶硅(或任何导体)不同的适当材料，可用于取代氮化硅。再者，由权利要求之内容可知，并非所有的方法步骤必须依照说明书所例示说明或权利要求所界定的精确顺序来进行，而是以任何容许适当地形成本发明之存储器单元的顺序来进行即可。此外，上述发明是显示形成在均匀掺杂之基板中，但由本发明可知且可预期到，存储器单元元件可形成在基板之井区域中，与基板的其他部分相较，其为掺杂至具有不同导电性形式的区域。多晶部分组件单元60可与源极区域58绝缘，其中多晶部分组件单元60作为″耦合栅″，其可升高至比源极区域编程电压还高的电压水平，或甚至与浮栅产生电容式耦合以增进编程效率。最后，单层绝缘或导电材料可以此等材料之多层形式来形成，反之亦然。
    附图标记
10   基板                28    周围区域
12   氧化物层            30    氧化物层
14   氮化物层            32    氮化物层
16   光阻材料            34    沟渠
18   条带                36    氮化物间隙壁
20   沟渠                38    氧化物层
22   有源区域            40    边缘
24   隔离区域            42    氧化物层
26   部分组件单元        44    氧化物层
46   部分组件单元        84    漏极区域
46a  部分组件单元        86    绝缘层
48   倾斜部分            88    钨/钛-氮化物
50   氮化物间隙壁        90    绝缘层
52   氧化物层            96    金属接触点
54   氧化物间隙壁        98    金属接触线
56   绝缘层              100   金属接触点
58   源极区域            104   通道区域
60   多晶部分组件单元    104a  垂直部分
60a  氧化物层            104b  水平部分
62   氧化物层            104c  第三部分
62a  氧化物层            106   边缘
64   氧化物层            108   边缘
66   光阻                1B-1B 线
68   多晶层              1D-1D 线
68a  多晶部分组件单元    2A-2A 线
68b  多晶部分组件单元
70   金属化多晶硅层
70a  多晶部分组件单元
70b  多晶部分组件单元
72   光阻层
74  氮化物间隙壁
76  光阻
78  绝缘间隙壁
80  漏极区域
82  漏极区域

Claims (29)

1.一种电气可编程及可抹除的存储器装置，包含：
一半导体材料之基板，具有第一导电性形式及一表面；
一形成于该基板内的沟渠，其中该沟渠包括与该基板表面以锐角接合的侧壁，以形成一尖锐边缘；
第一及第二隔开区域，其形成于基板内并具有第二导电性形式，具有形成于该基板内且在该二隔开区域之间的通道区域，其中第一区域是形成于该沟渠下方，以及该通道区域包括实质上沿著该沟渠之侧壁延伸的第一部分，以及实质上沿著基板表面延伸的第二部分；
一导电性浮栅，具有至少一设置在邻近且与该通道区域第一部分绝缘的沟渠内的下部；以及
导电性控制栅，其是设置在该通道区域第二部分上且与该通道区域第二部分绝缘
其中该通道区域的第一部分以及第二部分彼此为非线性关系，该通道区域第二部分以朝向尖锐边缘及浮栅的方向，自该第二隔开区域延伸，以界定利用电子经由热电子射入以编程该浮栅的路径。
2.如权利要求第1项之存储器装置，进一步包含：
一导电性材料之部分组件单元，其具有至少一位在邻近该浮栅并与其绝缘的下部。
3.如权利要求第2项之存储器装置，其中该导电性材料之部分组件单元是与该第一隔开区域电气相接。
4.如权利要求第2项之存储器装置，进一步包含：
一绝缘材料之间隙壁，其是位在该控制栅及该导电性材料之部分组件单元之间，以及在该浮栅上。
5.如权利要求第1项之存储器装置，其中：
该浮栅包括终止于一边缘的上部；以及该控制栅包括面对该浮栅边缘的边缘。
6.如权利要求第5项之存储器装置，其中：
该浮栅的上部在该基板表面上延伸；
该控制栅具有侧向地邻近该浮栅上部并与其绝缘的第一部分；以及
该控制栅具有位在该浮栅上部并与其绝缘的第二部分。
7.如权利要求第1项之存储器装置，其中该通道区域包括第三部分，其实质上沿著至少一部分该沟渠之底部表面延伸，以及其中该浮栅是设置在该通道区域第三部分上并与其绝缘。
8.如权利要求第1项之存储器装置，其中该控制栅包括：
一多晶硅层，其设置在该通道区域第二部分上并与其绝缘且设置在侧向地邻接至少一部分该浮栅处并与其绝缘；以及
一金属化多晶硅层，其设置在该多晶硅层上。
9.如权利要求第1项之存储器装置，其中该沟渠侧壁与该基板以实质上小于90度的角度接合。
10.一种电气可编程及可抹除的存储器装置，包含：
一半导体材料之基板，具有第一导电性形式及一表面；
一沟渠，其形成于该基板之该表面中，其中该沟渠包括与基板表面呈锐角接合的侧壁，以形成一尖锐边缘，以及其中该尖锐边缘是藉由下述方法形成：
在沟渠侧壁上经由氧化作用形成第一氧化物层，
去除该第一氧化物层，以及
在该沟渠上侧壁上经由氧化作用形成第二氧化物层；
第一隔开区域及第二隔开区域，其形成于基板内并具有第二导电性形式，第一隔开区域及第二隔开区域之间，具有形成于基板内的通道区域，其中该第一隔开区域是形成在该沟渠下方，以及该通道区域包括实质上沿著沟渠侧壁延伸的第一部分，以及实质上沿著基板表面延伸的第二部分；
一导电性浮栅，其具有至少一设置在邻近且与通道区域第一部分绝缘的沟渠内的下部；以及
导电性控制栅，其是设置在该通道区域第二部分上且与该通道区域第二部分绝缘；
其中该通道区域第一部分及通道区域第二部分彼此为非线性关系，该通道区域第二部分以朝向尖锐边缘及浮栅的方向，自该第二隔开区域延伸，以界定利用电子经由热电子射入以编程该浮栅的路径。
11.如权利要求第10项之存储器装置，进一步包含：
一导电性材料之部分组件单元，其具有至少一位在邻近该浮栅并与其绝缘的下部。
12.如权利要求第11项之存储器装置，其中该导电性材料之部分组件单元是与该第一隔开区域电气相接。
13.如权利要求第11项之存储器装置，进一步包含：
一绝缘材料之间隙壁，其是位在该控制栅及该导电性材料之部分组件单元之间，以及在该浮栅上。
14.如权利要求第10项之存储器装置，其中：
该浮栅包括终止于一边缘的上部；以及该控制栅包括面对该浮栅边缘的边缘。
15.如权利要求第14项之存储器装置，其中：
该浮栅的上部在该基板表面上延伸；
该控制栅具有侧向地邻近该浮栅上部并与其绝缘的第一部分；以及
该控制栅具有位在该浮栅上部并与其绝缘的第二部分。
16.如权利要求第10项之存储器装置，其中该通道区域包括第三部分，其实质上沿著至少一部分该沟渠之底部表面延伸，以及其中该浮栅是设置在该通道区域第三部分上并与其绝缘。
17.如权利要求第10项之存储器装置，其中该控制栅包括：
一多晶硅层，其设置在该通道区域第二部分上并与其绝缘且设置在侧向地邻接至少一部分该浮栅处并与其绝缘；以及
一金属化多晶硅层，其设置在该多晶硅层上。
18.如权利要求第10项之存储器装置，其中该沟渠侧壁与该基板以实质上小于90度的角度接合。
19.一种电气可编程及可抹除的存储器装置之阵列，包含：
一半导体材料基板，该基板具有第一导电性形式及一表面；
隔开的隔离区域，其形成在该基板上，其是实质上彼此平行且于第一方向上延伸，具有形成于每一对相邻隔离区域之间的有源区域；以及
每一有源区域包括多数成对存储器单元，其中每一存储器单元对包括：
形成于基板之表面内的沟渠，以及包括一对相对的侧壁，该侧壁与基板表面呈锐角接合以形成一对尖锐边缘；
形成于沟渠下方之基板内的第一区域；
一对形成于基板内的第二区域，具有一对形成于界于第一区域及第二区域中之一者之间的基板内的通道区域，其中该第一区域及第二区域具有第二导电性形式，以及其中每一通道区域包括实质上沿著该相对沟渠侧壁中之一者延伸的第一部分，以及实质上沿著基板表面延伸的第二部分；一对导电性浮栅，其各自具有至少一设置在邻近且与通道区域第一部分中之一者绝缘的沟渠内的下部；以及
一对导电性控制栅，其各自设置在该通道区域第二部分中之一者上且与该通道区域第二部分中之一者绝缘；
其中对于每一通道区域，通道区域第一部分及通道区域第二部分彼此为非线性，该通道区域第二部分以朝向尖锐边缘中之一者及浮栅中之一者的方向，自该第二隔开区域中之一者延伸，以界定利用电子经由热电子射入以编程该浮栅的路径。
20.如权利要求第19项之阵列，其中每一存储器单元对进一步包含：
一导电性材料之部分组件单元，其具有至少一位在邻近该浮栅对并与其绝缘的下部。
21.如权利要求第20项之阵列，其中每一导电性材料之部分组件单元是与该第一隔开区域中之一者电气相接。
22.如权利要求第20项之装置，其中每一存储器单元对进一步包含：
一对绝缘材料之间隙壁，其是位在该控制栅中之一者及该导电性材料之部分组件单元之间，以及在该浮栅中之一者上。
23.如权利要求第19项之阵列，其中：
每一浮栅包括终止于一边缘的上部；以及
每一控制栅包括面对该浮栅边缘中之一者的边缘。
24.如权利要求第23项之阵列，其中：
每一浮栅的上部在该基板表面上延伸；
每一控制栅具有侧向地邻近该浮栅上部中之一者并与其绝缘的第一部分；以及
每一控制栅具有位在该浮栅上部中之一者并与其绝缘的第二部分。
25.如权利要求第19项之阵列，其中该每一通道区域包括第三部分，其实质上沿著至少一部分该沟渠中之一者之底部表面中之一者延伸，以及其中每一浮栅是设置在该通道区域第三部分中之一者上并与其绝缘。
26.如权利要求第19项之阵列，其中每一控制栅包括：
一多晶硅层，其设置在该通道区域第二部分中之一者上并与其绝缘且设置在侧向地邻接至少一部分该浮栅中之一者处并与其绝缘；以及
一金属化多晶硅层，其设置在该多晶硅层上。
27.如权利要求第19项之阵列，其中每一沟渠侧壁与该基板以实质上小于90度的角度接合。
28.如权利要求第19项之阵列，进一步包含：
多数导电性材料之导电性控制线，其各自以与该第一方向垂直的第二方向，延伸横越该有源及隔离区域，以及各自地自每一有源区域电气地与该控制栅中之一者连接在一起。
29.如权利要求第21项之阵列，进一步包含：
多数导电性材料之导电性源极线，其各自以与该第一方向垂直的第二方向，延伸横越该有源及隔离区域，以及各自地自每一有源区域电气地与该导电性部分组件单元中之一者连接在一起。
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