JP2004289161A - 埋込型浮動ゲートと山形チャネル領域を備えた浮動ゲート式メモリセルの半導体メモリアレイ - Google Patents

埋込型浮動ゲートと山形チャネル領域を備えた浮動ゲート式メモリセルの半導体メモリアレイ Download PDF

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Abstract

【課題】 半導体基板の表面内にトレンチが形成されている浮動ゲート式メモリセルのアレイを提供する。
【解決手段】 ソース領域はトレンチの下に形成され、ドレイン領域は基板の表面に沿って形成され、両者の間のチャネル領域は、トレンチの側壁に沿って垂直に伸張する第１部分と、基板表面に沿って水平方向に伸張する第２部分とを含んでいる。浮動ゲートは、チャネル領域の第１部分に隣接し且つそれから絶縁されてトレンチ内に配置されている。制御ゲートは、チャネル領域の第２部分の上に且つそれから絶縁されて配置されている。トレンチの側壁は、基板表面と鋭角に交わり、鋭いエッジを形成している。チャネル領域の第２部分は、第２領域から鋭いエッジと浮動ゲートに向かう方向に伸張し、高温電子注入による電子で浮動ゲートをプログラムするための経路を画定している。
【選択図】 図２Ｖ

Description

本発明は、浮動ゲート式メモリセルの半導体メモリアレイを形成する自己整列法に関する。本発明は、上記型式の浮動ゲート式メモリセルの半導体メモリアレイにも関する。
浮動ゲートを用いてそこにある電荷を記憶する不揮発性半導体メモリセルと、半導体基板内に形成されているそのような不揮発性メモリセルのメモリアレイは、当該技術では周知である。一般的に、そのような浮動ゲート式メモリセルは、分割ゲート型又は積層ゲート型であった。
半導体浮動ゲート式メモリセルアレイの生産性が直面している問題の１つは、ソース、ドレイン、制御ゲート及び浮動ゲートのような様々な構成要素の整列であった。半導体処理の統合に関する設計規則が少なくなるにつれて、最小のリソグラフィ造形も縮小し、正確な整列の必要性が更に重要になる。様々な部品の整列が、半導体製品の生産歩留まりを決定することにもなる。
自己整列は、当該技術では周知である。自己整列とは、１つ又は複数の材料に関わる１つ又は複数の段階を処理する動作において、その段階の処理の際に各造形が互いに対して自動的に整列することである。従って、本発明は、自己整列技術を使って、浮動ゲート式メモリセル型の半導体メモリアレイの製造を実現する。
１つのウェーハ上のメモリセル数を最大化するために、メモリセルアレイの寸法を縮小することが常に求められている。メモリセルを対で形成し、１つのソース領域を両対で共有し、共通のドレイン領域を隣接するセルの対で分け合うことによってメモリセルアレイの寸法を低減できることは周知である。しかしながら、一般的に、ドレイン領域へのビット線接続のためにアレイの相当広い面積が取られている。ビット線の面積は、メモリセルの対と対の間の接点開口部や、リソグラフィ生成、接点整列及び接点完全性に依るところが大きいワード線間隔との接点に占められることが多い。更に、相当な空間がワード線トランジスタに取られ、その大きさはリソグラフィ生成と接合基準によって設定される。
一般的に、浮動ゲートは、ファウラー・ノルドハイムトンネル効果を強化するために制御ゲートに面する鋭いエッジを備えて形成され、これを使って消去オペレーションの間に電子を浮動ゲートから外に移動させるようになっている。鋭いエッジは、通常、浮動ゲートポリの上表面を不均一なやり方で酸化するか又は部分的にエッチングすることによって形成される。酸化処理を強化するために、浮動ゲートポリは、通常軽くドープ処理され、粒子が大きくなるのが回避される。しかしながら、浮動ゲートの寸法が小さくなるにつれ、ポリシリコンの粒子の寸法（酸化処理の加熱サイクルによって大きくなる）が、浮動ゲートの全体寸法と比べ相当するものになる。浮動ゲートの寸法に比較して粒子の寸法が大きくなると、鋭いエッジが不均一に形成され、それにより浮動ゲートの作動と機能が低下する。
メモリセルアレイのプログラミング効率を改良する必要もある。従来のプログラミング方式では、チャネル領域内の電子は、浮動ゲートと平行な経路内を流れ、比較的少数の高温の電子が浮動ゲート上に注入される。見積もりプログラム効率（電子の総数に対して注入される電子数）は、約１／１０００で見積もられる。
優れたプログラミング効率を提供しながらも、セルサイズがかなり小さくなった、不揮発性の浮動ゲート式メモリセルアレイが求められている。
米国特許第５，５７２，０５４号
本発明は、小型化し、新規構造を持ったメモリセルを形成する自己整列法と、それによって形成されるメモリセルアレイとを提供することによって、上記問題を解決する。
本発明は、第１導電型式と１つの表面とを有する半導体材料の基板と、前記基板の前記表面内に形成され、前記基板表面と鋭角で交わり鋭いエッジを形成する側壁を含んでいるトレンチと、前記基板内に形成されたチャネル領域で離間された、前記基板内に形成されている第２導電型式を有する第１及び第２領域であって、前記第１領域は前記トレンチの下に形成されており、前記チャネル領域は、実質的に前記トレンチの側壁に沿って伸張する第１部分と、実質的に前記基板表面に沿って伸張する第２部分とを含んでいるよう構成されている第１及び第２領域と、前記チャネル領域の第１部分と隣接し且つそれから絶縁されて前記トレンチ内に配置されている少なくとも１つの下側部分を有する導電性浮動ゲートと、前記チャネル領域の第２部分上に配置され且つそれから絶縁されている導電性制御ゲートとを含む、電気的にプログラム可能で且つ消去可能なメモリデバイスである。前記チャネル領域の第１部分と第２部分は、互いに対して非直線的で、チャネル領域の第２部分は、前記第２領域から、前記鋭いエッジと前記浮動ゲートに向かう方向に伸張し、高温電子注入による電子で前記浮動ゲートをプログラムするための経路を画定している。
本発明の別の態様では、電気的にプログラム可能で且つ消去可能なメモリデバイスは、第１導電型式と１つの表面とを有する半導体材料の基板と、前記基板の前記表面に形成され、前記基板表面と鋭角で交わり鋭いエッジを形成する側壁を含んでいるトレンチと、前記基板内に形成されたチャネル領域で離間された、前記基板内に形成されている第２導電型式を有する第１及び第２領域であって、前記第１領域は前記トレンチの下に形成されており、前記チャネル領域は、実質的に前記トレンチの側壁に沿って伸張する第１部分と、実質的に前記基板表面に沿って伸張する第２部分とを含んでいるよう構成されている第１及び第２領域と、前記チャネル領域の第１部分と隣接し且つそれから絶縁されており前記トレンチ内に配置されている少なくとも１つの下側部分を有する導電性浮動ゲートと、前記チャネル領域の第２部分上に配置され且つそれから絶縁されている導電性制御ゲートとを含んでいる。前記鋭いエッジは、酸化によって前記トレンチの側壁上に第１酸化物層を形成し、第１酸化物層を取り除き、酸化によって前記トレンチの側壁上に第２酸化物層を形成する処理によって形成される。チャネル領域の第１と第２部分は、互いに対して非直線的で、チャネル領域第２部分は、前記第２領域から、前記鋭いエッジと前記浮動ゲートに向かう方向に伸張し、高温電子注入による電子で前記浮動ゲートをプログラムするための経路を画定している。
本発明の更に別の態様では、電気的にプログラム可能で且つ消去可能なメモリデバイスのアレイは、第１導電型式と１つの表面とを有する半導体材料の基板と、前記基板上に形成され、実質的に互いに平行で第１方向に伸張している離間する分離領域であって、隣接する分離領域の各対の間には活性領域が設けられている分離領域と、複数のメモリセルの対を含んでいる各活性領域とを含んでいる。各メモリセルの対は、前記基板の表面内に形成されている、前記基板表面と鋭角で交わり一対の鋭いエッジを形成する一対の向かい合う側壁を有しているトレンチと、前記基板内に前記トレンチの下に形成されている第１領域と、前記基板内に形成されている一対の第２領域であって、一対のチャネル領域がそれぞれ基板内に前記第１領域と前記第２領域の内の１つとの間に形成され、前記第１及び第２領域は第２導電型式を有しており、前記チャネル領域のそれぞれが、実質的に前記向かい合うトレンチ側壁の内の１つに沿って伸張する第１部分と、実質的に前記基板表面に沿って伸張する第２部分とを含んでいるように構成されている一対の第２領域と、それぞれが、前記チャネル領域の第１部分の内の１つと隣接し且つそれから絶縁されて前記トレンチ内に配置されている少なくとも１つの下側部分を有している一対の導電性浮動ゲートと、それぞれが、前記チャネル領域の第２部分の内の１つの上に且つそれから絶縁されて配置されている一対の導電性制御ゲートとを含んでいる。前記チャネル領域のそれぞれで、前記チャネル領域の第１と第２部分は、互いに対して非直線的であり、前記チャネル領域の第２部分は、前記第２領域の内の１つから、前記鋭いエッジの内の１つと前記浮動ゲートの内の１つに向かう方向に伸張し、高温電子注入による電子で１つの浮動ゲートをプログラムするための経路を画定している。
本発明のこの他の目的及び特徴は、本明細書、特許請求の範囲及び添付図面を見れば明らかになるであろう。
本発明の方法を、図１Ａから図１Ｆ、図２Ａから２Ｑ（本発明のメモリセルアレイを作る際の処理段階を示す）及び図３Ａから３Ｑ（半導体構造物の周辺領域を作る際の処理段階を示す）に示している。本方法は、Ｐ型であるのが望ましく当該技術では周知の半導体基板１０で始まる。以下に説明する層の厚さは、設計規則と処理技術の世代によって変わる。本明細書では、０．１０ミクロンの処理に関して記載している。しかしながら、本発明が、何れの特定の処理技術世代にも、以後説明する何れの処理パラメーターの何れの特定の値にも限定されないことを、当業者には理解頂けよう。
分離領域の形成
図１Ａから図１Ｆは、基板上に分離領域を形成する周知のＳＴＩ法を示している。図１Ａには、半導体基板１０（又は半導体ウェル）の上面図を示しており、Ｐ型であるのが望ましく当該技術では周知である。材料の第１及び第２層１２及び１４が、基板上に形成される（例えば、成長又は堆積させる）。例えば、第１層１２は、二酸化珪素（以後「酸化物」）で、基板１０上に、酸化又は酸化堆積（例えば、化学蒸着即ちＣＶＤ）の様な周知の技法によって約８−１２ｎｍの厚さに形成される。第２層１４は、例えば窒化珪素（以後「窒化物」）で、酸化物層１２上に、ＣＶＤによって約８０−１４０ｎｍの厚さに形成される。図１Ｂは、出来上がった構造物の断面を示している。
第１及び第２層１２及び１４が形成されると、適したフォトレジスト材料１６を窒化物層１４上に塗布し、マスキング段階を実行して、図１Ｃに示すように、Ｙ即ち列方向に伸張する所定の領域（帯１８）からフォトレジスト材料を選択的に取り除く。フォトレジスト材料１６を取り除いた所では、標準的なエッチング技法（即ち、異方性の窒化物及び酸化物エッチング処理）を使って、露出している窒化物層１４と酸化物層１２を帯１８状にエッチングし、構造物内にトレンチ２０を形成する。隣接する帯１８の間の距離Ｗは、使用される処理の最小のリソグラフィ造形と同じに小さくすることができる。その後、シリコンエッチング処理を用いて、図１Ｄに示すように、トレンチ２０をシリコン基板１０内へ下方に約１５０−４５０ｎｍの深さまで伸張させる。フォトレジスト１６が除去されていない所では、窒化物層１４と酸化物層１２とが残る。図１Ｄに示す出来上がった構造物には、活性領域２２と分離領域２４が交互に配置されている。
構造物を更に処理して、残っているフォトレジスト１６を除去する。次に、厚い酸化物層を堆積させ、次いで化学機械研磨即ちＣＭＰエッチングを（窒化物層１４をエッチングのストッパとして使って）施してトレンチ２０内の酸化物ブロックを除いて酸化物層を除去することによって、図１Ｅに示すように、二酸化珪素のような分離材料をトレンチ２０内に形成する。次に、窒化物／酸化物エッチング処理を利用して、残っている窒化物と酸化物の層１４及び１２を除去すると、図１Ｆに示すように、分離領域２４に沿って伸張するＳＴＩ酸化物ブロック２６が残る。
上記ＳＴＩ分離法は、分離領域２４を形成する好適な方法である。しかしながら、周知のＬＯＣＯＳ分離法（例えば、リセスＬＯＣＯＳ、ポリ緩衝ＬＯＣＯＳ等）を代わりに用いてもよく、その場合、トレンチ２０を基板内に伸張させず、帯領域１８（例えば酸化処理を使って）内の基板表面上に分離材料が形成されることになる。
図１Ａから図１Ｆは、基板のメモリセルアレイ領域を示しており、メモリセルの列が、分離領域２４によって分離されている活性領域２２内に形成される。基板１０は、少なくとも１つの周辺領域２８を更に含んでおり、その中に、メモリセルアレイ領域内に形成されるメモリセルを作動させるのに用いられる制御回路が形成されることに注目頂きたい。上記の同じＳＴＩ又はＬＯＣＯＳ処理の間に、周辺領域２８内に分離ブロック２６も形成されるのが望ましい。
メモリセル形成
図１Ｆに示す構造物は、更に次のように処理される。図２Ａから図２Ｖは、活性領域２２内の構造物の断面を、図１Ｆとは直交する方向から（図１Ｃ及び１Ｆに示す線２Ａ−２Ａに沿って）見たもので、図３Ａから３Ｖは、周辺領域２８内の構造物の断面を、本発明の処理の次の段階が両方の領域内で同時に実行される場合として示している。
図２Ａ及び図３Ａに示すように、先ず、絶縁層３０（酸化物が望ましい）が基板１０上に形成される。酸化物層３０は、厚さが８−１２ｎｍであるのが望ましいので、ＳＴＩブロック２６は、酸化物層３０の高さに対し約８０−１５０ｎｍの高さを有している。このとき、基板１０の活性領域部分を、メモリデバイスのセルアレイ部分の独立した制御が周辺領域２８に比べ良くなるようにドープ処理することができる。そのようなドープ処理は、しばしばＶｔインプラント又はセルウェルインプラントと呼ばれ、当該技術では周知である。このインプラントの間、周辺領域は、構造全体に堆積され基板のメモリセルアレイ領域だけから取り除かれるフォトレジスト層によって保護されている。
次に、ハードマスク材料の厚い層３２（例えば、厚さ３５００Åの窒化物）を、酸化物層３０の上に形成する。フォトレジスト（マスキング）材料を窒化物層３２上に塗布し、次にマスキング段階を実行して、選択された平行な帯状領域からフォトレジスト材料を取り除くことによって、窒化物層３２内に複数の平行な第２トレンチ３４を形成する。異方性窒化物エッチングを使用して帯状領域内の窒化物層３２の露出部分を除去し、第２トレンチ３４を下方に伸ばし、酸化物層３０を露出させる。次に、酸化物エッチングを実行して、第２トレンチ３４底部の酸化物層３０の露出部分を除去し、基板１０の部分を露出させる。フォトレジストを取り除いた後で、窒化物スペーサ３６を第２トレンチ側壁に沿って形成する。スペーサの形成は当該技術では周知のことであり、構造物の外郭を覆って材料を堆積し、次いで異方性エッチング処理を施して構造物の水平方向の表面から材料を除去し、構造物の垂直方向表面上には材料を大部分そのまま残す処理である。本実施形態では、構造物全体を覆って窒化物層を堆積させ、次いで周知の反応性イオンエッチング（ＲＩＥ）のような異方性窒化物エッチング処理を施して堆積されている窒化物層を、スペーサー３６を除いて除去することによって、スペーサー３６を形成する。出来上がった活性／周辺領域２２／２８を図２Ｂ／３Ｂに示している。
次に、シリコン異方性エッチング処理を用いて、第２トレンチ３４を基板１０内へと下方に伸張する（例えば、約１造形サイズ深度、例を挙げると０．１５ｕｍ技術によって約０．１５ｕｍ深度、の深さまで下方に）。次に熱酸化処理を用いて、基板１０の露出部分に沿って第２トレンチ３４内に（例えば、厚さ２００−６００Åの）酸化物層３８を形成する。窒化物スペーサー３６は、基板の上面近くの基板側壁上の酸化処理の影響を低減するので、この酸化処理は、基板のエッジ４０（第２トレンチの基板側壁が、９０度以下の鋭角で基板の上面と交わる所）を鋭くする。出来上がった活性／周辺領域２２／２８を図２Ｃ／３Ｃに示している。
湿式酸化物エッチングを実行して、酸化物層３８と同時に、第２トレンチ３４内に露出している基板材料からエッチング傷と汚染物を除去する。次に、第２熱酸化処理を用いて、基板１０内の第２トレンチ３４の露出している側壁及び底壁に沿って、別の（例えば、厚さ６０−８０Åの）酸化物層４２を形成する。この酸化処理は、鋭いエッジ４０の鋭さとサイズを強化するが、ここは第２トレンチ基板側壁が基板の上面と９０度をかなり下回る角度（例えば７５−８５度）で交わるのが望ましい所である。このとき、窒化物層３２により保護されていない基板部分は第２トレンチ３４内の基板部分だけなので、別のＶｔインプラント又はセルウェルインプラントを実行してもよい。出来上がった活性／周辺領域２２／２８を図２Ｄ／３Ｄに示している。
別の湿式酸化物エッチングを実行して酸化物層４２を除去し、次いで酸化物形成段階によって、第２トレンチ３４内の露出している基板底壁及び側壁に沿って（例えば厚さ８０Åの）酸化物層４４を形成する。次に、厚いポリシリコン（以後「ポリ」）の層４６を、構造物を覆って形成し、第２トレンチ３４を満たす。イオンインプラント又は現場処理によって、ポリ層４６をドープ処理（例えばｎ＋）することもできる。出来上がった活性／周辺領域２２／２８を図２Ｅ／３Ｅに示している。
ポリエッチング処理（例えば、エッチングのストッパとして窒化物層３２を使用するＣＭＰ処理）を使用して、第２トレンチ３４内に残されるブロックを除いてポリ層４６を除去する。次に、制御されたポリエッチングを使用して、図２Ｆ／３Ｆに示すように、ポリブロック４６の高さを、ＳＴＩ酸化物ブロック２６の高さまで又はそれ以下に下げる。次に、別のポリエッチングを実行して、図２Ｇに示すように、ポリブロック４６の上部に（第２トレンチの側壁に隣接して）傾斜部４８を作る。随意の窒化物スペーサー５０を（例えば窒化物堆積及びエッチング処理を使って）、図２Ｈ／３Ｈに示すように、ポリブロック４６の第２トレンチの側壁に沿い、そして傾斜部４８の上に形成することもできる。窒化物スペーサー５０の形成は、ポリブロック４６の傾斜部４８によって形成される先端の鋭さを強化することになり、従ってオプションである。このため、残りの図及び記載している処理段階には、随意の窒化物スペーサ５０を含んでいない。
次に熱酸化処理を実行し、図２Ｉに示すように、ポリブロック４６の露出した上面を酸化させる（上面上に酸化物層５２を形成する）が、これも傾斜部４８と、それによって形成されるエッジの鋭さとを強化することになる。次に、構造物を覆って（例えば、厚さ約３５０Åで）酸化物を堆積し、次いで異方性酸化物エッチングを施すことによって、酸化物スペーサ５４を第２トレンチ３４の側壁に沿って形成する。酸化物エッチングは、第２トレンチ３４それぞれの酸化物層５２の中心部分も取り除く。周辺領域２８は、影響を受けないまま残る。出来上がった活性／周辺領域２２／２８を図２Ｊ／３Ｊに示している。
次に異方性ポリエッチングを実行し、酸化物スペーサ５４によって保護されていないポリブロック４６の中心部分を除去して、図２Ｋに示すように、一対の相対するポリブロック４６ａを各第２トレンチ３４内に残す。次に絶縁体堆積と異方性エッチバック処理を用いて、ポリブロック４６ａの露出した側面に沿って（例えば、厚さ１５０Åの）絶縁層５６を形成する。絶縁層５６は、適切な絶縁材料（例えばＯＮＯ−−酸化物／窒化物／酸化物、又は他の誘電材）で形成してもよい。絶縁材料は酸化物なので、酸化物堆積／エッチング処理で、酸化物スペーサ５４を厚くし、図２Ｌ／３Ｌに示すように、各第２トレンチ３４の底部の酸化物層４４の露出部分が部分的又は完全に除去されるようにするのが望ましい。
次に、構造物の表面に亘って、適したイオン注入（及び、恐らくアニーリング）を行って、第２トレンチ３４底部の露出した基板部分に第１（ソース）領域５８を形成する。ソース領域５８は、第２トレンチ３４へ自己整列し、基板又は基板ウェルの第１導電型式（例えばＰ型）とは異なる第２導電型式（例えばＮ型）を有する。イオンは、窒化物層３２に対してそれほど影響を与えない。必要な場合は、異方性酸化物エッチングを実行して、第２トレンチ３４の底面上の露出している酸化物を取り除き、基板を確実に露出させる。出来上がった活性／周辺領域２２／２８を図２Ｍ／３Ｍに示している。
ポリ堆積段階（現場ドープ処理が望ましい）と、次いで（窒化物層３２をエッチングのストッパとして使い）ポリＣＭＰエッチングを使用して、図２Ｎに示すように、第２トレンチ３４をポリブロック６０で満たす。次いで窒化物エッチングを施して、窒化物層３２と窒化物スペーサ３６を除去し、（活性領域２２では）ポリブロック４６ａの、そして（周辺領域２８では）ＳＴＩ酸化物ブロック２６の上側部分を露出させる。基板１０上の酸化物層３０を除去するには、湿式酸化物エッチングを用いるのが望ましい。周辺領域２８に形成される論理デバイスに必要であれば、この時点で、ＳＴＩ酸化物ブロック２６の高さを低減するのに、マスキング及び酸化物エッチング段階を随意で使用してもよい。次に、トンネル酸化物層６２を、ポリブロック４６ａの露出した上側部分と、基板１０の露出部分の上に、熱酸化か、酸化物堆積か、或いはその両方によって形成する。この酸化物形成段階では、ポリブロック６０の露出した上面上にも（例えば、４００Åを上回る厚さの）酸化物層６４が形成される。このときに、活性領域２２をマスキングすることによって、周辺領域２８にＶｔ注入を随意で実行することができる。出来上がった活性／周辺領域２２／２８を図２Ｏ／３Ｏに示している。
酸化物層６２は、活性領域２２ではメモリセル用の、そして周辺領域２８では制御回路用のゲート酸化物として働く。各デバイスにおいて、ゲート酸化物の厚さが、その最大作動電圧を規定する。従って、幾つかの制御回路を、制御回路のメモリセル又は他のデバイスと異なる電圧で作動させたい場合は、ゲート酸化物３２の厚さを、処理のこの時点で修正することができる。限定するわけではないが、例を挙げると、構造物を覆ってフォトレジスト６６を形成し、次いで周辺領域内のフォトレジストの一部を選択的に除去するマスキング段階を施し、酸化物層６２の一部を露出させることができる。酸化物層６２の露出部分は、図２Ｐ／３Ｐに示すように、（例えば制御したエッチングを使用することにより）薄くするか、（例えば酸化物エッチングと酸化物堆積によって）所望の厚さを有する酸化物層６０ａと置き換えることもできる。
フォトレジスト６６を除去した後、ポリ堆積段階を用い、構造物を覆って（例えば、望ましくは現場ドープ処理で、厚さ約５００Åの）ポリ層６８を形成する。次に、別の堆積段階を用い、ポリ層６８を覆って金属被覆ポリシリコンの層７０を形成する。次に、構造物を覆ってフォトレジストを堆積させ、望ましくはフォトレジストの層７２の上面が酸化物スペーサ５４の上面より下になるように、フォトレジスト層７２を（例えば厚さ８００−１２００Åに）エッチバックして、ポリ層６８／７０の露出部分を上方に酸化物スペーサー５４上方に伸張させる。次にポリエッチング処理を用いて、ポリ層６８／７０の露出部分を除去し、これらのポリ層を、酸化物スペーサ５４の上面より下方で且つポリブロック４６ａの上面より上になるよう窪ませる。出来上がった構造物を、図２Ｑ／３Ｑに示している。
フォトレジスト７２を除去した後、構造物を覆って窒化物の層を（例えば厚さ１３００から１５００Å）に堆積させ、次いで異方性窒化物エッチングを施し、窒化物スペーサ７４を（例えば１３００Åまでの幅で）残すことによって、窒化物スペーサ７４を酸化物スペーサ５４に相対して（酸化物スペーサ５４に隣接するポリ層６８／７０の部分を覆って）形成する。次いでフォトレジスト堆積及びマスキング段階を施し、周辺領域２８内のポリ層６８／７０上にフォトレジストのブロック７６を形成する。次に異方性ポリエッチングを用いて、ポリ層６８／７０の露出部分（即ち、窒化物スペーサ７４又はフォトレジストブロック７６で保護されていない部分）を除去し、（活性領域２２内では）ポリブロック６８ａ及び７０ａを窒化物スペーサ７４の下に、（周辺領域２８内では）ポリブロック６８ｂ及び７０ｂをフォトレジストブロック７６の下に残す。出来上がった構造物を、図２Ｒ／３Ｒに示している。
フォトレジストブロック７６を除去した後、このときに低電圧及び高電圧トランジスタ（例えば、高電圧ＰＭＯＳデバイス用にＰＨＤＤ：ＬＤＤ、低電圧ＮＭＯＳデバイス用にＮＨＤＤ：ＬＤＤ）用に軽くドープ処理されたドレイン注入が行われるのが望ましく、その場合、周辺領域の選択された部分はマスクされないまま残され、選択されたポリブロック６８ｂ／７０ｂに隣接して注入が行われる。次に、窒化物の層を（例えばＣＶＤによって厚さ２００−３００Åに）堆積し、次いで異方性窒化物エッチングを施すことにより、ポリブロック６８ａ／７０ａ及び６８ｂ／７０ｂに相対して絶縁体（例えば窒化物）スペーサ７８を形成する。適したイオン注入（及びアニーリング）を用いて、基板の活性領域２２内に第２（ドレイン）領域８０を、基板の周辺領域２８内にソース／ドレイン領域８２／８４を、中のデバイス用に形成する。随意の金属被覆段階（図示せず）を使って、酸化物層６２／６２ａの露出部を除去し、活性及び周辺領域２２／２８を覆ってタングステン、コバルト、チタン、ニッケル、プラチナ又はモリブデンの様な金属を堆積し、構造物をアニーリング処理して、高温の金属が基板１０の露出した上部内に流れ込み浸透するようにすることによって、ソース／ドレイン領域８０／８２／８４上に導電性の金属化シリコン（珪化物）を形成することもできる。次に、構造物全体を覆ってＩＬＤ（層間誘電体）のような絶縁材料８６を形成し、次いでリフロー及び平坦化エッチング（例えば、窒化物スペーサ７４をエッチングのストッパとして使ったＣＭＰエッチング）処理を施すことによって、図２Ｓ／３Ｓに示す構造物を作る。
次に、酸化物エッチングを用いて、ポリブロック６０上の酸化物層６４を除去する。次に、ポリエッチングを使って（酸化物スペーサ５４間の）ポリブロック６０の露出している上部を除去し、図２Ｔ／３Ｔに示すように、代わりに構造物を覆ってタングステン／チタン窒化物８８を（例えばＣＶＤで）堆積させる。（エッチングのストッパとして窒化物スペーサ７４を使い）タングステン／チタン窒化物エッチングを用いて、タングステン／チタン窒化物８８を、ポリブロック６０の上の部分を除いて除去する。次いで短時間タングステン／チタン窒化物エッチングを行って、タングステン／チタン窒化物８８の残りのブロックを、窒化物スペーサ７４の上面より低くなるよう窪ませる。次に、構造物を覆って別の絶縁材料の層（例えばＩＬＤ）９０を形成する。出来上がった構造物を、図２Ｕ／３Ｕに示している。
次に、デュアルダマシン金属化方式を利用するのが望ましいが、これには（活性領域２２では）ドレイン領域８０上の、（周辺領域２８では）選択ポリブロック６８ｂ／７０ｂ上のエリアだけを露出したまま残す第１接点マスクを施し、次いでＩＬＤエッチング処理を施して、絶縁層８６／９０を貫通する接点開口を形成し、ドレイン領域８０及び選択ポリブロック６８ｂ／７０ｂを露出させることが含まれる。接点線が形成されることになる絶縁層９０内のエリアだけを露出させて第２接点マスクを施し、次いでＩＬＤエッチングを施して、絶縁層９０内に接点トレンチを形成する。次に、接点開口と接点トレンチを、金属堆積により導体金属（タングステン、モリブデンなど）で充填し、次いでエッチバック処理を行って、ドレイン領域８０と電気的に接続されている金属接点９６と、各活性領域２２で全ての接点９６と接続している金属接点線９８と、選択されたポリブロック６８ｂ／７０ｂと電気的に接続されている金属接点１００と、金属接点１００に接続されている金属接点線１０２とを形成する。最終的な活性領域メモリセル構造物を図２Ｖに示しており、最終的な周辺領域制御回路構造物を図３Ｖに示している。
図２Ｖに示すように、本発明の処理によって、ポリブロック６０の各側にメモリセルが形成された、鏡像関係になる一対のメモリセルが形成される。各メモリセルでは、第１及び第２領域５８／８０が、それぞれ、ソースとドレイン領域を形成している（当業者には周知のように、作動中にソースとドレインを切り換えることができる）。各メモリセル毎にチャネル領域１０４が、ソースとドレインの間の基板の表面部分に形成されている。各チャネル領域１０４は、互いに略直角に接合されている２つの部分を含んでおり、第１（垂直）部分１０４ａは充填済みの第２トレンチ３４の垂直壁に沿って伸張し、第２（水平）部分１０４ｂは充填済みの第２トレンチ３４の側壁とドレイン領域８０との間を伸張している。ソース領域５８が第２トレンチ３４の下の基板を完全には占有していない範囲で、チャネル領域は、チャネル領域の垂直部分１０４ａからソース領域５８へ伸張する第３部分１０４ｃを含んでいる。各対のメモリセルは、充填済みの第２トレンチ３４の下に配置され、ポリブロック６０と電気的に接触している共通のソース領域５８を共有している。同様に、各ドレイン領域８０は、互いに別の鏡像関係を成すメモリセルに属する隣接するメモリセルの間で共有されている。
各メモリセルにおいて、ポリブロック４６ａは浮動ゲートを構成し、チャネル領域部分１０４ａ／１０４ｃに隣接し、同部分から酸化物層４４により絶縁されて配置されており、且つ（ソース）ポリブロック６０に隣接し、同ブロックから酸化物層５６により絶縁されて配置されている。ポリブロック６８ａ／７０ａは制御ゲートを構成し、チャネル領域部分１０４ｂ上に、同部分から酸化物層６２により絶縁されて配置されており、且つ浮動ゲート４６ａに隣接し、同ゲートから酸化物層６２により絶縁されて配置されている。各浮動ゲート４６ａは、基板表面の上方に伸張し、制御ゲート６８ａ／７０ａの内の１つのエッジ１０８と向かい合い、同エッジ１０８から絶縁されているエッジ１０６で終結している上側部分を含んでいて、酸化物層６２を通るファウラー・ノルドハイムトンネルのための経路を形成しているのが望ましい。制御ゲート６８ａ／７０ａは、それぞれ、浮動ゲート上側部分に隣接して横方向に配置されている下側部分と、浮動ゲート上側部分の上方に（絶縁されて）配置されている上側部分とを有している。ポリブロック６０は、それぞれ、浮動ゲート４６ａに沿って伸張し、同浮動ゲートから絶縁され、両者の間の電圧結合を強化している。
図４は、出来上がった構造物の上面図である。接点９６と接点線９８とが、各活性領域２２内の全ドレイン領域８０を電気的に一つに接続する導体ドレイン（ビット）線を形成している。制御ゲート６８ａ／７０ａは、活性及び分離領域２２／２４の両方に亘って伸張しメモリセルの各行内の全制御ゲートを電気的に一つに接続する、導電性のワード線として連続して形成されている。上記プロセスは、分離領域２４に亘って伸張するソース領域５２を生成してはいない（これは、イオン注入前に第２トレンチ３４の分離領域部分からＳＴＩ絶縁材料を除去することによって容易に生成できる）。しかしながら、ポリブロック６０（ソース領域５２と電気的に接触している）は、活性領域に隣接する分離領域に亘って連続して形成され、導電性ソース線を形成し、各導電性ソース線は、対を形成するメモリセルの各行内の全ソース領域５２を電気的に一つに接続している。
メモリセルの作動
メモリセルの作動について説明する。このようなメモリセルの作動及び作動理論については、米国特許第５，５７２，０５４号に記載されており、同開示を、浮動ゲートと制御ゲートを有する不揮発性メモリセルの作動及び作動理論と、浮動ゲートから制御ゲートへのトンネルと、それによって形成されるメモリセルのアレイについて、参考文献としてここに援用する。
何れかの所与の活性領域２２内で、選択されたメモリセルを最初に消去するには、そのソース５８とドレイン８０の両方に接地電位が掛けられる。制御ゲート６８ａ／７０ａに高い正電圧（例えば＋８ボルト）が掛けられる。浮動ゲート４６ａ上の電子は、ファウラー・ノルドハイムトンネル機構によって、浮動ゲート４６ａの上部端から（主にエッジ１０６から）、酸化物層６２を通り、（主にエッジ１０８を通過して）制御ゲート６８ａ／７０ａ上へトンネルするよう誘導されるので、浮動ゲート４６ａは正に帯電した状態になる。トンネル効果は、エッジ１０６／１０８の鋭さで強化される。なお、制御ゲート６８ａ／７０ａは、それぞれ連続するワード線として活性及び分離領域に亘って伸張しているので、各活性領域内の１つのメモリセルは、同時に「消去される」ことに注目されたい。
選択されたメモリセルをプログラムしようとする場合、ドレイン領域８０に少さい電圧（例えば０．５から１．０ボルト）が掛けられる。その制御ゲート６８ａ／７０ａには、ＭＯＳ構造物の閾値電圧付近の正の電圧レベル（約＋１．４ボルト程度）が掛けられる。そのソース領域５８には、正の高電圧（例えば５又は６ボルト程度）が掛けられる。ドレイン領域８０によって生成される電子は、そこからチャネル領域１０４の空乏度の高い水平部１０４ｂを通って、ソース領域５８に向かって流れる。電子は、チャネル領域１０４の垂直部分１０４ａに達すると、（浮動ゲート４６ａは、正に帯電したソース領域５８及びポリブロック６０に強く電圧結合されているので）浮動ゲート４６ａが高電位であることがわかる。電子は加速され、高温になり、その大部分は、絶縁層４４内に注入され、前記層を通過して浮動ゲート４６ａ上に到る。プログラミング効率は、基板の鋭いエッジ４０により形成されるインジェクタ先端によって更に高められ、それにより焦点が絞られ電子が浮動ゲート４６ａに向かって効率的に注入されるので、メモリセルをプログラムするのに必要な時間とソース電圧が低減し、同時にエリア毎のフィールド電圧を低下させることによって誘電体の保全寿命が改良される。選択されたメモリセルを含んでいないメモリセルの行／列では、ソース／ドレイン領域５８／８０及び制御ゲート６８ａ／７０ａに低電位又は接地電位が掛けられる。従って、選択された行及び列内のメモリセルだけがプログラムされる。
浮動ゲート４６ａ上への電子の注入は、浮動ゲート４６ａ上の電荷の減少が、高温の電子を生成するために垂直なチャネル領域部分１０４ａに沿う高い表面電位を維持することができなくなるまで続く。この時点で、浮動ゲート４６ａ内の電子即ち負の電荷は、ドレイン領域８０から浮動ゲート４６ａ上への電子の流れを減少させことになる。
最後に、選択されたメモリセルを読み取るために、そのソース領域５８に接地電位が掛けられる。そのドレイン領域８０には読み取り電圧（例えば１ボルトまで）が掛けられ、その制御ゲート６８ａ／７０ａには（デバイスの電力供給電圧次第で）約１．５から３．３ボルトが掛けられる。浮動ゲート４６ａが正に帯電している（即ち、浮動ゲートが電子を放出している）場合、（浮動ゲート４６ａに直接隣接する）チャネル領域部分１０４ａ／１０４ｃがオンになる。制御ゲート６８ａ−７０ａが読み取り電位まで上昇すると、（制御ゲート６８ａ／７０ａに直接隣接する）水平方向チャネル領域部分１０４ｂもオンになる。従って、全チャネル領域１０４がオンになって、電子がソース領域５８からドレイン領域８０へ流れることになる。この感知される電流は「１」状態である。
一方、浮動ゲート４６ａが負に帯電した場合、チャネル領域部分１０４ａ／１０４ｃは、弱くオンになるか、又は完全に遮断されるかの何れかである。従って、制御ゲート６８ａ／７０ａ及びドレイン領域８０が読み取り電位まで上昇しても、電流は、チャネル領域部分１０４ａ／１０４ｃを通って殆ど又は全く流れない。この場合、電流は、「１」状態の場合と比べて非常に小さいか、又は全く無いかの何れかである。このように、メモリセルは、「０」状態でプログラムされていると感知される。選択されていない列及び行のソース／ドレイン領域５８／８０及び制御ゲート６８ａ／７０ａには、接地電位が掛けられるので、選択されたメモリセルだけが読み取られる。
メモリセルアレイは、従来型の、行アドレスデコード回路、列アドレスデコード回路、感知増幅器回路、出力バッファ回路、及び入力バッファ回路を有する周辺回路を含んでおり、何れも当該技術では周知である。
本発明は、小型で優れたプログラム効率を有するメモリセルアレイを提供している。ソース領域５８が基板１０の内部に埋め込まれており、第２トレンチ３４に対して自己整列し、リソグラフィ生成、接点整列及び接点の完全性に関わる制限によって空間を無駄にしてはいないので、メモリセルの大きさは大幅に低減されている。各浮動ゲート４６ａは、プログラム作動中にトンネル電子を受け入れ、読み取り作動中にチャネル領域部分１０４ａ／１０４ｃをオンにするために、基板内に形成されている第２トレンチ３４内に配置されている下側部分を有している。各浮動ゲート４６ａは、基板表面上方に伸張し、制御ゲートエッジ１０８と向かい合うエッジ１０６で終結して、消去作動の間に、制御ゲートエッジ１０８とエッジ１０６の間でファウラー・ノルドハイムトンネル効果が起こるようにしているのが望ましい上側部分も有している。
チャネル領域１０４の水平方向部１０４ｂと、基板１０のインジェクタ先端（鋭いエッジ）４０を、浮動ゲート４６ａに「向ける」ことによって、プログラム効率は大幅に強化される。従来のプログラミング方式では、チャネル領域内の電子は浮動ゲートと平行な経路内を流れ、比較的少数の加熱された電子が浮動ゲート上に注入される。そのような従来のプログラミング方式で見積もられるプログラム効率（電子の総数と比較した注入される電子の数）は、約１／１０００と見積もられる。しかしながら、水平方向チャネル領域部分１０４ｂとインジェクタ先端（鋭いエッジ）４０が、浮動ゲートに直接「向けられた」焦点を絞った電子経路を画定するので、本発明のプログラム効率は、プログラミング電圧が低下しても、１／１近くと見積もられる。
本発明では、各浮動ゲート４６ａと対応するソース領域５８の間に、（ソース領域５８と電気的に接続されている）ポリブロック６０で強化される電圧結合がある。同時に、浮動ゲート４６ａと制御ゲート６８ａ／７０ａの間には、比較的低い電圧結合がある。更に、水平方向だけでなく垂直方向にも分離されたソース領域５８とドレイン領域８０は、セルの大きさに影響を与えずに、信頼性パラメータをもっと簡単に最適化できるようにしている。
本発明は、上に説明しここに示している実施形態に限定されるものではなく、特許請求の範囲に述べる内容に相当する全ての変更を包括的に含むものと理解頂きたい。例えば、トレンチ２０／３４は、図に示しているような長い長方形だけでなく、基板内へと伸張する如何なる形状を有して終結することもできる。更に、上記方法では、メモリセル構成要素を形成するのに用いる導電性材料として、適切にドープ処理されたポリシリコンの使用について述べているが、当業者には明白なように、本開示の文脈及び特許請求の範囲に述べる「ポリシリコン」は、不揮発性メモリセル要素を形成するのに用いることができる適切なあらゆる導電性材料を指している。更に、二酸化珪素又は窒化珪素の代わりに、適切であればどの様な絶縁体を使用してもよい。更に、窒化珪素の代わりに、エッチング特性が、二酸化珪素（又は何れかの絶縁体）及びポリシリコン（又は何れかの導体）と異なる何れの適切な材料でも用いることもできる。更に、請求項から明白なように、全ての方法段階が、説明又は請求されている順序通りに実行される必要があるわけではなく、本発明のメモリセルの適切な形成ができればどの様な順序でもよい。更に、上記発明は、均一にドープ処理されるように示された基板内に形成されるよう示しているが、メモリセル構成要素は、基板の他の部分に比べて異なる導電型式を有するようにドープ処理される領域である基板のウェル領域内に形成できることは周知であるし、本発明においても考慮されている。ポリブロック６０を、ソース領域５８から絶縁して、ソース領域プログラム電圧より高い電圧レベルに上げることができる「結合ゲート」として作動させ、浮動ゲートと更に強い容量結合を形成しプログラミング効率を高めることもできる。最後に、絶縁性又は導電性材料の単一層を、そのような材料の複数の層として形成してもよいし、その逆も成り立つ。
本発明の方法の第１段階で分離領域を形成するのに用いられている半導体基板の上面図である。 本発明の最初の処理段階を示す、線１Ｂ−１Ｂに沿う構造物の断面図である。 図１Ｂの構造物の処理における次の段階を示す構造物の上面図であり、分離領域が形成されている。 図１Ｃの線１Ｄ−１Ｄに沿う構造物の断面図であり、構造物内に形成された分離トレンチを示している。 図１Ｄの構造物の断面図であり、分離トレンチ内に分離材料のブロックが形成されていることを示している。 図１Ｅの構造物の断面図であり、分離領域の最終的な構造を示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 図１Ｆの線２Ａ−２Ａに沿う半導体構造物の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイの形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 半導体構造物の周辺領域の断面図であり、本発明の浮動ゲート式メモリセルの不揮発性メモリアレイ用の制御回路の形成における半導体構造物の処理の段階を順に示している。 本発明のメモリセルアレイの上面図である。

Claims (29)

  1. 電気的にプログラム可能で且つ消去可能なメモリデバイスにおいて、
    第１導電型式と１つの表面とを有する半導体材料の基板と、
    前記基板の前記表面内に形成され、前記基板表面と鋭角で交わり鋭いエッジを形成する側壁を含んでいるトレンチと、
    前記基板内に形成されたチャネル領域で離間された、前記基板内に形成されている第２導電型式を有する第１及び第２領域であって、前記第１領域は前記トレンチの下に形成されており、前記チャネル領域は、実質的に前記トレンチの側壁に沿って伸張する第１部分と、実質的に前記基板表面に沿って伸張する第２部分とを含んでいるよう構成されている第１及び第２領域と、
    前記チャネル領域の第１部分と隣接し且つそれから絶縁されて前記トレンチ内に配置されている少なくとも１つの下側部分を有する導電性浮動ゲートと、
    前記チャネル領域の第２部分上に配置され且つそれから絶縁されている導電性制御ゲートと、を備えており、
    前記チャネル領域の第１部分と第２部分は、互いに対して非直線的で、前記チャネル領域の第２部分は、前記第２領域から、前記鋭いエッジと前記浮動ゲートに向かう方向に伸張し、高温電子注入による電子で前記浮動ゲートをプログラムするための経路を画定していることを特徴とする、メモリデバイス。
  2. 前記浮動ゲートと隣接し且つそれから絶縁されて前記トレンチ内に配置されている少なくとも１つの下側部分を有する導電性材料のブロックを更に備えていることを特徴とする、請求項１に記載のデバイス。
  3. 前記導電性材料のブロックは、前記第１領域に電気的に接続されていることを特徴とする、請求項２に記載のデバイス。
  4. 前記制御ゲートと前記導電性材料のブロックとの間に、且つ前記浮動ゲートの上に配置されている絶縁性材料のスペーサを更に備えていることを特徴とする、請求項２に記載のデバイス。
  5. 前記浮動ゲートは、エッジで終結する上側部分を含んでおり、
    前記制御ゲートは、前記浮動ゲートのエッジに面するエッジを含んでいることを特徴とする、請求項１に記載のデバイス。
  6. 前記浮動ゲートの上側部分は前記基板表面の上方に伸張し、
    前記制御ゲートは、前記浮動ゲートの上側部分と横方向に隣接し且つそれから絶縁されて配置されている第１部分を有しており、
    前記制御ゲートは、前記浮動ゲートの上側部分の上に且つそれから絶縁されて配置されている第２部分を有していることを特徴とする、請求項５に記載のデバイス。
  7. 前記チャネル領域は、実質的に前記トレンチの底面の少なくとも一部に沿って伸張している第３部分を含んでおり、前記浮動ゲートは、前記チャネル領域の第３部分の上に且つそれから絶縁されて配置されていることを特徴とする、請求項１に記載のデバイス。
  8. 前記制御ゲートは、
    前記チャネル領域の第２部分の上に且つそれから絶縁されて配置されており、前記浮動ゲートの少なくとも一部と横方向に隣接し且つそれから絶縁されて配置されているポリシリコンの層と、
    前記ポリシリコン層上に配置されている金属化ポリシリコンの層と、を含んでいることを特徴とする、請求項１に記載のデバイス。
  9. 前記トレンチの側壁は、実質的に９０度未満の角度で前記基板表面と交わることを特徴とする、請求項１に記載のデバイス。
  10. 電気的にプログラム可能で且つ消去可能なメモリデバイスにおいて、
    第１導電型式と１つの表面とを有する半導体材料の基板と、
    前記基板の前記表面内に形成され、前記基板表面と鋭角で交わり鋭いエッジを形成する側壁を含んでいるトレンチと、を備えており、前記鋭いエッジは、
    酸化によって、前記トレンチの側壁上に第１酸化物層を形成する段階と、
    前記第１酸化物層を除去する段階と、
    酸化によって、前記トレンチの側壁上に第２酸化物層を形成する段階とから成る処理によって形成され、前記メモリデバイスは更に、
    前記基板内に形成されたチャネル領域で離間された、前記基板内に形成されている第２導電型式を有する第１及び第２領域であって、前記第１領域は前記トレンチの下に形成されており、前記チャネル領域は、実質的に前記トレンチの側壁に沿って伸張する第１部分と、実質的に前記基板表面に沿って伸張する第２部分とを含んでいるよう構成されている第１及び第２領域と、
    前記チャネル領域の第１部分と隣接し且つそれから絶縁されて前記トレンチ内に配置されている少なくとも１つの下側部分を有する導電性浮動ゲートと、
    前記チャネル領域の第２部分上に配置され且つそれから絶縁されている導電性制御ゲートと、を備えており、
    前記チャネル領域の第１部分と第２部分は、互いに対して非直線的で、前記チャネル領域の第２部分は、前記第２領域から、前記鋭いエッジと前記浮動ゲートに向かう方向に伸張し、高温電子注入による電子で前記浮動ゲートをプログラムするための経路を画定していることを特徴とする、メモリデバイス。
  11. 前記浮動ゲートと隣接し且つそれから絶縁されて前記トレンチ内に配置されている少なくとも１つの下側部分を有する導電性材料のブロックを更に備えていることを特徴とする、請求項１０に記載のデバイス。
  12. 前記導電性材料のブロックは、前記第１領域に電気的に接続されていることを特徴とする、請求項１１に記載のデバイス。
  13. 前記制御ゲートと前記導電性材料のブロックとの間に、且つ前記浮動ゲートの上に配置されている絶縁性材料のスペーサを更に備えていることを特徴とする、請求項１１に記載のデバイス。
  14. 前記浮動ゲートは、エッジで終結する上側部分を含んでおり、
    前記制御ゲートは、前記浮動ゲートのエッジに面するエッジを含んでいることを特徴とする、請求項１０に記載のデバイス。
  15. 前記浮動ゲートの上側部分は前記基板表面の上方に伸張し、
    前記制御ゲートは、前記浮動ゲートの上側部分と横方向に隣接し且つそれから絶縁されて配置されている第１部分を有しており、
    前記制御ゲートは、前記浮動ゲートの上側部分の上に且つそれから絶縁されて配置されている第２部分を有していることを特徴とする、請求項１４に記載のデバイス。
  16. 前記チャネル領域は、実質的に前記トレンチの底面の少なくとも一部に沿って伸張している第３部分を含んでおり、前記浮動ゲートは、前記チャネル領域の第３部分の上に且つそれから絶縁されて配置されていることを特徴とする、請求項１０に記載のデバイス。
  17. 前記制御ゲートは、
    前記チャネル領域の第２部分の上に且つそれから絶縁されて配置されており、前記浮動ゲートの少なくとも一部と横方向に隣接し且つそれから絶縁されて配置されているポリシリコンの層と、
    前記ポリシリコン層上に配置されている金属化ポリシリコンの層と、を含んでいることを特徴とする、請求項１０に記載のデバイス。
  18. 前記トレンチの側壁は、実質的に９０度未満の角度で前記基板表面と交わることを特徴とする、請求項１０に記載のデバイス。
  19. 電気的にプログラム可能で且つ消去可能なメモリデバイスのアレイにおいて、
    第１導電型式と１つの表面とを有する半導体材料の基板と、
    前記基板上に形成され、実質的に互いに平行で、第１方向に伸張している離間する分離領域であって、隣接する分離領域の各対の間には活性領域が設けられている分離領域と、
    複数のメモリセルの対を含んでいる各活性領域と、を備えており、前記各メモリセルの対は、
    前記基板の表面内に形成されている、前記基板表面と鋭角で交わり一対の鋭いエッジを形成する一対の向かい合う側壁を有しているトレンチと、
    前記基板内に、前記トレンチの下に形成されている第１領域と、
    前記基板内に形成されている一対の第２領域であって、一対のチャネル領域がそれぞれ基板内に前記第１領域と前記第２領域の内の１つとの間に形成され、前記第１及び第２領域は第２導電型式を有しており、前記チャネル領域のそれぞれが、実質的に前記向かい合うトレンチの側壁の内の１つに沿って伸張する第１部分と、実質的に前記基板表面に沿って伸張する第２部分とを含んでいるように構成されている一対の第２領域と、
    それぞれが、前記チャネル領域の第１部分の内の１つと隣接し且つそれから絶縁されて前記トレンチ内に配置されている少なくとも１つの下側部分を有している一対の導電性浮動ゲートと、
    それぞれが、前記チャネル領域の第２部分の内の１つの上に且つそれから絶縁されて配置されている一対の導電性制御ゲートと、を備えており、
    前記チャネル領域のそれぞれで、前記チャネル領域の第１部分と第２部分は、互いに対して非直線的であり、前記チャネル領域の第２部分は、前記第２領域の内の１つから、前記鋭いエッジの内の１つと前記浮動ゲートの内の１つに向かう方向に伸張し、高温電子注入による電子で１つの浮動ゲートをプログラムするための経路を画定していることを特徴とする、メモリデバイスのアレイ。
  20. 前記各メモリセルの対は、
    前記一対の浮動ゲートと隣接し且つそれから絶縁されて前記トレンチ内に配置されている少なくとも１つの下側部分を有する導電性材料のブロックを更に備えていることを特徴とする、請求項１９に記載のアレイ。
  21. 前記各導電性材料のブロックは、前記第１領域の内の１つに電気的に接続されていることを特徴とする、請求項２０に記載のアレイ。
  22. 前記各メモリセルの対は、
    それぞれが、前記導電性材料のブロックと前記制御ゲートの内の１つとの間に、且つ前記浮動ゲートの内の１つの上に配置されている一対の絶縁性材料のスペーサを更に備えていることを特徴とする、請求項２０に記載のアレイ。
  23. 前記浮動ゲートのそれぞれが、エッジで終結する上側部分を含んでおり、
    前記制御ゲートのそれぞれが、前記浮動ゲートのエッジの内の１つに面するエッジを含んでいることを特徴とする、請求項１９に記載のアレイ。
  24. 前記浮動ゲートの上側部分のそれぞれは前記基板表面の上方に伸張し、
    前記制御ゲートのそれぞれは、前記浮動ゲートの上側部分の内の１つと横方向に隣接し且つそれから絶縁されて配置されている第１部分を有しており、
    前記制御ゲートのそれぞれは、前記浮動ゲートの上側部分の内の１つの上に且つそれから絶縁されて配置されている第２部分を有していることを特徴とする、請求項２３に記載のアレイ。
  25. 前記チャネル領域のそれぞれは、実質的に前記トレンチの内の１つの底面の少なくとも一部に沿って伸張している第３部分を含んでおり、前記浮動ゲートのそれぞれは、前記チャネル領域の第３部分の内の１つの上に且つそれから絶縁されて配置されていることを特徴とする、請求項１９に記載のアレイ。
  26. 前記制御ゲートのそれぞれは、
    前記チャネル領域の第２部分の内の１つの上に且つそれから絶縁されて配置されており、前記浮動ゲートの内の１つの少なくとも一部と横方向に隣接し且つそれから絶縁されて配置されているポリシリコンの層と、
    前記ポリシリコン層上に配置されている金属化ポリシリコン層と、を含んでいることを特徴とする、請求項１９に記載のアレイ。
  27. 前記トレンチの側壁のそれぞれは、実質的に９０度未満の角度で前記基板表面と交わることを特徴とする、請求項１９に記載のアレイ。
  28. それぞれが、前記活性及び分離領域に亘って、前記第１の方向に垂直な第２の方向に伸張しており、それぞれが、前記各活性領域からの前記制御ゲートの内の１つと電気的に接続している、導電性材料から成る複数の導電性制御線を更に備えていることを特徴とする、請求項１９に記載のアレイ。
  29. それぞれが、前記活性及び分離領域に亘って、前記第１の方向に垂直な第２の方向に伸張しており、それぞれが、前記各活性領域からの前記導電性ブロックの内の１つと電気的に接続している、導電性材料から成る複数の導電性ソース線を更に備えていることを特徴とする、請求項２１に記載のアレイ。
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